JP4992494B2 - 半導体記憶装置 - Google Patents
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Description
また、請求項1の発明に係る半導体記憶装置によれば、書き込み制御信号生成部が生成する書き込み制御信号によって、データ書き込み時間を決定すると、メモリセルからデータを読み出すために要するデータ読み出し時間に比べて、データ書き込み時間を長くすることができる。そこで、請求項1の発明に係る半導体記憶装置によれば、データ書き込み時間を長くして、メモリセルにデータを書き込むために要する時間を確保することができ、ビット線の長さに影響されず、メモリにデータを書き込むことができる。
また、本発明の半導体記憶装置によれば、書き込み制御信号生成部が生成する書き込み制御信号によって、データ書き込み時間を決定すると、メモリセルからデータを読み出すために要するデータ読み出し時間に比べて、データ書き込み時間を長くすることができる。そこで、本発明の半導体記憶装置によれば、データ書き込み時間を長くして、メモリセルにデータを書き込むために要する時間を確保することができ、ビット線の長さに影響されず、メモリにデータを書き込むことができる。
本発明の実施形態1を、図1及び図2を参照しつつ説明する。ここでは、本発明の半導体記憶装置を、SRAMを備えたメモリ回路を例に挙げて説明する。図1は、メモリ回路10の回路構成図である。メモリ回路10は、メモリ制御回路20と、ワード線ドライバ30と、SRAMメモリセル40と、センスアンプ50と、ライトアンプ60と、レプリカ回路70と、書き込み制御信号生成回路80と、信号選択回路90と、第1ディレイ調整回路100とを備えている。
また、本実施形態のメモリ回路10では、出力信号ΦWによって、データ書き込み時間T2を決定すると、図4に図示するように、ビット線BL、NBLの長さが短い領域では、データ読み出し時間T1に比べて、データ書き込み時間T2を長くすることができる。そこで、本実施形態のメモリ回路10によれば、データ書き込み時間T2を長くして、SRAMメモリセル40にデータを書き込むために要する時間を確保することができ、ビット線BL、NBLの長さに影響されず、SRAMメモリ40にデータを書き込むことができる。
本発明の実施形態2を、図5を参照しつつ説明する。本実施形態のメモリ回路は、実施形態1の書き込み制御信号生成回路80に代えて、図5に図示する書き込み制御信号生成回路80Aを備えている。書き込み制御信号生成回路80Aは、第2信号生成ユニット84A〜84Nと、インバータ85A〜85Mと、P型トランジスタ86A〜86Mとを備えている。ここでは、第2信号生成ユニット84C〜84M、インバータ85C〜85M及びP型トランジスタ86C〜86Mの図示を省略した。
40 SRAMメモリセル
84 第2信号生成ユニット
85 インバータ
86A、86B P型トランジスタ
INV1、INV4 インバータ
M5 N型トランジスタ
S1 レプリカワード線駆動信号
Φ1 ラッチ回路の出力信号
ΦW NANDゲート回路の出力信号
Claims (7)
- メモリセルに接続されるビット線と等価な負荷を有するレプリカビット線及びレプリカワード線が接続されたレプリカセルの読み出し動作によって、前記メモリセルからデータを読み出すために要するデータ読み出し時間を決定する半導体記憶装置において、
前記レプリカワード線を駆動する駆動信号に応じて生成されたレプリカワード線活性化信号が入力される論理ゲートが多段接続されており、前記レプリカワード線活性化信号に基づいて、前記メモリセルにデータを書き込むために要するデータ書き込み時間を決定する書き込み制御信号を生成する書き込み制御信号生成部を備えることを特徴とする半導体記憶装置。 - 前記書き込み制御信号生成部は、第1入力端子に、前記レプリカワード線活性化信号が入力されると共に、第2入力端子に、前記レプリカワード線活性化信号に応じて生成されて該レプリカワード線活性化信号と同一の極性を有する第1論理調整信号が入力されるNAND回路を備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記NAND回路が多段接続されていることを特徴とする請求項2に記載の半導体記憶装置。
- 前記多段接続されたNAND回路の内の一のNAND回路の出力は、第1インバータ回路を介し、前記一のNAND回路とは異なる他のNAND回路の第2入力端子に接続されていることを特徴とする請求項2又は請求項3に記載の半導体記憶装置。
- 前記書き込み制御信号生成部は、
ゲートに電源電圧が接続されたNMOSトランジスタと、該NMOSトランジスタのソースに接続されて、前記レプリカワード線活性化信号に応じて生成されて該レプリカワード線活性化信号と同一の極性を有する第2論理調整信号が入力される第2インバータ回路と、を有する信号生成ユニットを備えることを特徴とする請求項1に記載の半導体記憶装置。 - 前記信号生成ユニットが、多段接続されていることを特徴とする請求項5に記載の半導体記憶装置。
- 前記多段接続された信号生成ユニットの内の一の信号生成ユニットが備える前記NMOSトランジスタのドレインと、該一の信号生成ユニットとは異なる他の信号生成ユニットが備える前記第2インバータ回路との間には、第3インバータ回路が接続され、該第3インバータ回路の入力には、ソースが電源電圧に接続されると共に前記レプリカワード線活性化信号によってゲートが駆動されるPMOSトランジスタが接続されていることを特徴とする請求項6に記載の半導体記憶装置。
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