JP2001273777A - 半導体メモリ - Google Patents
半導体メモリInfo
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- signal
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Abstract
(57)【要約】
【課題】 サイクルタイムが高められるとともに安定し
た動作が確保され、さらに消費電力の低減化が図られた
半導体メモリを提供する。 【解決手段】 センスイネーブル信号供給回路７０で、
センスアンプ部３０，４０，５０，出力ホールド回路７
０からなるセンスアンプ６０を活性化させるセンスイネ
ーブル信号ＳＥ１を供給するとともに、そのセンスアン
プ６０でデータＱ，ＱＮがセンスされたことを検出して
そのセンスイネーブル信号ＳＥ１の供給を停止する。
た動作が確保され、さらに消費電力の低減化が図られた
半導体メモリを提供する。 【解決手段】 センスイネーブル信号供給回路７０で、
センスアンプ部３０，４０，５０，出力ホールド回路７
０からなるセンスアンプ６０を活性化させるセンスイネ
ーブル信号ＳＥ１を供給するとともに、そのセンスアン
プ６０でデータＱ，ＱＮがセンスされたことを検出して
そのセンスイネーブル信号ＳＥ１の供給を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプでデ
ータをセンスして記憶内容を読み出す半導体メモリに関
する。
ータをセンスして記憶内容を読み出す半導体メモリに関
する。
【０００２】
【従来の技術】従来より、ビット線対を同電位に初期化
した後、ビット線対のうちのいずれかのビット線を放電
して、そのビット線対の電位（データ）をセンスアンプ
でセンスすることにより記憶内容を読み出す方式の半導
体メモリが広く採用されている。
した後、ビット線対のうちのいずれかのビット線を放電
して、そのビット線対の電位（データ）をセンスアンプ
でセンスすることにより記憶内容を読み出す方式の半導
体メモリが広く採用されている。
【０００３】図５は、従来の半導体メモリの回路図であ
る。
る。
【０００４】図５に示す半導体メモリ１００には、コン
トロール回路１１０と、センスアンプ＆ライトドライバ
１２０と、カラムセレクタ２と、ワードドライバ３と、
ダミーワードドライバ４と、ダミーセル５と、メモリセ
ルアレイ６とが備えられている。また、ダミーワードド
ライバ４とダミーセル５の間に１本のダミーワード線７
が延びており、ワードドライバ３とメモリセルアレイ６
の間に多数本のワード線８が延びている。さらに、メモ
リセルアレイ６から、ビット線９＿１とビットバー線９
＿２からなるビット線対が、この図５の下方に多数（こ
こでは１対のみ図示）延びている。各ワード線８と各ビ
ット線対の各交点には、メモリセルアレイ６を構成する
各メモリセルが備えられている。
トロール回路１１０と、センスアンプ＆ライトドライバ
１２０と、カラムセレクタ２と、ワードドライバ３と、
ダミーワードドライバ４と、ダミーセル５と、メモリセ
ルアレイ６とが備えられている。また、ダミーワードド
ライバ４とダミーセル５の間に１本のダミーワード線７
が延びており、ワードドライバ３とメモリセルアレイ６
の間に多数本のワード線８が延びている。さらに、メモ
リセルアレイ６から、ビット線９＿１とビットバー線９
＿２からなるビット線対が、この図５の下方に多数（こ
こでは１対のみ図示）延びている。各ワード線８と各ビ
ット線対の各交点には、メモリセルアレイ６を構成する
各メモリセルが備えられている。
【０００５】コントロール回路１１０には、クロック信
号ＣＬＫと、チップセレクト信号ＣＳＮと、リードライ
ト信号ＲＷと、アドレス信号ＡＤＲとが入力される。
号ＣＬＫと、チップセレクト信号ＣＳＮと、リードライ
ト信号ＲＷと、アドレス信号ＡＤＲとが入力される。
【０００６】メモリセルアレイ６を構成するメモリセル
に書き込まれているデータを読み出すにあたっては、先
ず、図示しない回路でビット線９＿１，ビットバー線９
＿２が同電位に初期化される。
に書き込まれているデータを読み出すにあたっては、先
ず、図示しない回路でビット線９＿１，ビットバー線９
＿２が同電位に初期化される。
【０００７】コントロール回路１１０は、入力されたア
ドレス信号ＡＤＲをデコードして、ワード線８を選択す
るロウプリデコード信号ＰＲＤと、ワードイネーブル信
号ＷＬＥを出力する。ロウプリデコード信号ＰＲＤは、
ワードドライバ３に入力される。また、ワードイネーブ
ル信号ＷＬＥは、ワードドライバ３を経由してダミーワ
ードドライバ４に入力される。ダミーワードドライバ４
は、ダミーワード信号ＤＷＬによりダミーワード線７を
活性化する。これに伴い、ロウプリデコード信号ＰＲＤ
で選択されたワード線８が活性化される。ここで、ダミ
ーワード線７の負荷は、ワード線８の負荷と同等の負荷
に設定されている。即ち、ダミーセル５と、メモリセル
アレイ６を構成するメモリセルは、同等の負荷を有し、
これらを駆動するダミーワードドライバ４とワードドラ
イバ３の出力インピーダンスも同等であり、またダミー
ワードドライバ４とワードドライバ３からほぼ同じタイ
ミングで信号が出力されるように設定されている。この
ようにすることにより、ダミーセル５におけるタイミン
グのみで各メモリセルを制御することができるため、制
御が簡素化される。
ドレス信号ＡＤＲをデコードして、ワード線８を選択す
るロウプリデコード信号ＰＲＤと、ワードイネーブル信
号ＷＬＥを出力する。ロウプリデコード信号ＰＲＤは、
ワードドライバ３に入力される。また、ワードイネーブ
ル信号ＷＬＥは、ワードドライバ３を経由してダミーワ
ードドライバ４に入力される。ダミーワードドライバ４
は、ダミーワード信号ＤＷＬによりダミーワード線７を
活性化する。これに伴い、ロウプリデコード信号ＰＲＤ
で選択されたワード線８が活性化される。ここで、ダミ
ーワード線７の負荷は、ワード線８の負荷と同等の負荷
に設定されている。即ち、ダミーセル５と、メモリセル
アレイ６を構成するメモリセルは、同等の負荷を有し、
これらを駆動するダミーワードドライバ４とワードドラ
イバ３の出力インピーダンスも同等であり、またダミー
ワードドライバ４とワードドライバ３からほぼ同じタイ
ミングで信号が出力されるように設定されている。この
ようにすることにより、ダミーセル５におけるタイミン
グのみで各メモリセルを制御することができるため、制
御が簡素化される。
【０００８】活性化されたワード線８に対応するメモリ
セルの記憶内容に応じてビット線９＿１もしくはビット
バー線９＿２のいずれかの電位が放電される。これらビ
ット線９＿１，ビットバー線９＿２の信号ＢＩＴ，ＢＩ
ＴＮがカラムセレクタ２に入力される。また、カラムセ
レクタ２には、コントロール回路１１０からのカラムプ
リデコード信号ＣＰＤも入力される。カラムセレクタ２
は、このカラムプリデコード信号ＣＰＤにより、入力さ
れているビット線対のうち、読出しに必要なビット線対
のみを選択し、センスアンプ＆ライトドライバ１２０に
接続する。センスアンプ＆ライトドライバ１２０は、カ
ラムセレクタ２により選択されたビット線対に対応する
データＤ，ＤＮをセンスして、論理‘０’または論理
‘１’の信号をデータＤＯとして外部に出力する。この
ようにして、半導体メモリ１００の記憶内容が読み出さ
れる。尚、この半導体メモリ１００は、センスアンプ＆
ライトドライバ１２０に外部からデータＤＩＮを入力す
ることによりメモリセルアレイ６を構成する各メモリセ
ルに記憶内容を書き込むこともできるが、ここでは説明
を省略する。
セルの記憶内容に応じてビット線９＿１もしくはビット
バー線９＿２のいずれかの電位が放電される。これらビ
ット線９＿１，ビットバー線９＿２の信号ＢＩＴ，ＢＩ
ＴＮがカラムセレクタ２に入力される。また、カラムセ
レクタ２には、コントロール回路１１０からのカラムプ
リデコード信号ＣＰＤも入力される。カラムセレクタ２
は、このカラムプリデコード信号ＣＰＤにより、入力さ
れているビット線対のうち、読出しに必要なビット線対
のみを選択し、センスアンプ＆ライトドライバ１２０に
接続する。センスアンプ＆ライトドライバ１２０は、カ
ラムセレクタ２により選択されたビット線対に対応する
データＤ，ＤＮをセンスして、論理‘０’または論理
‘１’の信号をデータＤＯとして外部に出力する。この
ようにして、半導体メモリ１００の記憶内容が読み出さ
れる。尚、この半導体メモリ１００は、センスアンプ＆
ライトドライバ１２０に外部からデータＤＩＮを入力す
ることによりメモリセルアレイ６を構成する各メモリセ
ルに記憶内容を書き込むこともできるが、ここでは説明
を省略する。
【０００９】次に、図６〜図９を参照して、図５に示す
半導体メモリ１００の、センスアンプにおける動作につ
いて説明する。
半導体メモリ１００の、センスアンプにおける動作につ
いて説明する。
【００１０】図６は、図５に示す半導体メモリを構成す
るコントロール回路の回路図、図７は、図６に示す遅延
回路の構成を示す図である。また、図８は、図５に示す
センスアンプ＆ライトドライバを構成するセンスアンプ
を示す図、図９は、図５に示す半導体メモリの、センス
アンプを制御するためのタイミングチャートである。
るコントロール回路の回路図、図７は、図６に示す遅延
回路の構成を示す図である。また、図８は、図５に示す
センスアンプ＆ライトドライバを構成するセンスアンプ
を示す図、図９は、図５に示す半導体メモリの、センス
アンプを制御するためのタイミングチャートである。
【００１１】図６に示すコントロール回路１１０には、
ラッチ回路１１１，１１７と、第１，第２の遅延回路１
１２，１１３と、ナンドゲート１１４，１１８と、ナン
ドゲート１１５＿１，１１５＿２からなるラッチ回路１
１６と、インバータ１１９とが備えられている。第１の
遅延回路１１２は、図７に示すように、インバータ１１
２ａ，１１２ｂ，…，１１２ｎ（ｎは奇数）から構成さ
れている。また、第２の遅延回路１１３は、第１の遅延
回路１１２とは異なる奇数個のインバータから構成され
ており、所定の遅延時間Ｔｄ２を有する。
ラッチ回路１１１，１１７と、第１，第２の遅延回路１
１２，１１３と、ナンドゲート１１４，１１８と、ナン
ドゲート１１５＿１，１１５＿２からなるラッチ回路１
１６と、インバータ１１９とが備えられている。第１の
遅延回路１１２は、図７に示すように、インバータ１１
２ａ，１１２ｂ，…，１１２ｎ（ｎは奇数）から構成さ
れている。また、第２の遅延回路１１３は、第１の遅延
回路１１２とは異なる奇数個のインバータから構成され
ており、所定の遅延時間Ｔｄ２を有する。
【００１２】最初の時点では、ラッチ回路１１１，１１
６，１１７はイニシャライズされており、これらラッチ
回路１１１，１１６，１１７からはいずれも‘Ｌ’レベ
ルの信号が出力されている。ラッチ回路１１１から
‘Ｌ’レベルの信号が出力されているため、ナンドゲー
ト１１４の一方および他方には、第１の遅延回路１１２
からの‘Ｈ’レベルの信号、およびラッチ回路１１１か
らの‘Ｌ’レベルの信号が入力されている。従って、ナ
ンドゲート１１４からは‘Ｈ’レベルの信号が出力され
ている。また、ダミーワード信号ＤＷＬは‘Ｌ’レベル
にあり、このため第２の遅延回路１１３から‘Ｈ’レベ
ルの信号が出力されている。従って、ラッチ回路１１６
を構成するナンドゲート１１５＿１，１１５＿２には、
ともに‘Ｈ’レベルの信号が入力されていることとな
る。
６，１１７はイニシャライズされており、これらラッチ
回路１１１，１１６，１１７からはいずれも‘Ｌ’レベ
ルの信号が出力されている。ラッチ回路１１１から
‘Ｌ’レベルの信号が出力されているため、ナンドゲー
ト１１４の一方および他方には、第１の遅延回路１１２
からの‘Ｈ’レベルの信号、およびラッチ回路１１１か
らの‘Ｌ’レベルの信号が入力されている。従って、ナ
ンドゲート１１４からは‘Ｈ’レベルの信号が出力され
ている。また、ダミーワード信号ＤＷＬは‘Ｌ’レベル
にあり、このため第２の遅延回路１１３から‘Ｈ’レベ
ルの信号が出力されている。従って、ラッチ回路１１６
を構成するナンドゲート１１５＿１，１１５＿２には、
ともに‘Ｈ’レベルの信号が入力されていることとな
る。
【００１３】ナンドゲート１１８には、ラッチ回路１１
６からの‘Ｌ’レベルのワードイネーブル信号ＷＬＥ、
およびラッチ回路１１７からの‘Ｌ’レベルのリードラ
イトラッチ信号ＲＷＬが入力されている。従って、セン
スアンプイネーブル信号ＳＥは‘Ｌ’レベルにある。
６からの‘Ｌ’レベルのワードイネーブル信号ＷＬＥ、
およびラッチ回路１１７からの‘Ｌ’レベルのリードラ
イトラッチ信号ＲＷＬが入力されている。従って、セン
スアンプイネーブル信号ＳＥは‘Ｌ’レベルにある。
【００１４】ここで、メモリセルアレイ６を構成するメ
モリセルに書き込まれているデータを読み出すにあた
り、‘Ｌ’レベルのチップセレクト信号ＣＳＮ，Ｈ’レ
ベルのリードライト信号ＲＷが入力される。この状態
で、図９に示すようにクロック信号ＣＬＫが立ち上が
る。すると、ラッチ回路１１１から‘Ｈ’レベルの信号
が出力される。この‘Ｈ’レベルの信号は、第１の遅延
回路１１２およびナンドゲート１１４に入力される。ナ
ンドゲート１１４の一方には、第１の遅延回路１１２で
所定時間だけ遅延された後に‘Ｌ’レベルの信号が入力
されることとなるため、ナンドゲート１１４からは、そ
の所定時間分の大きさを有するネガティブパルスＣＰが
出力される。このネガティブパルスＣＰがラッチ回路１
１６に入力されるため、ラッチ回路１１６のワードイネ
ーブル信号ＷＬＥは‘Ｌ’レベルから‘Ｈ’レベルに遷
移する。また、ラッチ回路１１７には‘Ｈ’レベルのリ
ードライト信号ＲＷが入力されているため、クロック信
号ＣＬＫが立ち上がると、そのラッチ回路１１７のリー
ドライトラッチ信号ＲＷＬもＬ’レベルから‘Ｈ’レベ
ルに変化する。
モリセルに書き込まれているデータを読み出すにあた
り、‘Ｌ’レベルのチップセレクト信号ＣＳＮ，Ｈ’レ
ベルのリードライト信号ＲＷが入力される。この状態
で、図９に示すようにクロック信号ＣＬＫが立ち上が
る。すると、ラッチ回路１１１から‘Ｈ’レベルの信号
が出力される。この‘Ｈ’レベルの信号は、第１の遅延
回路１１２およびナンドゲート１１４に入力される。ナ
ンドゲート１１４の一方には、第１の遅延回路１１２で
所定時間だけ遅延された後に‘Ｌ’レベルの信号が入力
されることとなるため、ナンドゲート１１４からは、そ
の所定時間分の大きさを有するネガティブパルスＣＰが
出力される。このネガティブパルスＣＰがラッチ回路１
１６に入力されるため、ラッチ回路１１６のワードイネ
ーブル信号ＷＬＥは‘Ｌ’レベルから‘Ｈ’レベルに遷
移する。また、ラッチ回路１１７には‘Ｈ’レベルのリ
ードライト信号ＲＷが入力されているため、クロック信
号ＣＬＫが立ち上がると、そのラッチ回路１１７のリー
ドライトラッチ信号ＲＷＬもＬ’レベルから‘Ｈ’レベ
ルに変化する。
【００１５】ナンドゲート１１８には、ともに‘Ｈ’レ
ベルのワードイネーブル信号ＷＬＥ，リードライトラッ
チ信号ＲＷＬが入力されるため、ナンドゲート１１８か
らは‘Ｌ’レベルの信号が出力され、この‘Ｌ’レベル
の信号がインバータ１１９で反転されて‘Ｈ’レベルの
センスアンプイネーブル信号ＳＥが出力される。この
‘Ｈ’レベルのセンスアンプイネーブル信号ＳＥが、図
８に示すセンスアンプ１２１とインバータ１２２に入力
される。
ベルのワードイネーブル信号ＷＬＥ，リードライトラッ
チ信号ＲＷＬが入力されるため、ナンドゲート１１８か
らは‘Ｌ’レベルの信号が出力され、この‘Ｌ’レベル
の信号がインバータ１１９で反転されて‘Ｈ’レベルの
センスアンプイネーブル信号ＳＥが出力される。この
‘Ｈ’レベルのセンスアンプイネーブル信号ＳＥが、図
８に示すセンスアンプ１２１とインバータ１２２に入力
される。
【００１６】また、ワードイネーブル信号ＷＬＥが
‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、所定時間
Ｔｄ１経過後、ダミーワード信号ＤＷＬと、アドレスＡ
ＤＲで指定されたワード線８のワード信号ＷＬが、とも
に‘Ｈ’レベルになり、そのワード線８が活性化され
る。さらに、活性化されたワード線８に対応するメモリ
セルの記憶内容に応じてビット線９＿１もしくはビット
バー線９＿２のいずれかの電位が放電される。これらビ
ット線９＿１，ビットバー線９＿２の信号ＢＩＴ，ＢＩ
ＴＮがセンスアンプ１２１にデータＤ，ＤＮとして入力
される。
‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、所定時間
Ｔｄ１経過後、ダミーワード信号ＤＷＬと、アドレスＡ
ＤＲで指定されたワード線８のワード信号ＷＬが、とも
に‘Ｈ’レベルになり、そのワード線８が活性化され
る。さらに、活性化されたワード線８に対応するメモリ
セルの記憶内容に応じてビット線９＿１もしくはビット
バー線９＿２のいずれかの電位が放電される。これらビ
ット線９＿１，ビットバー線９＿２の信号ＢＩＴ，ＢＩ
ＴＮがセンスアンプ１２１にデータＤ，ＤＮとして入力
される。
【００１７】センスアンプ１２１には、‘Ｈ’レベルの
センスアンプイネーブル信号ＳＥが入力されているた
め、センスアンプ１２１では、このデータＤ，ＤＮの電
位差をセンスし、論理‘０’または論理‘１’のデータ
をスイッチ１２３に出力する。スイッチ１２３，１２５
には、‘Ｈ’レベルのセンスアンプイネーブル信号ＳＥ
と、インバータ１２２からの‘Ｌ’レベルのセンスアン
プイネーブルバー信号ＳＥＮが入力されているため、ス
イッチ１２３，１２５はオン状態，オフ状態にある。従
って、センスアンプ１２１からスイッチ１２３，インバ
ータ１２４を経由してデータＤＯが出力される。
センスアンプイネーブル信号ＳＥが入力されているた
め、センスアンプ１２１では、このデータＤ，ＤＮの電
位差をセンスし、論理‘０’または論理‘１’のデータ
をスイッチ１２３に出力する。スイッチ１２３，１２５
には、‘Ｈ’レベルのセンスアンプイネーブル信号ＳＥ
と、インバータ１２２からの‘Ｌ’レベルのセンスアン
プイネーブルバー信号ＳＥＮが入力されているため、ス
イッチ１２３，１２５はオン状態，オフ状態にある。従
って、センスアンプ１２１からスイッチ１２３，インバ
ータ１２４を経由してデータＤＯが出力される。
【００１８】さらに、図９に示すように、所定時間Ｔｄ
２経過後、第２の遅延回路１１３から‘Ｌ’レベルの信
号ＤＰが出力される。このＬ’レベルの信号ＤＰは、ナ
ンドゲート１１５＿２に入力され、これによりラッチ回
路１１６のワードイネーブル信号ＷＬＥが‘Ｈ’レベル
から‘Ｌ’レベルに遷移する。これに伴いセンスアンプ
イネーブル信号ＳＥも‘Ｈ’レベルから‘Ｌ’レベルに
遷移する。従って、スイッチ１２３，１２５がオフ状
態，オン状態になり、スイッチ１２５，インバータ１２
４からなるホールド回路でデータＤＯが保持される。そ
の後、ダミーワード信号ＤＷＬ，ワード信号ＷＬが
‘Ｌ’レベルになる。
２経過後、第２の遅延回路１１３から‘Ｌ’レベルの信
号ＤＰが出力される。このＬ’レベルの信号ＤＰは、ナ
ンドゲート１１５＿２に入力され、これによりラッチ回
路１１６のワードイネーブル信号ＷＬＥが‘Ｈ’レベル
から‘Ｌ’レベルに遷移する。これに伴いセンスアンプ
イネーブル信号ＳＥも‘Ｈ’レベルから‘Ｌ’レベルに
遷移する。従って、スイッチ１２３，１２５がオフ状
態，オン状態になり、スイッチ１２５，インバータ１２
４からなるホールド回路でデータＤＯが保持される。そ
の後、ダミーワード信号ＤＷＬ，ワード信号ＷＬが
‘Ｌ’レベルになる。
【００１９】上述した半導体メモリ１００では、出力さ
れるデータＤＯの値が確定してからセンスアンプ１２１
をオフ状態にし、そのデータＤＯが保持されるようにセ
ンスアンプイネーブル信号ＳＥを制御する必要がある。
また、センスアンプイネーブル信号ＳＥを‘Ｌ’レベル
にするタイミングは、第２の遅延回路１１３による遅延
時間Ｔｄ２によって定まるため、遅延時間Ｔｄ２が長い
場合はセンスアンプ１２１がオフ状態にされるタイミン
グが遅くなり、逆に遅延時間Ｔｄ２が短い場合はセンス
アンプ１２１がオフ状態にされるタイミングが早まるこ
ととなる。ここで、データＤＯの値が確定する前にセン
スアンプ１２１がオフ状態にされると、誤ったデータが
保持される場合があり、その場合誤動作が発生する。一
方、データＤＯの値が確定してから十分な余裕を持った
タイミングでセンスアンプ１２１がオフ状態にされる
と、サイクルタイムが長くなる。また、センスアンプ１
２１としてスタティック型のものを用いている場合は消
費電力が増大する。このため、センスアンプ１２１をオ
フ状態にするタイミングは重要である。
れるデータＤＯの値が確定してからセンスアンプ１２１
をオフ状態にし、そのデータＤＯが保持されるようにセ
ンスアンプイネーブル信号ＳＥを制御する必要がある。
また、センスアンプイネーブル信号ＳＥを‘Ｌ’レベル
にするタイミングは、第２の遅延回路１１３による遅延
時間Ｔｄ２によって定まるため、遅延時間Ｔｄ２が長い
場合はセンスアンプ１２１がオフ状態にされるタイミン
グが遅くなり、逆に遅延時間Ｔｄ２が短い場合はセンス
アンプ１２１がオフ状態にされるタイミングが早まるこ
ととなる。ここで、データＤＯの値が確定する前にセン
スアンプ１２１がオフ状態にされると、誤ったデータが
保持される場合があり、その場合誤動作が発生する。一
方、データＤＯの値が確定してから十分な余裕を持った
タイミングでセンスアンプ１２１がオフ状態にされる
と、サイクルタイムが長くなる。また、センスアンプ１
２１としてスタティック型のものを用いている場合は消
費電力が増大する。このため、センスアンプ１２１をオ
フ状態にするタイミングは重要である。
【００２０】
【発明が解決しようとする課題】従来の、上述した半導
体メモリ１００では、センスアンプ１２１をオフ状態に
するタイミングは、多段に接続されたインバータからな
る第２の遅延回路１１３により決定される。ここで、サ
イクルタイムを高める場合は、出力データが確定された
後すみやかにセンスアンプ１２１をオフ状態にして、次
のサイクルに備える必要がある。
体メモリ１００では、センスアンプ１２１をオフ状態に
するタイミングは、多段に接続されたインバータからな
る第２の遅延回路１１３により決定される。ここで、サ
イクルタイムを高める場合は、出力データが確定された
後すみやかにセンスアンプ１２１をオフ状態にして、次
のサイクルに備える必要がある。
【００２１】しかし、メモリジェネレータなどでは、生
成可能な全ての構成のメモリで安定した動作を保証する
必要があり、また回路設計時にシミュレーションによる
遅延回路等の遅延時間と実デバイスの遅延時間との違い
が不明である等の理由により、あらかじめ回路設計時
に、センスアンプイネーブル信号ＳＥの、センスアンプ
をオフ状態にするタイミングに十分余裕を持たせて設計
せざるを得ないという事情がある。
成可能な全ての構成のメモリで安定した動作を保証する
必要があり、また回路設計時にシミュレーションによる
遅延回路等の遅延時間と実デバイスの遅延時間との違い
が不明である等の理由により、あらかじめ回路設計時
に、センスアンプイネーブル信号ＳＥの、センスアンプ
をオフ状態にするタイミングに十分余裕を持たせて設計
せざるを得ないという事情がある。
【００２２】このため、センスアンプイネーブル信号Ｓ
Ｅに持たせたマージン分だけサイクルタイムが長くなっ
てしまうという問題がある。また、長いサイクルタイム
で動作するため、スタティック型センスアンプを用いた
場合、無駄な消費電力が発生するという問題もある。
Ｅに持たせたマージン分だけサイクルタイムが長くなっ
てしまうという問題がある。また、長いサイクルタイム
で動作するため、スタティック型センスアンプを用いた
場合、無駄な消費電力が発生するという問題もある。
【００２３】本発明は、上記事情に鑑み、サイクルタイ
ムが高められるとともに安定した動作が確保され、さら
に消費電力の低減化が図られた半導体メモリを提供する
ことを目的とする。
ムが高められるとともに安定した動作が確保され、さら
に消費電力の低減化が図られた半導体メモリを提供する
ことを目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリは、相補出力のセンスアンプと、上記
センスアンプに、そのセンスアンプを活性化させるセン
スイネーブル信号を供給するとともに、そのセンスアン
プでデータがセンスされたことを検出してそのセンスイ
ネーブル信号の供給を停止するセンスイネーブル信号供
給回路とを備えたことを特徴とする。
明の半導体メモリは、相補出力のセンスアンプと、上記
センスアンプに、そのセンスアンプを活性化させるセン
スイネーブル信号を供給するとともに、そのセンスアン
プでデータがセンスされたことを検出してそのセンスイ
ネーブル信号の供給を停止するセンスイネーブル信号供
給回路とを備えたことを特徴とする。
【００２５】本発明の半導体メモリは、センスアンプで
データがセンスされたことを検出してそのセンスアンプ
をオフ状態にするものであるため、出力データが確定さ
れた後すみやかにセンスアンプがオフ状態にされて、次
のサイクルに備えられる。従って、従来の、多段に接続
されたインバータからなる遅延回路によりセンスアンプ
をオフ状態にする技術と比較し、センスアンプをオフ状
態にするタイミングに十分なマージンを持たせる必要は
なく、サイクルタイムが高められるとともに安定した動
作が確保され、さらに消費電力の低減化が図られる。
データがセンスされたことを検出してそのセンスアンプ
をオフ状態にするものであるため、出力データが確定さ
れた後すみやかにセンスアンプがオフ状態にされて、次
のサイクルに備えられる。従って、従来の、多段に接続
されたインバータからなる遅延回路によりセンスアンプ
をオフ状態にする技術と比較し、センスアンプをオフ状
態にするタイミングに十分なマージンを持たせる必要は
なく、サイクルタイムが高められるとともに安定した動
作が確保され、さらに消費電力の低減化が図られる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２７】図１は、本発明の一実施形態の半導体メモ
リのブロック図である。
リのブロック図である。
【００２８】尚、図５に示す半導体メモリの構成要素と
同じ構成要素には同一の符号を付し、重複説明は省略す
る。
同じ構成要素には同一の符号を付し、重複説明は省略す
る。
【００２９】図１に示す半導体メモリ１は、図５に示す
半導体メモリ１００と比較し、コントロール回路１０と
センスアンプ＆ライトドライバ２０が異なっている。
半導体メモリ１００と比較し、コントロール回路１０と
センスアンプ＆ライトドライバ２０が異なっている。
【００３０】図２は、図１に示す半導体メモリを構成す
るコントロール回路の回路図である。
るコントロール回路の回路図である。
【００３１】図２に示すコントロール回路１０には、ラ
ッチ回路１１，１７と、第１，第２，第３の遅延回路１
２，１３，１９と、ナンドゲート１４，１８と、ナンド
ゲート１５＿１，１５＿２からなるラッチ回路１６とが
備えられている。第１，第２，第３の遅延回路１２，１
３，１９は、それぞれ、互いに異なる奇数個のインバー
タから構成されている。第２の遅延回路１３は、所定の
遅延時間Ｔｄ３を有する。
ッチ回路１１，１７と、第１，第２，第３の遅延回路１
２，１３，１９と、ナンドゲート１４，１８と、ナンド
ゲート１５＿１，１５＿２からなるラッチ回路１６とが
備えられている。第１，第２，第３の遅延回路１２，１
３，１９は、それぞれ、互いに異なる奇数個のインバー
タから構成されている。第２の遅延回路１３は、所定の
遅延時間Ｔｄ３を有する。
【００３２】図３は、図１に示す半導体メモリを構成す
るセンスアンプ＆ライトドライバの回路図である。
るセンスアンプ＆ライトドライバの回路図である。
【００３３】図３に示すセンスアンプ＆ライトドライバ
２０には、第１，第２，第３のセンスアンプ部３０，４
０，５０および出力ホールド回路８０からなるセンスア
ンプ６０と、センスイネーブル信号供給回路７０が備え
られている。
２０には、第１，第２，第３のセンスアンプ部３０，４
０，５０および出力ホールド回路８０からなるセンスア
ンプ６０と、センスイネーブル信号供給回路７０が備え
られている。
【００３４】第１のセンスアンプ部３０には、電源ＶDD
とグラウンドＧＮＤの間に、ゲートが共通接続されたＰ
ＭＯＳトランジスタ３１，３２と、データＤ，ＤＮが入
力されるＮＭＯＳトランジスタ３３，３４と、センスイ
ネーブル信号供給回路７０からのセンスイネーブル信号
ＳＥ１が入力されるＮＭＯＳトランジスタ３５とが備え
られている。
とグラウンドＧＮＤの間に、ゲートが共通接続されたＰ
ＭＯＳトランジスタ３１，３２と、データＤ，ＤＮが入
力されるＮＭＯＳトランジスタ３３，３４と、センスイ
ネーブル信号供給回路７０からのセンスイネーブル信号
ＳＥ１が入力されるＮＭＯＳトランジスタ３５とが備え
られている。
【００３５】第２のセンスアンプ部４０も第１のセンス
アンプ部３０と同じ構成であり、この第２のセンスアン
プ部４０には、電源ＶDDとグラウンドＧＮＤの間に、ゲ
ートが共通接続されたＰＭＯＳトランジスタ４１，４２
と、データＤ，ＤＮが入力されるＮＭＯＳトランジスタ
４３，４４と、センスイネーブル信号ＳＥ１が入力され
るＮＭＯＳトランジスタ４５とが備えられている。
アンプ部３０と同じ構成であり、この第２のセンスアン
プ部４０には、電源ＶDDとグラウンドＧＮＤの間に、ゲ
ートが共通接続されたＰＭＯＳトランジスタ４１，４２
と、データＤ，ＤＮが入力されるＮＭＯＳトランジスタ
４３，４４と、センスイネーブル信号ＳＥ１が入力され
るＮＭＯＳトランジスタ４５とが備えられている。
【００３６】第３のセンスアンプ部５０には、電源ＶDD
とグラウンドＧＮＤの間に、センスイネーブル信号ＳＥ
１が入力されるＰＭＯＳトランジスタ５１，５７と、ゲ
ートが共通接続されたＰＭＯＳトランジスタ５２，５３
と、第１，第２のセンスアンプ部３０，４０からのデー
タが入力されるＮＭＯＳトランジスタ５４，５５と、セ
ンスイネーブル信号ＳＥ１が入力されるＮＭＯＳトラン
ジスタ５６とが備えられている。この第３のセンスアン
プ部５０からは、相補データＱ，ＱＮが出力される。
とグラウンドＧＮＤの間に、センスイネーブル信号ＳＥ
１が入力されるＰＭＯＳトランジスタ５１，５７と、ゲ
ートが共通接続されたＰＭＯＳトランジスタ５２，５３
と、第１，第２のセンスアンプ部３０，４０からのデー
タが入力されるＮＭＯＳトランジスタ５４，５５と、セ
ンスイネーブル信号ＳＥ１が入力されるＮＭＯＳトラン
ジスタ５６とが備えられている。この第３のセンスアン
プ部５０からは、相補データＱ，ＱＮが出力される。
【００３７】出力ホールド回路８０には、ラッチ回路を
構成するナンドゲート８１，８２と、インバータ８３が
備えられている。
構成するナンドゲート８１，８２と、インバータ８３が
備えられている。
【００３８】また、センスイネーブル信号供給回路７０
には、ラッチ回路を構成するナンドゲート７１，７２
と、インバータ７３，７４，７６と、ナンドゲート７５
とが備えられている。このセンスイネーブル信号供給回
路７０は、センスアンプ６０に、そのセンスアンプ６０
を活性化させるセンスイネーブル信号ＳＥ１を供給する
とともに、そのセンスアンプ６０で相補データＱ，ＱＮ
がセンスされたことを検出してそのセンスイネーブル信
号ＳＥ１の供給を停止する。
には、ラッチ回路を構成するナンドゲート７１，７２
と、インバータ７３，７４，７６と、ナンドゲート７５
とが備えられている。このセンスイネーブル信号供給回
路７０は、センスアンプ６０に、そのセンスアンプ６０
を活性化させるセンスイネーブル信号ＳＥ１を供給する
とともに、そのセンスアンプ６０で相補データＱ，ＱＮ
がセンスされたことを検出してそのセンスイネーブル信
号ＳＥ１の供給を停止する。
【００３９】以下、図２〜図４を参照して、図１に示す
半導体メモリ１の、センスアンプ６０における動作につ
いて説明する。
半導体メモリ１の、センスアンプ６０における動作につ
いて説明する。
【００４０】図４は、図１に示す半導体メモリの、セン
スアンプを制御するためのタイミングチャートである。
スアンプを制御するためのタイミングチャートである。
【００４１】最初の時点では、図２に示すラッチ回路１
１，１６，１７はイニシャライズされており、これらラ
ッチ回路１１，１６，１７からはいずれも‘Ｌ’レベル
の信号が出力されている。このため、ワードイネーブル
信号ＷＬＥは‘Ｌ’レベルにあり、一方センスアンプイ
ネーブルバー信号ＳＥＮは‘Ｈ’レベルにある。尚、ダ
ミーワード信号ＤＷＬは‘Ｌ’レベルにある。
１，１６，１７はイニシャライズされており、これらラ
ッチ回路１１，１６，１７からはいずれも‘Ｌ’レベル
の信号が出力されている。このため、ワードイネーブル
信号ＷＬＥは‘Ｌ’レベルにあり、一方センスアンプイ
ネーブルバー信号ＳＥＮは‘Ｈ’レベルにある。尚、ダ
ミーワード信号ＤＷＬは‘Ｌ’レベルにある。
【００４２】ここで、メモリセルアレイ６を構成するメ
モリセルに書き込まれているデータを読み出すにあた
り、‘Ｌ’レベルのチップセレクト信号ＣＳＮ，Ｈ’レ
ベルのリードライト信号ＲＷが入力される。この状態
で、図４に示すようにクロック信号ＣＬＫが立ち上が
る。すると、ラッチ回路１１から‘Ｈ’レベルの信号が
出力される。この‘Ｈ’レベルの信号は、第１の遅延回
路１２およびナンドゲート１４に入力される。ナンドゲ
ート１４の一方には、第１の遅延回路１２で所定時間だ
け遅延された後に‘Ｌ’レベルの信号が入力されること
となるため、ナンドゲート１４からは、その所定時間分
の大きさを有するネガティブパルスＣＰが出力される。
このネガティブパルスＣＰがラッチ回路１６に入力され
るため、ワードイネーブル信号ＷＬＥは‘Ｌ’レベルか
ら‘Ｈ’レベルに遷移する。また、ラッチ回路１７には
‘Ｈ’レベルのリードライト信号ＲＷが入力されている
ため、クロック信号ＣＬＫが立ち上がると、そのラッチ
回路１７のリードライトラッチ信号ＲＷＬもＬ’レベル
から‘Ｈ’レベルに変化する。このＨ’レベルに変化し
たリードライトラッチ信号ＲＷＬはナンドゲート１８に
入力される。
モリセルに書き込まれているデータを読み出すにあた
り、‘Ｌ’レベルのチップセレクト信号ＣＳＮ，Ｈ’レ
ベルのリードライト信号ＲＷが入力される。この状態
で、図４に示すようにクロック信号ＣＬＫが立ち上が
る。すると、ラッチ回路１１から‘Ｈ’レベルの信号が
出力される。この‘Ｈ’レベルの信号は、第１の遅延回
路１２およびナンドゲート１４に入力される。ナンドゲ
ート１４の一方には、第１の遅延回路１２で所定時間だ
け遅延された後に‘Ｌ’レベルの信号が入力されること
となるため、ナンドゲート１４からは、その所定時間分
の大きさを有するネガティブパルスＣＰが出力される。
このネガティブパルスＣＰがラッチ回路１６に入力され
るため、ワードイネーブル信号ＷＬＥは‘Ｌ’レベルか
ら‘Ｈ’レベルに遷移する。また、ラッチ回路１７には
‘Ｈ’レベルのリードライト信号ＲＷが入力されている
ため、クロック信号ＣＬＫが立ち上がると、そのラッチ
回路１７のリードライトラッチ信号ＲＷＬもＬ’レベル
から‘Ｈ’レベルに変化する。このＨ’レベルに変化し
たリードライトラッチ信号ＲＷＬはナンドゲート１８に
入力される。
【００４３】ワードイネーブル信号ＷＬＥが‘Ｌ’レベ
ルから‘Ｈ’レベルに遷移すると、ダミーワード信号Ｄ
ＷＬとワード信号ＷＬが‘Ｈ’レベルになり、その
‘Ｈ’レベルのダミーワード信号ＤＷＬは、第２，第３
の遅延回路１３，１９およびナンドゲート１８に入力さ
れる。
ルから‘Ｈ’レベルに遷移すると、ダミーワード信号Ｄ
ＷＬとワード信号ＷＬが‘Ｈ’レベルになり、その
‘Ｈ’レベルのダミーワード信号ＤＷＬは、第２，第３
の遅延回路１３，１９およびナンドゲート１８に入力さ
れる。
【００４４】ナンドゲート１８には、‘Ｈ’レベルのダ
ミーワード信号ＤＷＬと、Ｈ’レベルのリードライトラ
ッチ信号ＲＷＬに加え、第３の遅延回路１９で所定時間
だけ遅延された後に‘Ｌ’レベルの信号が入力されるこ
ととなるため、ナンドゲート１８からは、その所定時間
分の大きさのネガティブパルスを有するセンスアンプイ
ネーブルバー信号ＳＥＮが出力される。このセンスアン
プイネーブルバー信号ＳＥＮは、センスイネーブル信号
供給回路７０に入力され、これによりセンスイネーブル
信号供給回路７０から‘Ｈ’レベルのセンスアンプイネ
ーブル信号ＳＥ１が出力される。
ミーワード信号ＤＷＬと、Ｈ’レベルのリードライトラ
ッチ信号ＲＷＬに加え、第３の遅延回路１９で所定時間
だけ遅延された後に‘Ｌ’レベルの信号が入力されるこ
ととなるため、ナンドゲート１８からは、その所定時間
分の大きさのネガティブパルスを有するセンスアンプイ
ネーブルバー信号ＳＥＮが出力される。このセンスアン
プイネーブルバー信号ＳＥＮは、センスイネーブル信号
供給回路７０に入力され、これによりセンスイネーブル
信号供給回路７０から‘Ｈ’レベルのセンスアンプイネ
ーブル信号ＳＥ１が出力される。
【００４５】すると、ＮＭＯＳトランジスタ３５，４
５，５６がオン状態になり、第１，第２，第３のセンス
アンプ部３０，４０，５０からなるセンスアンプ６０が
イネーブル状態になる。第１，第２のセンスアンプ部３
０，４０には、選択されたメモリセルのデータがビット
線９＿１，ビットバー線９＿２を経由してデータＤ，Ｄ
Ｎとして入力されている。ここでは、データＤ，ＤＮが
‘Ｈ’レベル，‘Ｌ’レベルに遷移するものとして説明
する。データＤ，ＤＮが‘Ｈ’レベル，‘Ｌ’レベルに
遷移すると、ＮＭＯＳトランジスタ３３，４３の相互コ
ンダクタンスと比較し、ＮＭＯＳトランジスタ３４，４
４の相互コンダクタンスが低くなるため、第３のセンス
アンプ部５０を構成するＮＭＯＳトランジスタ５４，５
５には、‘Ｌ’レベル，‘Ｈ’レベルのデータが入力さ
れる。ここで、ＰＭＯＳトランジスタ５１，５７には
‘Ｈ’レベルのセンスアンプイネーブル信号ＳＥ１が入
力されているため、ＰＭＯＳトランジスタ５１，５７は
オフ状態にある。従って、第３のセンスアンプ部５０か
らは、‘Ｈ’レベル，‘Ｌ’レベルの相補データＱＮ，
Ｑが出力される。これらの相補データＱＮ，Ｑは、出力
ホールド回路８０で保持され、その出力ホールド回路８
０から‘Ｌ’レベルのデータＤＯが出力される。このよ
うにして、データＤ，ＤＮが第１，第２，第３のセンス
アンプ部３０，４４，５０で増幅され出力ホールド回路
８０で保持されてデータＤＯとして出力されるまた、
‘Ｈ’レベル，‘Ｌ’レベルの相補データＱＮ，Ｑは、
センスイネーブル信号供給回路７０を構成するナンドゲ
ート７５に入力されて、そのナンドゲート７５から
‘Ｈ’レベルの信号が出力される。この‘Ｈ’レベルの
信号はインバータ７６で反転されて‘Ｌ’レベルの信号
ＱＰが出力される。この‘Ｌ’レベルの信号ＱＰが、ナ
ンドゲート７１，７２からなるラッチ回路に入力され
る。このため、そのラッチ回路の、インバータ７３，７
４を経由してセンスアンプイネーブル信号ＳＥ１が
‘Ｈ’レベルからＬ’レベルに遷移する。これにより、
センスアンプ６０がディスエーブル状態になる。
５，５６がオン状態になり、第１，第２，第３のセンス
アンプ部３０，４０，５０からなるセンスアンプ６０が
イネーブル状態になる。第１，第２のセンスアンプ部３
０，４０には、選択されたメモリセルのデータがビット
線９＿１，ビットバー線９＿２を経由してデータＤ，Ｄ
Ｎとして入力されている。ここでは、データＤ，ＤＮが
‘Ｈ’レベル，‘Ｌ’レベルに遷移するものとして説明
する。データＤ，ＤＮが‘Ｈ’レベル，‘Ｌ’レベルに
遷移すると、ＮＭＯＳトランジスタ３３，４３の相互コ
ンダクタンスと比較し、ＮＭＯＳトランジスタ３４，４
４の相互コンダクタンスが低くなるため、第３のセンス
アンプ部５０を構成するＮＭＯＳトランジスタ５４，５
５には、‘Ｌ’レベル，‘Ｈ’レベルのデータが入力さ
れる。ここで、ＰＭＯＳトランジスタ５１，５７には
‘Ｈ’レベルのセンスアンプイネーブル信号ＳＥ１が入
力されているため、ＰＭＯＳトランジスタ５１，５７は
オフ状態にある。従って、第３のセンスアンプ部５０か
らは、‘Ｈ’レベル，‘Ｌ’レベルの相補データＱＮ，
Ｑが出力される。これらの相補データＱＮ，Ｑは、出力
ホールド回路８０で保持され、その出力ホールド回路８
０から‘Ｌ’レベルのデータＤＯが出力される。このよ
うにして、データＤ，ＤＮが第１，第２，第３のセンス
アンプ部３０，４４，５０で増幅され出力ホールド回路
８０で保持されてデータＤＯとして出力されるまた、
‘Ｈ’レベル，‘Ｌ’レベルの相補データＱＮ，Ｑは、
センスイネーブル信号供給回路７０を構成するナンドゲ
ート７５に入力されて、そのナンドゲート７５から
‘Ｈ’レベルの信号が出力される。この‘Ｈ’レベルの
信号はインバータ７６で反転されて‘Ｌ’レベルの信号
ＱＰが出力される。この‘Ｌ’レベルの信号ＱＰが、ナ
ンドゲート７１，７２からなるラッチ回路に入力され
る。このため、そのラッチ回路の、インバータ７３，７
４を経由してセンスアンプイネーブル信号ＳＥ１が
‘Ｈ’レベルからＬ’レベルに遷移する。これにより、
センスアンプ６０がディスエーブル状態になる。
【００４６】さらに、図４に示すように、所定時間Ｔｄ
３経過後、第２の遅延回路１３から‘Ｌ’レベルの信号
ＤＰが出力される。このＬ’レベルの信号ＤＰは、ナン
ドゲート１５＿２に入力され、これによりラッチ回路１
６のワードイネーブル信号ＷＬＥが‘Ｈ’レベルから
‘Ｌ’レベルに遷移する。その後、ダミーワード信号Ｄ
ＷＬ，ワード信号ＷＬが‘Ｌ’レベルになる。これに伴
い、ビット線９＿１，ビットバー線９＿２を経由して、
センスアンプ６０に入力されているデータＤ，ＤＮの電
位が上昇し、相補データＱ，ＱＮのレベルも上昇してナ
ンドゲート７５，インバータ７６を経由して信号ＱＰが
‘Ｈ’レベルになる。
３経過後、第２の遅延回路１３から‘Ｌ’レベルの信号
ＤＰが出力される。このＬ’レベルの信号ＤＰは、ナン
ドゲート１５＿２に入力され、これによりラッチ回路１
６のワードイネーブル信号ＷＬＥが‘Ｈ’レベルから
‘Ｌ’レベルに遷移する。その後、ダミーワード信号Ｄ
ＷＬ，ワード信号ＷＬが‘Ｌ’レベルになる。これに伴
い、ビット線９＿１，ビットバー線９＿２を経由して、
センスアンプ６０に入力されているデータＤ，ＤＮの電
位が上昇し、相補データＱ，ＱＮのレベルも上昇してナ
ンドゲート７５，インバータ７６を経由して信号ＱＰが
‘Ｈ’レベルになる。
【００４７】ここで、第２の遅延回路１３の遅延時間Ｔ
ｄ３は、ワード線８を非活性化するタイミングを調整す
る役割を果たすのみで、従来の半導体メモリ１００のよ
うに、センスアンプ６０をオフ状態にするためのタイミ
ングを定めるものではないため、設計時に加味すべきマ
ージンが少なくて済む。本実施形態では、センスアンプ
６０をオフ状態にするタイミングを、センスアンプ６０
自身の出力変化を検出することにより行なうため、余分
なマージンを付加する必要はなく、サイクルタイムが高
められるとともに安定した動作が確保され、さらに消費
電力の低減化が図られる。
ｄ３は、ワード線８を非活性化するタイミングを調整す
る役割を果たすのみで、従来の半導体メモリ１００のよ
うに、センスアンプ６０をオフ状態にするためのタイミ
ングを定めるものではないため、設計時に加味すべきマ
ージンが少なくて済む。本実施形態では、センスアンプ
６０をオフ状態にするタイミングを、センスアンプ６０
自身の出力変化を検出することにより行なうため、余分
なマージンを付加する必要はなく、サイクルタイムが高
められるとともに安定した動作が確保され、さらに消費
電力の低減化が図られる。
【００４８】尚、ここでは、データＤ，ＤＮが‘Ｈ’レ
ベル，‘Ｌ’レベルに遷移する場合について説明した
が、データＤ，ＤＮが‘Ｌ’レベル，‘Ｈ’レベルに遷
移する場合も同様であり、センスアンプ６０をオフ状態
にするタイミングは、センスアンプ６０自身の出力変化
を検出することにより行なわれる。
ベル，‘Ｌ’レベルに遷移する場合について説明した
が、データＤ，ＤＮが‘Ｌ’レベル，‘Ｈ’レベルに遷
移する場合も同様であり、センスアンプ６０をオフ状態
にするタイミングは、センスアンプ６０自身の出力変化
を検出することにより行なわれる。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
不要なタイミングマージンが無くなるため、サイクルタ
イムが向上する。また、データ確定後、即座にセンスア
ンプがオフ状態にされるので不要な電力消費を抑えるこ
とができる。さらに、任意の構成のメモリにおいて、セ
ンスアンプをオフ状態にするタイミングを考慮する必要
がなく、安定した動作を確保することができる。このた
め、ＡＳＩＣで一般的に用いられるメモリジェネレータ
において、特に効果的である。
不要なタイミングマージンが無くなるため、サイクルタ
イムが向上する。また、データ確定後、即座にセンスア
ンプがオフ状態にされるので不要な電力消費を抑えるこ
とができる。さらに、任意の構成のメモリにおいて、セ
ンスアンプをオフ状態にするタイミングを考慮する必要
がなく、安定した動作を確保することができる。このた
め、ＡＳＩＣで一般的に用いられるメモリジェネレータ
において、特に効果的である。
【図１】本発明の一実施形態の半導体メモリのブロック
図である。
図である。
【図２】図１に示す半導体メモリを構成するコントロー
ル回路の回路図である。
ル回路の回路図である。
【図３】図１に示す半導体メモリを構成するセンスアン
プ＆ライトドライバの回路図である。
プ＆ライトドライバの回路図である。
【図４】図１に示す半導体メモリの、センスアンプを制
御するためのタイミングチャートである。
御するためのタイミングチャートである。
【図５】従来の半導体メモリの回路図である。
【図６】図５に示す半導体メモリを構成するコントロー
ル回路の回路図である。
ル回路の回路図である。
【図７】図６に示す遅延回路の構成を示す図である。
【図８】図５に示すセンスアンプ＆ライトドライバを構
成するセンスアンプを示す図である。
成するセンスアンプを示す図である。
【図９】図５に示す半導体メモリの、センスアンプを制
御するためのタイミングチャートである。
御するためのタイミングチャートである。
１ 半導体メモリ ２ カラムセレクタ ３ ワードドライバ ４ ダミーワードドライバ ５ ダミーセル ６ メモリセルアレイ ７ ダミーワード線 ８ ワード線 ９＿１ ビット線 ９＿２ ビットバー線 １０ コントロール回路 １１，１６，１７ ラッチ回路 １２，１３，１９ 遅延回路 １４，１５＿１，１５＿２，１８，７１，７２，７５，
８１，８２ ナンドゲート ２０ センスアンプ＆ライトドライバ ３０，４０，５０ センスアンプ部 ３１，３２，４１，４２，５１，５２，５３，５７ Ｐ
ＭＯＳトランジスタ ３３，３４，３５，４３，４４，４５，５４，５５，５
６ ＮＭＯＳトランジスタ ６０ センスアンプ ７０ センスイネーブル信号供給回路 ７３，７４，７６，８３ インバータ ８０ 出力ホールド回路
８１，８２ ナンドゲート ２０ センスアンプ＆ライトドライバ ３０，４０，５０ センスアンプ部 ３１，３２，４１，４２，５１，５２，５３，５７ Ｐ
ＭＯＳトランジスタ ３３，３４，３５，４３，４４，４５，５４，５５，５
６ ＮＭＯＳトランジスタ ６０ センスアンプ ７０ センスイネーブル信号供給回路 ７３，７４，７６，８３ インバータ ８０ 出力ホールド回路
Claims (1)
- 【請求項１】 相補出力のセンスアンプと、 前記センスアンプに、該センスアンプを活性化させるセ
ンスイネーブル信号を供給するとともに、該センスアン
プでデータがセンスされたことを検出して該センスイネ
ーブル信号の供給を停止するセンスイネーブル信号供給
回路とを備えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091104A JP2001273777A (ja) | 2000-03-29 | 2000-03-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091104A JP2001273777A (ja) | 2000-03-29 | 2000-03-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001273777A true JP2001273777A (ja) | 2001-10-05 |
Family
ID=18606612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000091104A Withdrawn JP2001273777A (ja) | 2000-03-29 | 2000-03-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001273777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226404A (ja) * | 2007-03-15 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
| CN110246530A (zh) * | 2018-03-09 | 2019-09-17 | 意法半导体国际有限公司 | 用于在自定时存储器中进行自适应读写操作的方法和电路 |
-
2000
- 2000-03-29 JP JP2000091104A patent/JP2001273777A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226404A (ja) * | 2007-03-15 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
| CN110246530A (zh) * | 2018-03-09 | 2019-09-17 | 意法半导体国际有限公司 | 用于在自定时存储器中进行自适应读写操作的方法和电路 |
| CN110246530B (zh) * | 2018-03-09 | 2023-07-11 | 意法半导体国际有限公司 | 用于在自定时存储器中进行自适应读写操作的方法和电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |