KR100947522B1 - 반도체 기억 장치 - Google Patents

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KR100947522B1
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히로유키 스가모토
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 면적이 증가하는 것을 억제하면서, 비트선 길이가 짧은 경우라도, 메모리 셀에 데이터를 기록하기 위하여 필요한 시간을 확보할 수 있는 반도체 기억 장치를 제공하는 것을 과제로 한다.
메모리 셀(40)에 접속되는 비트선(BL, NBL)과 등가의 부하를 갖는 레플리카(replica) 비트선(TBL) 및 레플리카 워드선(TWL)이 접속된 레플리카 셀(71)의 판독 동작에 의해, 메모리 셀(40)로부터 데이터를 판독하기 위하여 요구되는 데이터 판독 시간을 결정하는 반도체 기억 장치(10)에 있어서, 레플리카 워드선(TWL)을 구동하는 구동 신호(Φ1)에 따라서 생성된 레플리카 워드선 활성화 신호(S1)가 입력되는 논리 게이트가 다단 접속되어 있고, 레플리카 워드선 활성화 신호(S1)에 기초해서, 메모리 셀(40)에 데이터를 기록하기 위하여 요구되는 데이터 기록 시간을 결정하는 기록 제어 신호(ΦW)를 생성하는 기록 제어 신호 생성부(80, 90)를 구비한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다.
예컨대, SRAM(스태틱 랜덤 액세스 메모리) 등을 구비한 반도체 기억 장치에서는, 메모리 셀로부터의 판독 데이터를 증폭하는 감지 증폭기의 타이밍 신호를 생성하거나, 메모리 셀에 데이터를 기록하여 기록 증폭기의 타이밍 신호를 생성하는 일이 행해지고 있다.
상기의 반도체 기억 장치에서는, 메모리 셀로부터 데이터를 판독할 때에는, 비트선 길이가 길어짐에 따라, 비트선을 통하여, 메모리 셀로부터 데이터를 판독하기 위하여 필요로 하는 시간이 길어진다.
이에 비해서, 메모리 셀에 데이터를 기록할 때에는, 메모리 셀에 데이터를 기록하기 위하여 필요로 하는 시간은, 비트선에 기록 데이터를 인가한 후에, 메모리 셀에 데이터의 기록이 종료될 때까지 필요한 시간에 의해 정해진다.
상기의 반도체 기억 장치에서는, 비트선 길이에 따라서, 메모리 셀로부터 데이터를 판독하기 위하여 필요로 하는 시간이 변화하기 때문에, 비트선 길이가 비교적 짧은 경우에는, 메모리 셀에 데이터를 기록하는 시간을, 메모리 셀로부터 데이 터를 판독하는 시간과 동등하게 설정하면, 설정된 기록 시간을, 메모리 셀에 데이터를 기록하기 위한 충분한 시간으로 설정할 수 없게 될 우려가 있다. 따라서, 메모리 셀로부터 데이터를 판독하는 것이나, 메모리 셀에 데이터를 기록하는 것을 최적으로 행하기 위해서는, 데이터 판독 시간이나 데이터 기록 시간을, 각각 별개로 설정할 필요가 있다.
특허 문헌 1에는, 메모리 셀 어레이 중의 비트선과 동일한 배선 폭, 배선 간격의 배선으로 구성되며, 판독 타이밍 신호를 생성하기 위한 제1 레플리카 비트선과, 상기 비트선과 동일한 배선 폭, 배선 간격의 배선으로 구성되며, 기록 타이밍 신호를 생성하기 위한 제2 레플리카 비트선을 구비한 반도체 기억 장치가 개시되어 있다.
특허 문헌 1의 반도체 기억 장치에서는, 제1 레플리카 비트선 및 제2 레플리카 비트선에 의해, 판독 타이밍 신호 및 기록 타이밍 신호를 각각 생성해서, 리드, 라이트의 시리얼 동작 타이밍을 제어하여, 고속으로 리드, 라이트의 시리얼 동작을 행하는 것을 가능하게 하고 있다.
[특허 문헌 1] 일본 특허 공개 제2006-4476호 공보
그러나, 특허 문헌 1에 개시된 반도체 기억 장치에서는, 데이터 기록 시간을 설정하기 위해서, 판독 타이밍 신호를 생성하는 제1 레플리카 비트선에 더하여, 기록 타이밍 신호를 생성하는 제2 레플리카 비트선을 구비하지 않으면 안된다. 이 때문에, 특허 문헌 1의 반도체 기억 장치에서는, 제1 레플리카 비트선을 배치할 공간에 더하여, 제2 레플리카 비트선을 배치할 공간을 확보하지 않으면 안되어, 반도체 기억 장치의 면적이 증가해 버린다는 문제가 있었다.
본 발명은 이러한 상황을 감안하여 제안된 것으로서, 면적이 증가하는 것을 억제하면서, 비트선 길이가 짧은 경우라도, 메모리 셀에 데이터를 기록하기 위하여 필요한 시간을 확보할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
청구항 1의 발명에 따른 반도체 기억 장치는, 메모리 셀에 접속되는 비트선과 등가인 부하를 갖는 레플리카 비트선 및 레플리카 워드선이 접속된 레플리카 셀의 판독 동작에 의해, 상기 메모리 셀로부터 데이터를 판독하기 위하여 요구되는 데이터 판독 시간을 결정하는 반도체 기억 장치에 있어서, 상기 레플리카 워드선을 구동시키는 구동 신호에 따라서 생성된 레플리카 워드선 활성화 신호가 입력되는 논리 게이트가 다단 접속되어 있고, 상기 레플리카 워드선 활성화 신호에 기초해서, 상기 메모리 셀에 데이터를 기록하기 위하여 요구되는 데이터 기록 시간을 결정하는 기록 제어 신호를 생성하는 기록 제어 신호 생성부를 구비하는 것을 특징으 로 한다.
청구항 1의 발명에 따른 반도체 기억 장치에 따르면, 기록 제어 신호 생성부가, 레플리카 워드선을 구동시키는 구동 신호에 따라서 생성된 레플리카 워드선 활성화 신호가 입력되는 다단 접속된 논리 게이트를 구비하고, 레플리카 워드선 활성화 신호에 기초해서, 메모리 셀에 데이터를 기록하기 위하여 요구되는 데이터 기록 시간을 결정하는 기록 제어 신호를 생성한다. 그래서, 청구항 1의 발명에 따른 반도체 기억 장치에 따르면, 기록 제어 신호를 생성하기 위하여, 기록용 레플리카 셀이나 상기 기록용 레플리카 셀에 접속되는 레플리카 비트선을 구비할 필요가 없다. 따라서, 청구항 1의 발명에 따른 반도체 기억 장치에 따르면, 기록용 레플리카 셀이나 상기 기록용 레플리카 셀에 접속되는 레플리카 비트선을 배치하기 위한 면적을 확보할 필요가 없어, 반도체 기억 장치의 면적이 증가하는 것을 억제할 수 있다.
또한, 청구항 1의 발명에 따른 반도체 기억 장치에 따르면, 기록 제어 신호 생성부가 생성하는 기록 제어 신호에 의해, 데이터 기록 시간을 결정하면, 메모리 셀로부터 데이터를 판독하기 위하여 요구되는 데이터 판독 시간에 비해서, 데이터 기록 시간을 길게 할 수 있다. 그래서, 청구항 1의 발명에 따른 반도체 기억 장치에 따르면, 데이터 기록 시간을 길게 해서, 메모리 셀에 데이터를 기록하기 위하여 필요로 하는 시간을 확보할 수 있으며, 비트선의 길이에 영향을 받지 않고, 메모리에 데이터를 기록할 수 있다.
본 발명의 반도체 기억 장치에 따르면, 기록 제어 신호 생성부가, 레플리카 워드선을 구동시키는 구동 신호에 따라서 생성된 레플리카 워드선 활성화 신호가 입력되는 다단 접속된 논리 게이트를 구비하고, 레플리카 워드선 활성화 신호에 기초해서, 메모리 셀에 데이터를 기록하기 위하여 요구되는 데이터 기록 시간을 결정하는 기록 제어 신호를 생성한다. 그래서, 본 발명의 반도체 기억 장치에 따르면, 기록 제어 신호를 생성하기 위하여, 기록용 레플리카 셀이나 상기 기록용 레플리카 셀에 접속되는 레플리카 비트선을 구비할 필요가 없다. 따라서, 본 발명의 반도체 기억 장치에 따르면, 기록용 레플리카 셀이나 상기 기록용 레플리카 셀에 접속된 레플리카 비트선을 배치하기 위한 면적을 확보할 필요가 없어, 반도체 기억 장치의 면적이 증가하는 것을 억제할 수 있다.
또한, 본 발명의 반도체 기억 장치에 따르면, 기록 제어 신호 생성부가 생성하는 기록 제어 신호에 의해, 데이터 기록 시간을 결정하면, 메모리 셀로부터 데이터를 판독하기 위하여 요구되는 데이터 판독 시간에 비해서, 데이터 기록 시간을 길게 할 수 있다. 그래서, 본 발명의 반도체 기억 장치에 따르면, 데이터 기록 시간을 길게 해서, 메모리 셀에 데이터를 기록하기 위하여 필요로 하는 시간을 확보할 수 있으며, 비트선의 길이에 영향을 받지 않고, 메모리에 데이터를 기록할 수 있다.
<실시형태 1>
본 발명의 실시형태 1을 도 1 및 도 2를 참조하면서 설명한다. 여기에서는, 본 발명의 반도체 기억 장치를, SRAM을 구비한 메모리 회로를 예로 들어서 설명한다. 도 1은 메모리 회로(10)의 회로 구성도이다. 메모리 회로(10)는 메모리 제어 회로(20)와, 워드선 드라이버(30)와, SRAM 메모리 셀(40)과, 감지 증폭기(50)와, 기록 증폭기(60)와, 레플리카 회로(70)와, 기록 제어 신호 생성 회로(80)와, 신호 선택 회로(90)와, 제1 지연 조정 회로(100)를 구비하고 있다.
메모리 제어 회로(20)는 제1 지연 회로(21)와, 제2 지연 회로(22)와, 인버터(23)와, N형 트랜지스터(M1∼M3)와, 래치 회로(24)를 구비하고 있다.
제1 지연 회로(21)의 출력 단자는, N형 트랜지스터(M2)의 게이트 및 제2 지연 회로(22)의 입력 단자에 접속되어 있다. 제2 지연 회로(22)의 출력 단자는, 인버터(23)의 입력에 접속되어 있다. 인버터(23)의 출력은 N형 트랜지스터(M3)의 게이트에 접속되어 있다.
N형 트랜지스터(M1)의 소스와 N형 트랜지스터(M2)의 드레인과의 접속점은, 래치 회로(24)의 입력 단자에 접속되어 있다.
워드선 드라이버(30)는 제1 디코더 회로(31)와, 제2 디코더 회로(32)를 구비하고 있다. 제1 디코더 회로(31)의 제2 입력 단자는, 래치 회로(24)의 출력 단자에 접속되어 있다. 제2 디코더 회로(32)의 제1 입력 단자는, 전원 전압(VDD)에 접속되어 있다. 제2 디코더 회로(32)의 제2 입력 단자는, 래치 회로(24)의 출력 단자에 접속되어 있다.
SRAM 메모리 셀(40)은 워드선(WL)을 통하여, 제1 디코더 회로(31)의 출력 단자에 접속되어 있다. 감지 증폭기(50)는 비트선(BL, NBL)을 통하여, 각 SRAM 메모 리 셀(40)에 접속되어 있다.
기록 증폭기(60)는 비트선(BL, NBL)을 통하여, 각 SRAM 메모리 셀(40)에 접속되어 있다.
레플리카 회로(70)는 레플리카 셀(71)을 구비하고 있다. 각각의 레플리카 셀(71)을 구성하는 N형 트랜지스터의 사이즈는, SRAM 메모리 셀(40)을 구성하는 N형 트랜지스터의 사이즈와 동일하다. 각각의 레플리카 셀(71)은 레플리카 워드선(TWL)을 통하여, 제2 디코더 회로(32)의 출력 단자에 접속되어 있다.
각각의 레플리카 셀(71)은 레플리카 비트선(TBL)에 접속되어 있다. 레플리카 비트선(TBL)에는 더미 셀(75)이 접속되어 있다. 레플리카 워드선(TWL)은 P형 트랜지스터(M4)의 게이트에 접속되어 있다. 레플리카 비트선(TBL)은 P형 트랜지스터(M4)의 드레인에 접속되어 있다. P형 트랜지스터(M4)의 소스는 전원 전압(VDD)에 접속되어 있다.
기록 제어 신호 생성 회로(80)는 도 2에 도시하는 바와 같이, 제1 신호 생성 유닛(81A∼81N)과, 인버터(82)와, NAND 게이트 회로(83)를 구비하고 있다. 제1 신호 생성 유닛(81A∼81N), 인버터(82) 및 NAND 게이트 회로(83)는, 각각 본 발명의 논리 게이트에 상당한다.
각 제1 신호 생성 유닛(81A∼81N)은, NAND 게이트 회로(NAND)와, 인버터(INV1)를 구비하고 있다. 각 NAND 게이트 회로(NAND)의 제1 입력 단자는, 각 제1 신호 생성 유닛(81A∼81N)의 제1 입력 단자에 접속되어 있다. 각 NAND 게이트 회로(NAND)의 제2 입력 단자는, 각 제1 신호 생성 유닛(81A∼81N)의 제2 입력 단자에 접속되어 있다. 각 NAND 게이트 회로(NAND)의 출력 단자는, 인버터(INV1)의 입력에 접속되어 있다. 인버터(INV1)의 출력은 각 제1 신호 생성 유닛(81A∼81N)의 출력 단자에 접속되어 있다.
각 제1 신호 생성 유닛(81A∼81N)의 제1 입력 단자 및 NAND 게이트 회로(83)의 제1 입력 단자에는, 레플리카 워드선(TWL)이 접속되어 있다. 레플리카 워드선(TWL)은 인버터 회로(82A) 및 인버터 회로(82B)를 통하여, 다단 접속된 제1 신호 생성 유닛(81A∼81N) 중의 초단(初段)의 제1 신호 생성 유닛(81A)의 제2 입력 단자에 접속되어 있다. 각 제1 신호 생성 유닛(81A∼81M)의 출력 단자는, 다음 단의 제1 신호 생성 유닛(81B∼81N)의 제2 입력 단자에 각각 접속되어 있다. 최종단의 제1 신호 생성 유닛(81N)의 출력 단자는, NAND 게이트 회로(83)의 제2 입력 단자에 접속되어 있다. NAND 게이트 회로(83)의 출력 단자는, 기록 제어 신호 생성 회로(80)의 출력 단자에 접속되어 있다.
신호 선택 회로(90)는 제1 NAND 게이트 회로(91)와, 제2 NAND 게이트 회로(92)를 구비하고 있다. 제1 NAND 게이트 회로(91)의 제1 입력 단자는, 신호 선택 회로(90)의 제1 입력 단자를 통하여, 기록 제어 신호 생성 회로(80)의 출력 단자에 접속되어 있다. 제2 NAND 게이트 회로(92)의 제1 입력 단자는, 제1 NAND 게이트 회로(91)의 출력 단자에 접속되어 있다. 제2 NAND 게이트 회로(92)의 제2 입력 단자는, 신호 선택 회로(90)의 제2 입력 단자 및 인버터(93)를 통하여, 레플리카 비트선(TBL)에 접속되어 있다. 제2 NAND 게이트 회로(92)의 출력 단자는, 신호 선택 회로(90)의 출력 단자에 접속되어 있다.
제1 지연 조정 회로(100)는 홀수의 인버터가 다단 접속되어서 구성되어 있다. 제1 지연 조정 회로(100)의 입력 단자는, 신호 선택 회로(90)의 출력 단자에 접속되어 있다. 제1 지연 조정 회로(100)의 출력 단자는, 상기 메모리 제어 회로(20)가 구비하는 N형 트랜지스터(M1)의 게이트에 접속되어 있다.
도 3은 본 실시형태의 메모리 회로(10)의 동작을 도시하는 타이밍차트이다. 메모리 회로(10)에서는, SRAM 메모리 셀(40)로부터 데이터를 판독하는 데이터 판독 동작시에, 다음과 같이 동작한다. 도 3에 도시하는 바와 같이, 도시하지 않은 발진 회로에 의해, 메모리 제어 회로(20)의 제1 지연 회로(21)에, 클록 신호(CK)가 입력된다. 제1 지연 회로(21)는 하이 레벨의 클록 신호(CK)가 입력되면, N형 트랜지스터(M2)의 게이트 및 제2 지연 회로(22)에, 하이 레벨의 신호를 출력한다. 제2 지연 회로(22)에 입력된 하이 레벨의 신호는, 인버터(23)에 의해 반전되어, 로우 레벨의 신호가 된다. 이 로우 레벨의 신호는 N형 트랜지스터(M3)의 게이트에 입력된다.
이때, 메모리 제어 회로(20)의 N형 트랜지스터(M1)의 게이트에는, 로우 레벨의 지연 조정 신호(RCLK)가 입력되어 있다. 이에 따라, N형 트랜지스터(M1)는 오프 상태가 된다. N형 트랜지스터(M2)는 게이트에 하이 레벨의 신호가 입력됨으로써, 온 상태가 된다. N형 트랜지스터(M3)는 게이트에 로우 레벨의 신호가 입력됨으로써, 오프 상태가 된다.
래치 회로(24)에는 로우 레벨의 신호가 입력된다. 래치 회로(24)에 입력되는 신호가 로우 레벨의 상태를 지속하면, 래치 회로(24)는 하이 레벨의 신호를 유지한다. 그래서, 도시하는 바와 같이, 래치 회로(24)의 출력 신호(Φ1)는, 하이 레벨의 상태를 지속한다.
하이 레벨의 출력 신호(Φ1)는, 도 1에 도시하는 바와 같이, 워드 드라이버(30)의 제1 디코더 회로(31) 및 제2 디코더 회로(32)에 입력된다. 제2 디코더 회로(32)는 출력 신호(Φ1)를 지연시킨 하이 레벨의 레플리카 워드선 구동 신호(S1)를, 레플리카 워드선(TWL)에 출력한다. 하이 레벨의 레플리카 워드선 구동 신호(S1)에 의해, 레플리카 워드선(TWL)은 활성화된다.
제1 디코더 회로(31)는, 신호 입력 단자에 어드레스 신호(ADD)가 입력되면, 하이 레벨의 워드선 구동 신호(S5)를, 워드선(WL)에 출력한다. 하이 레벨의 워드선 구동 신호(S5)에 의해, 워드선(WL)은 활성화된다. 이에 따라, 도 3에 도시하는 바와 같이, 워드선(WL)의 전압(V2)이 상승한다.
워드선(WL)이 활성화된 후에, 메모리 제어 회로(20)에 의해, 감지 증폭기(50)에, 감지 증폭기(50)의 구동 신호가 입력된다. 이에 따라, 감지 증폭기(50)가 활성화되어, 비트선(BL, NBL)에 출력된 데이터를 증폭해서, 도 3에서의 시각(t1)으로부터 데이터 판독 시간(T1)이 개시된다. 증폭된 데이터는, 도시하지 않은 메모리 회로(10)의 출력 단자로부터 출력된다.
하이 레벨의 레플리카 워드선 구동 신호(S1)가, 레플리카 워드선(TWL)에 접속된 P형 트랜지스터(M4)의 게이트에 입력되면, P형 트랜지스터(M4)가 오프 상태가 된다. 이에 따라, 도 3에 도시하는 바와 같이, 오프 상태의 P형 트랜지스터(M4)의 드레인에 접속된 레플리카 비트선(TBL)의 전압(V1)은, 시간의 경과와 함께 저하된다.
레플리카 비트선(TBL)의 전압(V1)이 저하됨으로써, 상기 레플리카 비트선(TBL)에 접속된 인버터(93)는, 신호 선택 회로(90)의 입력 단자를 통하여, 제2 NAND 게이트 회로(92)의 제2 입력 단자에, 하이 레벨의 반전 신호(ΦR)를 출력한다.
데이터 판독 동작시에는, 신호 선택 회로(90)가 구비하는 제2 NAND 게이트 회로(92)의 제1 입력 단자에는, 하이 레벨의 출력 신호(ΦW)가 입력되어 있다. 제2 NAND 게이트 회로(92)는, 신호 선택 회로(90)의 출력 단자를 통하여, 제1 지연 조정 회로(100)에, 로우 레벨의 선택 신호(ΦT)를 출력한다.
제1 지연 조정 회로(100)는 선택 신호(ΦT)를 지연시켜서, 메모리 제어 회로(20)의 N형 트랜지스터(M1)의 게이트에, 하이 레벨의 지연 조정 신호(RCLK)를 출력한다.
하이 레벨의 지연 조정 신호(RCLK)가 상기 N형 트랜지스터(M1)의 게이트에 입력되고, 로우 레벨의 클록 신호(CK)가 제1 지연 회로(21)에 입력되면, N형 트랜지스터(M1)가 온 상태가 되고, N형 트랜지스터(M2)가 오프 상태가 되며, N형 트랜지스터(M3)가 온 상태가 된다.
래치 회로(24)에는 하이 레벨의 신호가 입력된다. 이에 따라, 래치 회로(24)는 로우 레벨의 신호를 유지한다. 그래서, 도 3에 도시하는 바와 같이, 래치 회로(24)의 출력 신호(Φ1)가 하이 레벨로부터 로우 레벨로 반전한다.
로우 레벨의 출력 신호(Φ1)는 워드 드라이버(30)의 제1 디코더 회로(31) 및 제2 디코더 회로(32)에 입력된다. 제2 디코더 회로(32)는 출력 신호(Φ1)를 지연시 킨 로우 레벨의 레플리카 워드선 구동 신호(S1)를, 레플리카 워드선(TWL)에 출력한다. 로우 레벨의 레플리카 워드선 구동 신호(S1)에 의해, 레플리카 워드선(TWL)은 비활성화된다.
제1 디코더 회로(31)는, 신호 입력 단자에 어드레스 신호(ADD)가 입력되지 않게 되면, 로우 레벨의 워드선 구동 신호(S5)를, 워드선(WL)에 출력한다. 로우 레벨의 워드선 구동 신호(S5)에 의해, 워드선(WL)은 비활성화된다. 이에 따라, 워드선(WL)의 전압(V2)이 강하된다. 감지 증폭기(50)에 입력되는 구동 신호에 의해 정해진 시간이 경과함으로써, 도 3에서의 시각(t2)에서, 데이터 판독 시간(T1)이 종료된다.
한편, 메모리 회로(10)에서는, SRAM 메모리 셀(40)에 데이터를 기록하는 데이터 기록 동작시에는, 다음과 같이 동작한다. 데이터 기록 동작시에는, 상술한 데이터 판독 동작시와 마찬가지로, 도시하지 않은 발진 회로에 의해, 메모리 회로(20)의 제1 지연 회로(21)에, 하이 레벨의 클록 신호(CK)가 입력된다. 그 후, 데이터 판독 동작과 마찬가지로, 래치 회로(24)는 제1 디코더 회로(31) 및 제2 디코더 회로(32)에, 하이 레벨의 출력 신호(Φ1)를 출력한다. 출력 신호(Φ1)는 본 발명의 구동 신호에 상당한다.
계속해서, 상술한 데이터 판독 동작과 마찬가지로, 제2 디코더 회로(32)는 하이 레벨의 레플리카 워드선 구동 신호(S1)를, 레플리카 워드선(TWL)에 출력한다. 이에 따라, 레플리카 워드선(TWL)이 활성화된다. 레플리카 워드선 구동 신호(S1)는 본 발명의 레플리카 워드선 활성화 신호에 상당한다.
제1 디코더 회로(31)는, 신호 입력 단자에 선택되는 워드선(WL)에 대응한 어드레스 신호(ADD)가 입력되면, 하이 레벨의 워드 구동 신호(S5)를, 워드선(WL)에 출력한다. 이에 따라, 워드선(WL)은 활성화되어, 도 3에 도시하는 바와 같이, 워드선(WL)의 전압(V2)이 상승한다.
워드선(WL)이 활성화된 후에, 메모리 제어 회로(20)에 의해, 기록 증폭기(60)에, 기록 증폭기(60)의 구동 신호가 입력된다. 기록 증폭기(60)는 기록 데이터를 비트선(BL, NBL)에 인가한다. 도면에서의 시각(t3)으로부터 데이터 기록 시간(T2)이 개시되어, 기록 데이터가 선택된 워드선(WL)에 접속되는 SRAM 메모리 셀(40)에 기록된다.
데이터 기록 동작에 있어서는, 상술한 데이터 판독 동작에 비해서, 지연 조정 신호(RCLK)를 로우 레벨로부터 하이 레벨로 반전하는 시간을 지연시킴으로써, 데이터 기록 시간(T2)을 데이터 판독 시간(T1)보다도 길게 하고 있다. 본 실시형태에서는, 기록 제어 신호 생성 회로(80) 및 신호 선택 회로(90)를 사용하여, 이하에 설명하는 동작에 의해, 상술한 데이터 판독 동작에 비해서, 지연 조정 신호(RCLK)를 로우 레벨로부터 하이 레벨로 반전하는 시간을 지연시키고 있다. 본 실시형태에서는, 기록 제어 신호 생성 회로(80) 및 신호 선택 회로(90)가, 본 발명의 기록 제어 신호 생성부에 상당한다.
신호 선택 회로(90)가 구비하는 제1 NAND 게이트 회로(91)의 제1 입력 단자에는, 상기 레플리카 워드선 구동 신호(S1)를 지연시킨 로우 레벨의 반전 지연 신호(S2)가 입력된다. 반전 지연 신호(S2)는 다음과 같이 생성된다.
도 2에 도시하는 바와 같이, 하이 레벨의 레플리카 워드선 구동 신호(S1)는, 인버터(82A, 82B)를 통하여, 하이 레벨이 유지되고, 제1 신호 생성 유닛(81A)이 구비하는 NAND 게이트 회로(NAND)의 제2 입력 단자에 입력된다. 한편, 상기 NAND 게이트 회로(NAND)의 제1 입력 단자에는, 하이 레벨의 레플리카 워드선 구동 신호(S1)가 입력된다.
제1 신호 생성 유닛(81A)의 NAND 게이트 회로는, 인버터(INV1)에, 로우 레벨의 신호를 출력한다. 인버터(INV1)는 제1 신호 생성 유닛(81A)의 출력 단자를 통하여, 제1 신호 생성 유닛(81B)의 제2 입력 단자에, 하이 레벨의 신호(S1A)를 출력한다. 하이 레벨의 신호(S1A)는 본 발명의 제1 논리 조정 신호에 상당한다. 인버터(INV1)는 본 발명의 제1 인버터 회로에 상당한다.
제1 신호 생성 유닛(81B)은 제1 신호 생성 유닛(81A)과 마찬가지로, 제1 신호 생성 유닛(81B)의 출력 단자를 통하여, 제1 신호 생성 유닛(81C)의 제2 입력 단자에, 하이 레벨의 신호(S1B)를 출력한다. 하이 레벨의 신호(S1B)는 본 발명의 제1 논리 조정 신호에 상당한다.
그 후, 각 제1 신호 생성 유닛(81C∼81N)은, 제1 신호 생성 유닛(81A, 81B)과 동일하게 동작한다. 그리고, NAND 게이트 회로(83)의 제2 입력 단자에는, 하이 레벨의 신호(S1N)가 입력된다. 하이 레벨의 신호(S1N)는 본 발명의 제1 논리 조정 신호에 상당한다.
NAND 게이트 회로(83)의 제1 입력 단자에, 하이 레벨의 레플리카 워드선 구동 신호(S1)가 입력되고, NAND 게이트 회로(83)의 제2 입력 단자에, 하이 레벨의 신호(S1N)가 입력되면, NAND 게이트 회로(83)는 기록 제어 신호 생성 회로(80)의 출력 단자를 통하여, 상기 제1 NAND 게이트 회로(91)의 제1 입력 단자에, 로우 레벨의 반전 지연 신호(S2)를 출력한다.
데이터 기록 동작시에는, 제1 NAND 게이트 회로(91)의 제2 입력 단자에, 도 3에 도시하는 바와 같이, 하이 레벨의 라이트 인에이블 신호(WE)가 입력된다. 이에 따라, 도시하는 바와 같이, 제2 NAND 게이트 회로(92)의 제2 입력 단자에 입력되는 하이 레벨의 출력 신호(ΦR)에 뒤에, 제1 NAND 게이트 회로(91)는 제2 NAND 게이트 회로(92)의 제1 입력 단자에, 하이 레벨의 출력 신호(ΦW)를 출력한다. 출력 신호(ΦW)는 본 발명의 기록 제어 신호에 상당한다.
제2 NAND 게이트 회로(92)의 제1 입력 단자에, 하이 레벨의 출력 신호(ΦW)가 입력되고, 제2 NAND 게이트 회로(92)의 제2 입력 단자에, 하이 레벨의 출력 신호(ΦR)가 입력되면, 제2 NAND 게이트 회로(92)는 신호 선택 회로(90)의 출력 단자를 통하여, 제1 지연 조정 회로(100)에, 로우 레벨의 선택 신호(ΦT)를 출력한다.
상술한 데이터 판독 동작과 마찬가지로, 제1 지연 조정 회로(100)는 메모리 제어 회로(20)의 N형 트랜지스터(M1)의 게이트에, 하이 레벨의 지연 조정 신호(RCLK)를 출력한다.
하이 레벨의 지연 조정 신호(RCLK)가, 상기 N형 채널 트랜지스터(M1)의 게이트에 입력되고, 로우 레벨의 클록 신호(CK)가 제1 지연 회로(21)에 입력되면, 상술한 데이터 판독 동작과 마찬가지로, 하이 레벨의 신호가 래치 회로(24)에 입력된다. 이에 따라, 도 3에 도시하는 바와 같이, 래치 회로(24)의 출력 신호(Φ1)는 하 이 레벨로부터 로우 레벨로 반전된다.
그 후, 상술한 데이터 판독 동작과 마찬가지로, 제2 디코더 회로(32)는 로우 레벨의 레플리카 워드선 구동 신호(S1)를, 레플리카 워드선(TWL)에 출력한다. 이에 따라, 레플리카 워드선(TWL)은 비활성화된다.
제1 디코더 회로(31)는, 신호 입력 단자에 입력되는 래치 회로(24)의 출력 신호(Φ1)가 하이 레벨로부터 로우 레벨이 되면, 로우 레벨의 워드선 구동 신호(S5)를, 워드선(WL)에 출력한다. 로우 레벨의 워드선 구동 신호(S5)에 의해, 워드선(WL)은 비활성화된다. 이에 따라, 워드선(WL)의 전압(V2)이 강하된다. 이때, 기록 증폭기(60)에 입력되는 구동 신호에 의해 정해진 시간이 경과함으로써, 도 3에서의 시각(t4)에서, 기록 증폭기(60)가 오프 상태가 되어, 데이터 기록 시간(T2)이 종료된다.
본 실시형태의 메모리 회로(10)에서는, 기록 제어 신호 생성 회로(80)에 의해, 레플리카 워드선 구동 신호(S1)를 지연시킨 반전 지연 신호(S2)가 생성된다. 그 후, 신호 선택 회로(90)에 의해, 반전 지연 신호(S2)와 라이트 인에이블 신호(WE)와의 반전 논리곱 결과이며 데이터 기록 시간(T2)의 결정에 사용되는 출력 신호(ΦW)의 위상을, 데이터 판독 시간(T1)의 결정에 사용되는 출력 신호(ΦR)의 위상보다도 지연시키고 있다.
메모리 회로(10)에서는, 위상을 지연시킨 출력 신호(ΦW)가 로우 레벨로부터 하이 레벨로 전환되는 타이밍에 따라서, 데이터 기록 시간(T2)을 종료시키고 있다. 그래서, 도 4에 도시하는 바와 같이, 비트선(BL, NBL)의 길이가 짧은 영역(예컨대, 비트선 길이(Ll))에서는, 메모리 회로(10)가, 출력 신호(ΦW)보다도 위상이 진행된 출력 신호(ΦR)가 로우 레벨로부터 하이 레벨로 전환되는 타이밍에 따라서, 데이터 판독 동작의 종료 시간이 정해지는 데이터 판독 시간(T1)의 설정 시간에 비해서, 데이터 기록 시간(T2)의 설정 시간을 길게 하고 있다. 따라서, 메모리 회로(10)에서는, 비트선(BL, NBL)의 길이가 짧은 영역(예컨대, 비트선 길이(L1))에서는, 데이터 판독 시간(T1)의 설정 시간에 비해서, 데이터 기록 시간(T2)의 설정 시간을 길게 함으로써, SRAM 메모리 셀(40)에 데이터를 기록하기 위하여 충분한 시간을 설정할 수 있다. 또, 도 1에 도시한 기록 증폭기(60)의 구동 능력은 충분히 크기 때문에, 도 4에 도시하는 바와 같이, 비트선 길이에 영향을 받지 않고, 데이터 기록 시간(T2)은 거의 일정해진다. 한편, 비트선 길이가 길어지면, 비트선(BL, NBL)에 접속되는 부하(SRAM 메모리 셀(40) 등)가 증가하고, 판독 데이터의 증폭을 위하여 시간을 필요로 하기 때문에, 도 4에 도시하는 바와 같이, 비트선 길이가 길어짐에 따라, 데이터 판독 시간(T1)이 증가한다.
본 실시형태의 메모리 회로(10)에서는, 기록 제어 신호 생성 회로(80)가, 하이 레벨의 출력 신호(Φ1)를 지연시킨 레플리카 워드선 구동 신호(S1)가 입력되는 인버터(82A, 82B), 제1 신호 생성 유닛(81A∼81N) 및 NAND 게이트 회로(83)를 구비하고 있다. 메모리 회로(10)에서는, 기록 제어 신호 생성 회로(80)에 의해, 레플리카 워드선 구동 신호(S1)를 지연시킨 반전 지연 신호(S2)가 생성된 후에, 신호 선택 회로(90)에 의해, 데이터 기록 시간(T2)의 결정에 사용되는 출력 신호(ΦW)를 생성한다. 그래서, 본 실시형태의 메모리 회로(10)에서는, 출력 신호(ΦW)를 생성 하기 위하여, 기록용 레플리카 셀이나 상기 기록용 레플리카 셀에 접속된 레플리카 비트선을 구비할 필요가 없다. 따라서, 본 실시형태의 메모리 회로(10)에 따르면, 기록용 레플리카 셀이나 상기 기록용 레플리카 셀에 접속된 레플리카 비트선을 배치하기 위한 면적을 확보할 필요가 없어, 메모리 회로의 면적이 증가하는 것을 억제할 수 있다.
또한, 본 실시형태의 메모리 회로(10)에서는, 출력 신호(ΦW)에 의해, 데이터 기록 시간(T2)을 결정하면, 도 4에 도시하는 바와 같이, 비트선(BL, NBL)의 길이가 짧은 영역에서는, 데이터 판독 시간(T1)에 비하여, 데이터 기록 시간(T2)을 길게 할 수 있다. 그래서, 본 실시형태의 메모리 회로(10)에 따르면, 데이터 기록 시간(T2)을 길게 해서, SRAM 메모리 셀(40)에 데이터를 기록하기 위하여 필요로 하는 시간을 확보할 수 있으며, 비트선(BL, NBL)의 길이에 영향을 받지 않고, SRAM 메모리(40)에 데이터를 기록할 수 있다.
본 실시형태의 메모리 회로(10)에서는, 기록 제어 신호 생성 회로(80)가 각 제1 신호 생성 유닛(81A∼81N)을 구성하는 NAND 게이트 회로(NAND)를 구비하고, 각 NAND 게이트 회로(NAND)의 제1 입력 단자에, 하이 레벨의 레플리카 워드선 구동 신호(S1)가 입력되며, 각 NAND 게이트 회로(NAND)의 제2 입력 단자에, 하이 레벨의 신호(S1A∼S1M)(신호(S1C∼S1M)는 도시하지 않음)가 입력된다. 그래서, 본 실시형태의 메모리 회로(10)에서는, 데이터를 기록할 SRAM 메모리 셀(40)이 선택되고, 워드선 구동 신호(S5)가 하이 레벨이 되며, 레플리카 워드선 구동 신호(S1)가 하이 레벨인 경우에는, 트랜스퍼 게이트를 통하여, SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 경우와 마찬가지로, 각 제1 신호 생성 유닛(81A∼81N)의 NAND 게이트 회로(NAND)가 구비하는 N형 트랜지스터에 의해, 2개의 N형 트랜지스터가 상하 2단으로 접속된 회로를 형성할 수 있다. 이 때문에, 본 실시형태의 메모리 회로(10)에서는, 2개의 N형 트랜지스터가 상하 2단으로 접속된 회로를 형성함으로써, 각 제1 신호 생성 유닛(81A∼81N)의 NAND 게이트 회로(NAND)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 가깝게 할 수 있다. 따라서, 본 실시형태의 메모리 회로(10)에 따르면, 제조 프로세스의 변동, 주위 온도나 전원 전압(VDD)과 같은 동작 조건이 변동하여, N형 트랜지스터의 동작 특성이 변동하는 경우라도, 각 제1 신호 생성 유닛(81A∼81N)의 NAND 게이트 회로(NAND)의 구동 능력 및 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력이, N형 트랜지스터의 동작 특성에 맞춰서 각각 변화된다. 이 때문에, 변화된 동작 특성에 대응시켜서, 기록 제어 신호 생성 회로(80)가 구비하는 각 제1 신호 생성 유닛(81A∼81N)의 NAND 게이트 회로(NAND)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 추종시킬 수 있다.
본 실시형태의 메모리 회로(10)와 같이, NAND 게이트 회로(NAND)를 구비한 제1 신호 생성 유닛(81A∼81N)이 다단 접속되면, 워드선 구동 신호(S5)가 하이 레벨이 되고, 레플리카 워드선 구동 신호(S1)가 하이 레벨인 경우에는, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 경우와 마찬가지로, 다단 접속된 각 제1 신호 생성 유닛(81A∼81N)의 NAND 게이트 회로(NAND)가 구 비하는 N형 트랜지스터에 의해, 2개의 N형 트랜지스터가 상하 2단으로 접속된 회로를 형성할 수 있다. 그래서, 본 실시형태의 메모리 회로(10)에서는, 원하는 데이터 기록 시간(T2)에 맞춰서, NAND 게이트 회로(NAND)를 구비하는 제1 신호 생성 유닛이 다단 접속되는 경우라도, 각 NAND 게이트 회로에 의해 형성되는 회로를, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 회로와 동일하게 구성해서, NAND 게이트 회로(NAND)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 가깝게 할 수 있다. 따라서, 본 실시형태의 메모리 회로(10)에 따르면, NAND 게이트 회로(NAND)를 구비한 제1 신호 생성 유닛(81A∼81N)이 다단 접속되는 경우라도, NAND 게이트 회로(NAND)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 가깝게 함으로써, N형 트랜지스터의 동작 특성의 변동에 맞춰서, NAND 게이트 회로(NAND)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 추종시킬 수 있다.
본 실시형태의 메모리 회로(10)에서는, 다단 접속된 제1 신호 생성 유닛(81A∼81M)이 구비하는 NAND 게이트 회로(NAND)의 출력 단자는, 각 인버터(INV1)를 통하여, 제1 신호 생성 유닛(81B∼81N)이 구비하는 NAND 게이트 회로(NAND)의 제2 입력 단자에 각각 접속되어 있다. 그래서, 본 실시형태의 메모리 회로(10)에서는, 각 제1 신호 생성 유닛(81B∼81N)이 구비하는 NAND 게이트 회로(NAND)의 제1 입력 단자에, 하이 레벨의 레플리카 워드선 구동 신호(S1)가 입력되고, 각 제1 신호 생성 유닛(81B∼81N)이 구비하는 NAND 게이트 회로(NAND)의 제2 입력 단자에, 하이 레벨 의 신호(S1A∼S1M)(신호(S1C∼S1M)는 도시하지 않음)가 입력되는 경우에는, 각 NAND 게이트 회로(NAND)에 의해 생성되는 로우 레벨의 출력 신호를, 각 인버터(INV1)에 의해, 하이 레벨의 신호(S1A∼S1M)로 반전시킬 수 있다. 따라서, 본 발명의 메모리 회로(10)에 따르면, 각 인버터(INV1)에 의해 극성을 반전시킨 신호를, 하이 레벨의 레플리카 워드선 구동 신호(S1)와 동일한 극성을 갖는 하이 레벨의 신호(S1A∼S1M)로 할 수 있다. 그래서, 메모리 회로(10)에서는, 각 인버터(INV1)가 접속된 각 NAND 게이트 회로(NAND)의 제2 입력 단자에, 각 인버터(INV1)의 출력 신호이며 하이 레벨의 레플리카 워드선 구동 신호(S1)와 동일한 극성을 갖는 하이 레벨의 신호(S1A∼S1M)를 입력시킬 수 있다.
<실시형태 2>
본 발명의 실시형태 2를, 도 5를 참조하면서 설명한다. 본 실시형태의 메모리 회로는, 실시형태 1의 기록 제어 신호 생성 회로(80)를 대신하여, 도 5에 도시하는 기록 제어 신호 생성 회로(80A)를 구비하고 있다. 기록 제어 신호 생성 회로(80A)는, 제2 신호 생성 유닛(84A∼84N)과, 인버터(85A∼85M)와, P형 트랜지스터(86A∼86M)를 구비하고 있다. 여기에서는, 제2 신호 생성 유닛(84C∼84M), 인버터(85C∼85M) 및 P형 트랜지스터(86C∼86M)의 도시를 생략하였다.
제2 신호 생성 유닛(84A∼84N)은 인버터(INV4)와, N형 트랜지스터(M5)를 각각 구비하고 있다. 각 인버터(INV4)의 입력은 각 제2 신호 생성 유닛(84A∼84N)의 입력 단자에 접속되어 있다. 각 인버터(INV4)의 출력은 각 N형 트랜지스터(M5)의 소스에 접속되어 있다. 각 N형 트랜지스터(M5)의 게이트에는, 전원 전압(VDD)이 인 가되어 있다. 각 N형 트랜지스터(M5)의 드레인은 각 제2 신호 생성 유닛(84A∼84N)의 출력 단자에 접속되어 있다. N형 트랜지스터(M5)는 본 발명의 NMOS 트랜지스터에 상당한다. 또한, 인버터(INV4)는 본 발명의 제2 인버터 회로에 상당한다. 또한, 각 제2 신호 생성 유닛(84A∼84N)은 본 발명의 신호 생성 유닛에 상당한다.
제2 신호 생성 유닛(84A)은 P형 트랜지스터(86A) 및 인버터(85A)를 통하여, 제2 신호 생성 유닛(84B)에 접속된다. P형 트랜지스터(86A)는 본 발명의 PMOS 트랜지스터에 상당한다. 또한, 인버터(85A)는 본 발명의 제3 인버터 회로에 상당한다.
제2 신호 생성 유닛(84A)의 출력 단자는, 인버터(85A)의 입력에 접속되어 있다. 인버터(85A)의 출력은 제2 신호 생성 유닛(84B)의 입력 단자에 접속되어 있다. 인버터(85A)의 입력에는, P형 트랜지스터(86A)의 드레인이 접속되어 있다. P형 트랜지스터(86A)의 소스는 전원 전압(VDD)에 접속되어 있다. 레플리카 워드선(TWL)은 제2 신호 생성 유닛(84A)의 입력 단자, 각 P형 트랜지스터(86A∼86M)의 게이트 및 P형 트랜지스터(87)의 게이트에 접속되어 있다.
제2 신호 생성 유닛(84A)과 제2 신호 생성 유닛(84B)과의 접속 상태와 마찬가지로, 제2 신호 생성 유닛(84B)은 PMOS 트랜지스터(86B) 및 인버터(85B)를 통하여, 제2 신호 생성 유닛(84C)(도시하지 않음)에 접속되어 있다. 제2 신호 생성 유닛(84A)과 제2 신호 생성 유닛(84B)과의 접속 상태와 마찬가지로, 제2 신호 생성 유닛(84C∼84N)이 다단 접속되어 있다. PMOS 트랜지스터(86B)는 본 발명의 PMOS 트랜지스터에 상당한다. 또한, 인버터(85B)는 본 발명의 제3 인버터 회로에 상당한다.
제2 신호 생성 유닛(84N)의 출력 단자는, 인버터(88) 및 인버터(89)를 통하여 기록 제어 신호 생성 회로(80A)의 출력 단자에 접속되어 있다. 인버터(88)의 입력에는, P형 트랜지스터(87)의 드레인이 접속되어 있다. P형 트랜지스터(87)의 소스는 전원 전압(VDD)에 접속되어 있다. P형 트랜지스터(87)의 게이트는 기록 제어 신호 생성 회로(80A)의 입력 단자를 통하여, 레플리카 워드선(TWL)에 접속되어 있다.
본 실시형태에서는, 신호 선택 회로(90)가 구비하는 제1 NAND 게이트 회로(91)의 제1 입력 단자에 입력되는 반전 지연 신호(S2)가 다음과 같이 하여 생성된다. 도 5에 도시하는 바와 같이, 하이 레벨의 레플리카 워드선 구동 신호(S1)는, 제2 신호 생성 유닛(84A)에 입력된다.
하이 레벨의 레플리카 워드선 구동 신호(S1)에 의해, P형 트랜지스터(86A)의 게이트 전압은 하이 레벨로 고정된다. 이에 따라, P형 트랜지스터(86A)가 오프 상태가 된다. 제2 신호 생성 유닛(84A)은 인버터(85A)에 로우 레벨의 신호를 출력한다. 인버터(85A)는 제2 신호 생성 유닛(84B)에, 로우 레벨의 신호를 반전시킨 하이 레벨의 신호(S11A)를 출력한다. 하이 레벨의 신호(S11A)는 본 발명의 제2 논리 조정 신호에 상당한다.
P형 트랜지스터(86A)와 마찬가지로, P형 트랜지스터(86B)의 게이트 전압은 하이 레벨로 고정되고, P형 트랜지스터(86B)는 오프 상태가 된다. 제2 신호 생성 유닛(84B)은 인버터(85B)에, 로우 레벨의 신호를 출력한다. 인버터(85B)는 제2 신호 생성 유닛(84C)(도시하지 않음)에, 하이 레벨의 신호(S11B)를 출력한다. 하이 레벨의 신호(S11B)는 본 발명의 제2 논리 조정 신호에 상당한다.
그 후, 각 제2 신호 생성 유닛(84C∼84N)은, 제2 신호 생성 유닛(84A, 84B)과 동일하게 동작한다. 상기 P형 트랜지스터(86A, 86B)와 마찬가지로, P형 트랜지스터(87)는 오프 상태가 된다. 제2 신호 생성 유닛(84N)에 의해 출력된 로우 레벨의 신호(S11N)는 인버터(88, 89)를 통하여, 반전 지연 신호(S2)로 변환된다. 반전 지연 신호(S2)는 제1 NAND 게이트 회로(91)의 제1 입력 단자에 입력된다.
본 실시형태의 메모리 회로에 따르면, 기록 제어 신호 생성 회로(80A)의 각 제2 신호 생성 유닛(84B∼84N)에서는, 게이트에 전원 전압(VDD)이 접속된 N형 트랜지스터(M5)의 소스에는 인버터(INV4)가 접속되고, 인버터(INV4)에는 하이 레벨의 레플리카 워드선 구동 신호(S1)와 동일한 극성을 갖는 하이 레벨의 신호(S11A∼S11M)가 입력되어 있다. 그래서, 본 실시형태의 메모리 회로에서는, 워드선 구동 신호(S5)가 하이 레벨이고, 레플리카 워드선 구동 신호(S1)가 하이 레벨인 경우에는, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 경우와 마찬가지로, N형 트랜지스터(M5) 및 인버터(INV4)가 구비하는 한쪽의 N형 트랜지스터에 의해, N형 트랜지스터가 2단 접속된 회로를 형성할 수 있다. 이 때문에, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 경우와 마찬가지로, 각 제2 신호 생성 유닛(84A∼84N)에 있어서, N형 트랜지스터(M5) 및 인버터(INV4)가 구비하는 한쪽의 N형 트랜지스터에 의해, N형 트랜지스터가 2단 접속된 회로를 형성하면, 각 제2 신호 생성 유닛(84A∼84N)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 가깝게 할 수 있다. 따라서, 본 실시형태의 메모리 회로에서는, 제조 프로세스의 변동, 주위 온도나 전원 전압(VDD)과 같은 동작 조건이 변동하여, N형 트랜지스터의 동작 특성이 변동하는 경우라도, 각 제2 신호 생성 유닛(84A∼84N)의 구동 능력 및 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력이, N형 트랜지스터의 동작 특성의 변동에 맞춰서 각각 변화되어, 각 제2 신호 생성 유닛(84A∼84N)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 추종시킬 수 있다.
본 실시형태의 메모리 회로와 같이, 인버터(INV4) 및 N형 트랜지스터(M5)를 구비한 제2 신호 생성 유닛(84A∼84N)이 다단 접속되면, 워드선 구동 신호(S5)가 하이 레벨이 되고, 레플리카 워드선 구동 신호(S1)가 하이 레벨인 경우에는, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 경우와 마찬가지로, 다단 접속된 각 제2 신호 생성 유닛(84A∼84N)이 구비하는 N형 트랜지스터(M5) 및 인버터(INV4)가 구비하는 한쪽의 N형 트랜지스터에 의해, N형 트랜지스터가 2단 접속된 회로를 형성할 수 있다. 그래서, 본 실시형태의 메모리 회로에서는, 원하는 데이터 기록 시간(T2)에 맞춰서, 제2 신호 생성 유닛이 다단 접속되는 경우라도, 각 제2 신호 생성 유닛(84A∼84N)에 의해, N형 트랜지스터가 2단 접속된 회로를, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 회로와 동일하게 형성해서, 각 제2 신호 생성 유닛(84A∼84N)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 가깝게 할 수 있다. 따라서, 본 실시형태의 메모리 회로에서는, 인버 터(INV4) 및 N형 트랜지스터(M5)를 구비한 제2 신호 생성 유닛(84A∼84N)이 다단 접속되는 경우라도, 각 제2 신호 생성 유닛(84A∼84N)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 가깝게 함으로써, N형 트랜지스터의 동작 특성의 변동에 맞춰서, 각 제2 신호 생성 유닛(84A∼84N)의 구동 능력을, 트랜스퍼 게이트를 통하여 SRAM 메모리 셀(40)이 비트선(BL, NBL)을 구동하는 능력에 추종시킬 수 있다.
본 실시형태의 메모리 회로에서는, 워드선 구동 신호(S5)가 하이 레벨이 되고, 레플리카 워드선 구동 신호(S1)가 하이 레벨인 경우에는, 하이 레벨의 레플리카 워드선 구동 신호(S1)에 의해, 각 P형 트랜지스터(86A∼86M)의 게이트가 고레벨 전압으로 고정되고, 각 P형 트랜지스터(86A∼86M)가 오프 상태가 된다. 각 P형 트랜지스터(86A∼86M)가 오프 상태가 되면, 상기 P형 트랜지스터(86A∼86M)와 접속된 인버터(85A∼85M)의 입력에는, 로우 레벨의 신호가 입력된다. 각 인버터(85A∼85M)는 로우 레벨의 입력 신호를 반전시킨 하이 레벨의 신호를 출력한다. 그래서, 본 실시형태의 메모리 회로에서는, 각 인버터(85A∼85M)에 의해, 각 제2 신호 생성 유닛(84B∼84N)에 하이 레벨의 신호를 출력하면, 인버터(INV4)가 구비하는 한쪽의 N형 트랜지스터와, 게이트에 전원 전압(VDD)이 접속된 N형 트랜지스터(M5)에 의해, 2개의 N형 트랜지스터가 다단 접속된 회로를 형성할 수 있다.
본 발명은 상술한 실시형태에 한정되는 것은 아니며, 발명의 취지를 일탈하지 않는 범위 내에서 구성의 일부를 적절히 변경하여 실시할 수 있다.
도 1은 본 발명의 실시형태 1의 메모리 회로의 구성도이다.
도 2는 실시형태 1의 메모리 회로가 구비하는 기록 제어 신호 생성 회로의 구성도이다.
도 3은 실시형태 1의 메모리 회로의 동작을 도시하는 타임차트이다.
도 4는 비트선 길이에 대한 데이터 판독 시간과 데이터 기록 시간과의 변화를 도시하는 그래프이다.
도 5는 실시형태 2의 메모리 회로가 구비하는 기록 제어 신호 생성 회로의 구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 메모리 회로 40: SRAM 메모리 셀
84: 제2 신호 생성 유닛 85: 인버터
86A, 86B: P형 트랜지스터 INV1, INV4: 인버터
M5: N형 트랜지스터 S1: 레플리카 워드선 구동 신호
Φ1: 래치 회로의 출력 신호 ΦW: NAND 게이트 회로의 출력 신호

Claims (7)

  1. 비트선에 접속되는 메모리 셀과,
    상기 비트선과 등가인 부하를 포함하는 레플리카(replica) 비트선 및 레플리카 워드선에 접속되는 레플리카 셀과,
    상기 레플리카 워드선을 구동시키는 구동 신호에 따라서 생성된 레플리카 워드선 활성화 신호가 입력되는 논리 게이트가 다단 접속되어 있고, 상기 레플리카 워드선 활성화 신호에 기초해서, 상기 메모리 셀에 데이터를 기록하기 위하여 요구되는 데이터 기록 시간을 결정하는 기록 제어 신호를 생성하는 기록 제어 신호 생성부
    를 포함하고,
    상기 레플리카 셀로부터의 데이터 판독 동작에 의해, 상기 메모리 셀로부터의 데이터를 판독하기 위해 요구되는 데이터 판독 시간을 결정하며,
    상기 데이터 기록 시간이 상기 데이터 판독 시간보다 긴 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 기록 제어 신호 생성부는 제1 입력 단자에, 상기 레플리카 워드선 활성화 신호가 입력되고, 제2 입력 단자에, 상기 레플리카 워드선 활성화 신호에 따라서 생성되어 상기 레플리카 워드선 활성화 신호와 동일한 극성을 갖는 제1 논리 조정 신호가 입력되는, NAND 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 NAND 회로는 다단 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항 또는 제3항에 있어서, 상기 다단 접속된 NAND 회로 중 하나의 NAND 회로의 출력은, 제1 인버터 회로를 통해, 상기 하나의 NAND 회로와는 상이한 다른 NAND 회로의 제2 입력 단자에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 기록 제어 신호 생성부는,
    게이트에 전원 전압이 접속된 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 소스에 접속되며, 상기 레플리카 워드선 활성화 신호에 따라서 생성되어 상기 레플리카 워드선 활성화 신호와 동일한 극성을 갖는 제2 논리 조정 신호가 입력되는 제2 인버터 회로를 갖는 신호 생성 유닛을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 신호 생성 유닛은 다단 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항 또는 제6항에 있어서, 상기 다단 접속된 신호 생성 유닛 중 하나의 신호 생성 유닛이 구비하는 상기 NMOS 트랜지스터의 드레인과, 상기 하나의 신호 생성 유닛과는 상이한 다른 신호 생성 유닛이 구비하는 상기 제2 인버터 회로 사이에 는, 제3 인버터 회로가 접속되고, 상기 제3 인버터 회로의 입력에는, 소스가 전원 전압에 접속되며 상기 레플리카 워드선 활성화 신호에 의해 게이트가 구동되는 PMOS 트랜지스터가 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
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