JP4093827B2 - タイミング調整回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有するタイミング調整回路に関するものである。
【0002】
【従来の技術】
従来、強誘電体キャパシタを用いたメモリセルを具備し、強誘電体キャパシタの分極方向によってデータを記憶する半導体記憶装置として強誘電体記憶装置が知られている。この強誘電体キャパシタは分極反転を繰り返すことで分極量が減り(減極)、ヒステリシス特性は図8の実線で示す曲線から破線で示す曲線に遷移する。例えば、図8のVcc=−V1からの分極反転中であってVcc=0Vの時点での電荷Q1が電荷Q2まで遷移(減少)する。つまり、強誘電体キャパシタは経時的変化により分極反転中のキャパシタの容量が大きくなる(図8において(Q3−Q1)/V1<(Q3−Q2)/V1)。
【0003】
次に、従来の強誘電体キャパシタよりなるメモリセルを具備する強誘電体記憶装置の概略構成について説明する。
図9は、従来の強誘電体記憶装置の概略構成を示すブロック図である。図9において、符号101は、強誘電体記憶装置であり、強誘電体キャパシタよりなるメモリセルを具備し、強誘電体キャパシタの分極方向によってデータを記憶する。103は、ロウデコーダであり、外部より入力されるアドレスデータを基にワード線の選択を行う。102は、メモリセルアレイであり、以下に示す強誘電体キャパシタよりなるメモリセルがアレイ状に配列されている。
【0004】
104は、センスアンプ回路(S/A回路)であり、後述するカラムデコーダ105に選択されたビット線の電位をメモリセルに格納されるデータに応じて増幅する。105は、カラムデコーダであり、外部より入力されるアドレスデータを基にビット線の選択を行う。また、カラムデコーダ105は、センスアンプ回路104を活性化させる活性化信号を出力する。
【0005】
106は、入出力データ処理回路であり、メモリセルアレイ102に格納する入力データや、メモリセルアレイ102より読み出した出力データをラッチしたりバッファしたりすることで、入出力データバスを介して外部とのデータの入出力を行う。107は、制御回路であり、制御信号を基に、上述した各回路の動作を制御する。以上の構成により、強誘電体記憶装置101は、アドレスデータで指定された箇所のメモリセルへデータを書き込んだり読み出したりする処理を行う。
【0006】
次に、強誘電体キャパシタよりなるメモリセルの概略構成について説明する。図10は、従来の強誘電体キャパシタよりなるメモリセルの概略構成を示す図である。図10において、メモリセルMは、強誘電体キャパシタC1、C2とトランジスタTr1、Tr2を具備する。強誘電体キャパシタC1、C2の一方の端子はトランジスタTr1、Tr2を介してビット線BL、/BLが接続されている。また、強誘電体キャパシタC1、C2の他方の端子はプレート線PLに接続されている。また、ビット線BL、/BLは、センスアンプ回路104と接続される。これにより、センスアンプ回路104は、活性化されることによりビット線BL、/BLをプリチャージしたり、ビット線BLとビット線/BLの電位差を増幅したりする。また、トランジスタTr1、Tr2は、ゲート端子がワード線WLに接続され、ワード線WLの制御によりオン/オフする。
【0007】
上述したメモリセルMからのデータの読み出し動作において、強誘電体キャパシタC1、C2の容量が図8に示した経時劣化により大きくなることの影響について図を用いて説明する。図11は、図10のメモリセルMからのデータの読み出し動作において、強誘電体キャパシタC1、C2の容量が経時劣化により大きくなることの影響を示す図である。図11に示すように、強誘電体キャパシタC1、C2の容量が大きくなるとビット線BL、/BLへのデータ出力時間が破線で示すように遅くなる。これにより、ビット線BLとビット線/BLの電位差を増幅するためのセンスアンプ回路104の活性化タイミングをt1からt2の位置まで遅らせる必要が生じる。
【0008】
【発明が解決しようとする課題】
しかし、上述した強誘電体キャパシタの経時劣化の進行具合は、分極反転の繰り返し回数によるため、メモリセルによりバラツキが有り、一様にセンスアンプ回路の活性化タイミングを遅らせると必要以上にデータ出力タイミングが遅くなってしまうという問題がある。
特に、複数のセンスアンプ回路を具備する場合に、各センスアンプ回路の活性化タイミングを経時変化に応じて適切に調整することは困難であるという問題がある。
更に、上述した問題を電気回路の分野で一般化すれば、回路素子の経時変化に応じてタイミング調整を行うことが困難であるという問題がある。
【0009】
この発明は、上述した事情を考慮してなされたもので、各センスアンプ回路の活性化タイミングをメモリセルに含まれる強誘電体キャパシタの経時変化に応じて調整することができるタイミング調整回路を提供することを目的とする。
また、回路素子の経時変化に応じてタイミング調整を行うことができるタイミング調整回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明のタイミング調整回路は、信号を伝達する際のタイミング調整のために前記信号の変化に応じて分極反転を繰り返す強誘電体キャパシタと、前記信号の変化に応じて前記分極反転を繰り返すため前記強誘電体キャパシタと並列に接続されたインバータとを具備することを特徴とする。
また、本発明のタイミング調整回路は、信号を伝達する際のタイミング調整のために前記信号の変化に応じて分極反転を繰り返す強誘電体キャパシタと、前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNAND回路とを具備し、前記NAND回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする。
また、本発明のタイミング調整回路は、信号を伝達する際のタイミング調整のために前記信号の変化に応じて分極反転を繰り返す強誘電体キャパシタと、前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNOR回路とを具備し、前記NOR回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする。
また、本発明のタイミング調整回路は、信号を伝達する際のタイミング調整のための強誘電体キャパシタと、前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータとを具備し、前記強誘電体キャパシタの他方の端子はグランドに接続することを特徴とする。
また、本発明のタイミング調整回路は、信号を伝達する際のタイミング調整のための強誘電体キャパシタと、前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータとを具備し、前記強誘電体キャパシタの他方の端子は電源線に接続することを特徴とする。
これにより、回路素子の経時変化に応じてタイミング調整を行うことができるタイミング調整回路を提供することができる。
【0012】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態であるタイミング調整回路を具備する強誘電体記憶装置(半導体記憶装置)の概略構成について図を用いて説明する。
図1は、本発明の一実施形態であるタイミング調整回路を具備する強誘電体記憶装置の概略構成を示すブロック図である。
【0013】
図1において、符号1は、タイミング調整回路を備える強誘電体記憶装置であり、以下に示す強誘電体キャパシタよりなるメモリセルを具備し、強誘電体キャパシタの分極方向によってデータを記憶する。2は、メモリセルアレイであり、強誘電体キャパシタよりなるメモリセルがアレイ状に配列されている。3は、ロウデコーダであり、外部より入力されるアドレスデータを基にワード線の選択を行う。尚、本実施形態においては、メモリセルアレイ2に含まれるメモリセルの構成は、図10に示したメモリセルMの構成と同様であり、説明を省略する(以下、メモリセルアレイ2に含まれるメモリセルをメモリセルMとする)。また、メモリセルMの構成はこの限りではなく、強誘電体キャパシタを含む構成であれば良い。
【0014】
4は、センスアンプ回路(S/A回路)であり、後述するカラムデコーダ6に選択されたビット線の電位をメモリセルMに格納されるデータに応じて増幅する。5は、タイミング調整回路であり、センスアンプ回路4を活性化するタイミングを調整する。6は、カラムデコーダであり、外部より入力されるアドレスデータを基にビット線の選択を行う。また、カラムデコーダ6は、センスアンプ回路4を活性化させる活性化信号を出力し、この活性化信号は、タイミング調整回路5を介してセンスアンプ回路4の活性化信号入力端子へ供給される。
【0015】
7は、入出力データ処理回路であり、メモリセルアレイ2に格納する入力データや、メモリセルアレイ2より読み出した出力データをラッチしたりバッファしたりして、入出力データバスを介して外部とのデータの入出力を行う。8は、制御回路であり、制御信号を基に、上述した各回路の動作を制御する。以上の構成により、強誘電体記憶装置1は、アドレスデータで指定された箇所のメモリセルMへデータを書き込んだり読み出したりする処理を行う。
【0016】
次に、上述したタイミング調整回路5の周辺回路について一構成例を示す。図2は、図1に示したタイミング調整回路5の周辺回路について一構成例を示すブロック図である。図2に示すように、メモリセルMとカラムデコーダ6を接続するビット線であって、対を成すビット線BLとビット線/BL毎にセンスアンプ回路4が接続されている。また、カラムデコーダ6の活性化信号出力端子は、各センスアンプ回路4に対応して配置されたタイミング調整回路5を介してセンスアンプ回路4の活性化信号入力端子と接続され、センスアンプ回路4を活性化する活性化信号を出力する。すなわち、センスアンプ回路4と同数のタイミング調整回路5が強誘電体記憶装置1に具備されている。
【0017】
次に、上述したタイミング調整回路5の回路例について説明する。
図3は、図1および図2に示したタイミング調整回路5の回路例を示す図である。図3に示すように、タイミング調整回路5は、インバータ11、12および強誘電体キャパシタ13より構成される。カラムデコーダ6の活性化信号出力線とインバータ11の入力端子が接続され、カラムデコーダ6が出力するセンスアンプ回路4を活性化するための活性化信号が入力される。インバータ11の出力端子は、インバータ12の入力端子に接続され、インバータ端子11が反転させた活性化信号をインバータ12が更に反転させ信号の極性を元に戻す。インバータ12の出力端子は、センスアンプ回路4の活性化信号入力端子に接続される。
【0018】
また、強誘電体キャパシタ13の一方の端子は、カラムデコーダ6の活性化信号出力線とインバータ11の入力端子との相互接続点と接続される。また、強誘電体キャパシタ13の他方の端子は、インバータ11の出力端子とインバータ12の入力端子との相互接続点と接続される。以上の構成により、タイミング調整回路5は、インバータ11の入力端子より入力される信号を強誘電体キャパシタ13の容量に応じて遅延させてインバータ11の出力端子より出力して、その出力を反転させた信号をインバータ12より出力する。
【0019】
また、強誘電体キャパシタ13は、センスアンプ回路4を活性化するために活性化信号が変化する度に、分極反転を繰り返す。すなわち、センスアンプ回路4を活性化してメモリセルMの強誘電体キャパシタC1、C2が分極反転を繰り返す回数に応じて、タイミング調整回路5の強誘電体キャパシタ13も分極反転を繰り返すので、分極反転の繰り返しによる経時劣化(強誘電体キャパシタの容量増大)が同じ程度に進行する。
【0020】
これにより、図11に示したように、メモリセルMの強誘電体キャパシタC1、C2が分極反転を繰り返すことで容量増大してビット線BL、/BLへのデータ出力時間が増大する場合に、タイミング調整回路5の強誘電体キャパシタ13も同様に分極反転を繰り返して容量増大する。これにより、自動的にセンスアンプ回路4の活性化タイミングを強誘電体キャパシタC1、C2の経時劣化に応じて遅らせることができる。すなわち、センスアンプ回路4の活性化タイミングを図11に示したt1からt2へ自動的に修正することができる。特に、図2に示すように、一組のビット線BL、/BL毎にセンスアンプ回路4が複数存在する場合は、各センスアンプ回路4別に経時劣化に応じたタイミング調整を行うことができる。
【0021】
尚、メモリセルアレイ2からカラムデコーダ6につながる全てのビット線の電位を一つのセンスアンプ回路4で増幅する構成であっても、最大に経時劣化したメモリセルMの強誘電体キャパシタC1、C2に応じたタイミング調整を行うことは可能である。この時も、活性化信号はタイミング調整回路5を介してセンスアンプ回路4の活性化信号入力端子へ供給される。
【0022】
次に、強誘電体キャパシタを利用したタイミング調整回路の他の例を説明する。上述したタイミング調整回路5は、強誘電体キャパシタ13の経時劣化に応じて信号の伝達時間を遅らせていたが、以下に、強誘電体キャパシタの経時劣化を利用して信号の伝達時間を短縮するタイミング短縮回路について説明する。尚、このタイミング短縮回路は、図1に示す強誘電体記憶装置において、経時劣化に応じて伝達時間を短縮するタイミング調整を行いたい任意の箇所に設置してよい。
【0023】
図4は、本発明の一実施形態におけるタイミング短縮回路の回路例を示す図である。図4に示すように、タイミング短縮回路9は、インバータ91と強誘電体キャパシタ92とから構成される。タイミング調整の対象となる信号を伝達する信号線である入力線Aとインバータ91の入力端子が接続される。また、インバータ91の出力端子と出力線Bが接続され、その相互接続点とグランドが強誘電体キャパシタ92を介して接続される。
【0024】
以上の構成により、強誘電体キャパシタ92の一方の端子は、インバータ91の出力端子と接続され、インバータ91が出力するロウレベル(Lレベル)またはハイレベル(Hレベル)の電圧が印加される。また、強誘電体キャパシタ92の他方の端子には、グランドに接続され0Vが供給される。このため、強誘電体キャパシタ92は分極反転を起すことは無い。
【0025】
ここで、この場合の強誘電体キャパシタ92の経時劣化について説明する。図5(a)、(b)は、強誘電体キャパシタの一方の端子に印加される電圧が変化するが分極反転が起こらない場合の経時劣化を説明するための図である。図5(a)に示すように、強誘電体キャパシタ92の一方の端子に印加される電圧が変化すると、実線のヒステリシス曲線上に示した点A−B間の遷移動作が繰り返される。この動作が繰り返されると、経時劣化によりB点からC点へと特性が遷移し、強誘電体キャパシタ92の容量が減るというインプリント劣化が起きる。すなわち、タイミング短縮回路9の信号伝達速度が速まる。
【0026】
尚、本実施形態においては、図5(a)、(b)に示す点A−B間および点D−E間の領域を分極反転の無いリニア領域とする。すなわち、活性化信号の変化に応じて強誘電体キャパシタ92の状態は、ヒステリシス曲線におけるリニア領域の移動を繰り返す。また、タイミング短縮回路9はインバータ91が1段のみなので信号が反転してしまうが、信号の反転を防ぎたい場合はタイミング短縮回路9の入力側または出力側に別途インバータを設けてもよいし、インバータ91をバッファにしてもよい。また、上述した図5(b)のD−E間の領域についての説明は後述する。
【0027】
以上に示したように、このタイミング短縮回路9はタイミングを早めることを必要とする箇所に使用することができる。図1に示した強誘電体記憶装置1においては、例えば、制御回路8が出力する制御信号であって、ビット線BL、/BLへメモリセルMより信号を読み出すタイミングを制御する制御信号を伝達する制御信号線に、タイミング短縮回路9を挿入する。これにより、メモリセルMに含まれる強誘電体キャパシタC1、C2の経時劣化に応じて、メモリセルMより信号を読み出すタイミングを早めることができる。
【0028】
次に、図1および図2に示したタイミング調整回路5であって、図3に示したタイミング調整回路5と異なる回路例について以下に説明する。図6(a)は、タイミング調整回路5の他の回路例1を示す図である。図6(a)に示すタイミング調整回路5は、NAND回路11aと強誘電体キャパシタ13aを具備する。また、NAND回路11aの一方の入力端子にはタイミング調整を行う対象となる信号を伝達する信号線Bが接続される。また、NAND回路11aの他方の入力端子にはタイミング調整回路5を活性化するか否かを制御する制御信号を伝達する信号線Aが接続される。また、NAND回路11aの出力端子は、タイミング調整回路5の出力線Xと接続される。
【0029】
また、強誘電体キャパシタ13aの一方の端子は、NAND回路11aの他方の入力端子と信号線Bとの相互接続点に接続される。また、強誘電体キャパシタ13aの他方の端子は、NAND回路11aの出力端子と出力線Xとの相互接続点と接続される。すなわち、強誘電体キャパシタ13aと並列にNAND回路11aの一方の入力端子および出力端子が接続され、NAND回路11aの他方の入力端子には強誘電体キャパシタ13aの分極反転を制御する(タイミング調整回路5を活性化するか否かを制御する)ための制御信号が入力される。
【0030】
以上に示した構成により、信号線Aに制御信号としてロウレベルの信号が入力されると、図6(a)のタイミング調整回路5は常時ハイレベルを出力する。また、信号線Aに制御信号としてハイレベルの信号が入力されるとタイミング調整回路5は活性化され、入力信号を反転した信号を強誘電体キャパシタ13aの容量に応じて遅延させた信号を出力する。すなわち、図3に示したタイミング調整回路5のインバータ12を除いた場合と同等の回路となる。
【0031】
また、図6(b)は、タイミング調整回路5の他の回路例2を示す図である。図6(b)に示すタイミング調整回路5は、NOR回路11bと強誘電体キャパシタ13bを具備する。また、NOR回路11bの一方の入力端子にはタイミング調整を行う対象となる信号を伝達する信号線Bが接続される。また、NOR回路11bの他方の入力端子にはタイミング調整回路5を活性化するか否かを制御する制御信号を伝達する信号線Aが接続される。また、NOR回路11bの出力端子は、タイミング調整回路5の出力線Xと接続される。
【0032】
また、強誘電体キャパシタ13bの一方の端子は、NOR回路11bの他方の入力端子と信号線Bとの相互接続点に接続される。また、強誘電体キャパシタ13bの他方の端子は、NOR回路11bの出力端子と出力線Xとの相互接続点と接続される。すなわち、強誘電体キャパシタ13bと並列にNOR回路11bの一方の入力端子および出力端子が接続され、NOR回路11bの他方の入力端子には強誘電体キャパシタ13bの分極反転を制御する(タイミング調整回路5を活性化するか否かを制御する)ための制御信号が入力される。
【0033】
以上に示した構成により、信号線Aに制御信号としてハイレベルの信号が入力されると、図6(b)のタイミング調整回路5は常時ロウレベルを出力する。また、信号線Aに制御信号としてロウレベルの信号が入力されるとタイミング調整回路5は活性化され、入力信号を反転した信号を強誘電体キャパシタ13bの容量に応じて遅延させた信号を出力する。すなわち、図3に示したタイミング調整回路5のインバータ12を除いた場合と同等の回路となる。
【0034】
尚、図6(a)、(b)に示したタイミング調整回路5は、入力信号に対して出力信号が反転してしまうので、反転させたくない場合は、タイミング調整回路5の入力側または出力側にインバータを一段設ければよい。
【0035】
次に、図4に示したタイミング短縮回路9と同等の機能を有するが、回路構成の異なる回路例について以下に説明する。図7(a)は、タイミング短縮回路9と同等の機能を有する他の回路例1を示す図である。図7(a)に示すタイミング短縮回路9aは、インバータ91aと強誘電体キャパシタ92aを具備する。また、タイミング調整の対象となる信号を伝達する信号線である入力線Aとインバータ91aの入力端子が接続される。また、インバータ91aの出力端子と出力線Bが接続され、その相互接続点と電源電圧Vccを供給する電源線が強誘電体キャパシタ92aを介して接続される。
【0036】
以上の構成により、強誘電体キャパシタ92aの一方の端子は、インバータ91aの出力端子と接続され、インバータ91aが出力するロウレベルまたはハイレベルの電圧が印加される。また、強誘電体キャパシタ92aの他方の端子には、電源電圧Vccが供給される。このため、強誘電体キャパシタ92aは分極反転を起すことは無い。ここで、この場合の強誘電体キャパシタ92aの経時劣化について説明する。上述した図5(b)に示すように、強誘電体キャパシタ92aの一方の端子に印加される電圧が変化すると、実線のヒステリシス曲線上に示した点D−E間の遷移動作が繰り返される。この動作が繰り返されると、経時劣化によりE点からF点へと特性が遷移し、強誘電体キャパシタ92aの容量が減るというインプリント劣化が起きる。すなわち、タイミング短縮回路9aの信号伝達速度が速まる。
【0037】
図7(b)は、タイミング短縮回路9と同等の機能を有する他の回路例2を示す図である。図7(b)に示すタイミング短縮回路9bは、インバータ91bと強誘電体キャパシタ92bを具備する。また、入力線Aとインバータ91bの入力端子が接続される。また、インバータ91bの出力端子と出力線Bが接続され、その相互接続点と強誘電体キャパシタ92bの一方の端子が接続される。また、強誘電体キャパシタ92bの他方の端子は、どこにも接続されておらずフローティング状態である。
【0038】
以上の構成により、強誘電体キャパシタ92bの一方の端子は、インバータ91bの出力端子と接続され、インバータ91bが出力するロウレベルまたはハイレベルの電圧が印加される。このため、強誘電体キャパシタ92bは分極反転を起すことは無い。ここで、この場合の強誘電体キャパシタ92bの経時劣化について説明する。上述した図5(a)において、強誘電体キャパシタ92bの一方の端子に印加される電圧が変化すると、実線のヒステリシス曲線上に示した点Bを中心とする実線に沿って上下する遷移動作が繰り返される。この動作が繰り返されると、経時劣化により点Bから点Cへと特性が遷移し、強誘電体キャパシタ92bの容量が減るというインプリント劣化が起きる。すなわち、タイミング短縮回路9bの信号伝達速度が速まる。
【0039】
尚、このタイミング短縮回路9bの場合は、タイミング短縮回路9やタイミング短縮回路9aに比べて、図5(a)の点Bを中心とする変化のためインプリント劣化の進行が遅いため、よりゆるやかにタイミングを短縮することができる特徴がある。また、タイミング短縮回路9aおよびタイミング短縮回路9bは、インバータ91aおよびインバータ91bが1段のみなので信号が反転してしまうが、信号の反転を防ぎたい場合はタイミング短縮回路9aおよびタイミング短縮回路9bの入力側または出力側に別途インバータを設けてもよい。
【0040】
また、上述した実施形態においては、強誘電体記憶装置にタイミング調整回路を利用したがこの限りではなく、種々の回路素子の経時劣化に応じて信号の伝達速度を速めたり遅くしたりする必要がある場合に、上述したタイミング調整回路を用いて好適である。更に、電子機器の使用回数に応じて電子機器の処理における反応タイミングを早めたり遅くしたりしたい場合にも上述したタイミング調整回路を用いて好適である。また、本実施形態におけるタイミング調整回路とは、タイミング調整の対象となる信号を伝達する信号線に挿入することで、タイミング調整を行う回路である。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【0041】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
(付記1) 信号を伝達する際のタイミング調整のために強誘電体キャパシタを具備することを特徴とするタイミング調整回路。
【0042】
(付記2) 前記強誘電体キャパシタは、前記信号の変化に応じて分極反転を繰り返すことを特徴とする付記1に記載のタイミング調整回路。
【0043】
(付記3) 前記信号の変化に応じて前記分極反転を繰り返すため前記強誘電体キャパシタと並列に接続されたインバータを更に具備することを特徴とする付記2に記載のタイミング調整回路。
【0044】
(付記4) 前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNAND回路を更に具備し、前記NAND回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記2に記載のタイミング調整回路。
【0045】
(付記5) 前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNOR回路を更に具備し、前記NOR回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記2に記載のタイミング調整回路。
【0046】
(付記6) 前記強誘電体キャパシタは、前記信号の変化に応じてヒステリシス曲線におけるリニア領域のみの移動を繰り返すことを特徴とする付記1に記載のタイミング調整回路。
【0047】
(付記7) 前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子はグランドに接続すること
を特徴とする付記1に記載のタイミング調整回路。
【0048】
(付記8) 前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子は電源線に接続すること
を特徴とする付記1に記載のタイミング調整回路。
【0049】
(付記9) 前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子はフローティング状態にすること
を特徴とする付記1に記載のタイミング調整回路。
【0050】
(付記10) 強誘電体キャパシタを有する複数のメモリセルと、
前記メモリセルのビット線の電位を増幅するセンスアンプ回路と、
前記センスアンプ回路を活性化する活性化信号を伝達する際のタイミング調整のために強誘電体キャパシタを用いたタイミング調整回路と
を具備することを特徴とする半導体記憶装置。
【0051】
(付記11) 前記複数のメモリセルは複数のビット線を有し、
前記センスアンプ回路は、前記ビット線毎に設置され、
前記タイミング調整回路は、前記センスアンプ回路毎に設置されること
を特徴とする付記10に記載の半導体記憶装置。
(付記12) 前記タイミング調整回路の前記強誘電体キャパシタは、前記活性化信号の変化に応じて分極反転を繰り返すことを特徴とする付記10に記載の半導体記憶装置。
【0052】
(付記13) 前記タイミング調整回路は、前記強誘電体キャパシタと並列に接続されたインバータを更に具備することを特徴とする付記10に記載の半導体記憶装置。
【0053】
(付記14) 前記タイミング調整回路は、前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNAND回路を更に具備し、前記NAND回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記10に記載の半導体記憶装置。
【0054】
(付記15) 前記タイミング調整回路は、前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNOR回路を更に具備し、前記NOR回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記10に記載の半導体記憶装置。
【0055】
【発明の効果】
以上に説明したように、本発明によるタイミング調整回路においては、信号を伝達する際のタイミング調整のために強誘電体キャパシタを具備するので、強誘電体キャパシタに特有の経時的な容量変化を利用して、経時的なタイミング調整を行うことができる。
これにより、回路素子の経時変化に応じてタイミング調整を行うことができるタイミング調整回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態であるタイミング調整回路を具備する強誘電体記憶装置の概略構成を示すブロック図である。
【図2】図1に示したタイミング調整回路5の周辺回路について一構成例を示すブロック図である。
【図3】図1および図2に示したタイミング調整回路5の回路例を示す図である。
【図4】本発明の一実施形態におけるタイミング短縮回路の回路例を示す図である。
【図5】強誘電体キャパシタの一方の端子に印加される電圧が変化するが分極反転が起こらない場合の経時劣化を説明するための図である。
【図6】本発明の一実施形態におけるタイミング調整回路5の他の回路例を示す図である。
【図7】本発明の一実施形態におけるタイミング短縮回路9と同等の機能を有する他の回路例を示す図である。
【図8】強誘電体キャパシタの減極を示すヒステリシス特性を示す図である。
【図9】従来の強誘電体記憶装置の概略構成を示すブロック図である。
【図10】従来の強誘電体キャパシタよりなるメモリセルの概略構成を示す図である。
【図11】図10のメモリセルMからのデータの読み出し動作において、強誘電体キャパシタC1、C2の容量が経時劣化により大きくなることの影響を示す図である。
【符号の説明】
1 強誘電体記憶装置
2 メモリセルアレイ
3 ロウデコーダ
4 センスアンプ回路
5 タイミング調整回路
6 カラムデコーダ
7 入出力データ処理回路
8 制御回路
11、12、91、91a、91b インバータ
11a NAND回路
11b NOR回路
13、13a、13b、92、92a、92b 強誘電体キャパシタ
M メモリセル
Tr1、Tr2 トランジスタ
C1、C2 強誘電体キャパシタ(メモリセル用)
Claims (5)
- 信号を伝達する際のタイミング調整のために前記信号の変化に応じて分極反転を繰り返す強誘電体キャパシタと、
前記信号の変化に応じて前記分極反転を繰り返すため前記強誘電体キャパシタと並列に接続されたインバータとを具備することを特徴とするタイミング調整回路。 - 信号を伝達する際のタイミング調整のために前記信号の変化に応じて分極反転を繰り返す強誘電体キャパシタと、
前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNAND回路とを具備し、
前記NAND回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とするタイミング調整回路。 - 信号を伝達する際のタイミング調整のために前記信号の変化に応じて分極反転を繰り返す強誘電体キャパシタと、
前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたNOR回路とを具備し、
前記NOR回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とするタイミング調整回路。 - 信号を伝達する際のタイミング調整のための強誘電体キャパシタと、
前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータとを具備し、
前記強誘電体キャパシタの他方の端子はグランドに接続することを特徴とするタイミング調整回路。 - 信号を伝達する際のタイミング調整のための強誘電体キャパシタと、
前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータとを具備し、
前記強誘電体キャパシタの他方の端子は電源線に接続することを特徴とするタイミング調整回路。
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