JP2015503818A - センス増幅器のアクティブ化を修正するシステムおよび方法 - Google Patents

Abstract

【解決手段】 メモリデバイスにおけるセンス増幅器を制御する処理に対応付けられているシステム、方法およびその他の実施形態を説明する。一実施形態によると、装置は、メモリデバイスにおけるメモリセルのセンス増幅器をアクティブ化するセンスイネーブル信号を生成する信号生成部を備える。当該装置は、カレントミラー回路に接続されているダミーメモリセルを備える。カレントミラー回路は、所定のタイミングからのダミーメモリセルにおけるタイミング変動を検出し、タイミング変動に少なくとも部分的に基づいてセンスイネーブル信号のタイミングを変更する。当該装置はさらに、カレントミラー回路における複数の半導体ゲートのうち１または複数を選択的にイネーブルすることによって、センスイネーブル信号のタイミングを修正するコントローラを備える。複数の半導体ゲートは、並列に接続されている。【選択図】 図１

Description

＜関連出願＞
本特許開示文献は、米国仮特許出願第６１／５８７，４２９号（出願日：２０１２年１月１７日）による恩恵を主張する。当該仮出願の内容はすべて、参照により本願に組み込まれる。

本明細書に記載する背景技術の説明は、本開示がどのような文脈で為されたかの概要を説明する目的で記載するものである。本願の発明者として名前を挙げているものの研究内容は、この背景技術のセクションに記載されている限りにおいて、出願時に先行技術と認められない部分と同様に、本開示に対する先行技術として明示的にも暗示的にも認めるものではない。

センス増幅器は、メモリセルに格納されている電圧を感知するコンピュータメモリの構成要素である。センス増幅器は、メモリセルからの電圧を決定した後、当該電圧を、データ値を表すべく論理回路（例えば、ホストコンピュータ）で利用可能な動作電圧まで増幅することで、メモリセルのデータ値を決定する。このようにして、センス増幅器は、メモリセルに格納されているビット値を、論理回路が動作する電圧レベルで論理回路に提供する。

しかし、複数のメモリセル間のバラツキによって、メモリセルがビットライン上の電圧をセンス増幅器に提供するまでの時間が異なる場合があり得る。このようなバラツキが発生すると、センス増幅器をアクティブ化するセンスイネーブル信号を設定する際に困難が生じる。例えば、センス増幅器がアクティブ化されるまでにメモリセルが格納されている電圧をセンス増幅器に提供しない場合、センス増幅器が電圧を感知する場合に問題が発生し得る。また、遅いメモリセルを考慮してセンスイネーブル信号を大幅に遅延させると、メモリデバイスでは、アクセスレイテンシの問題が発生する。

一の側面によると、概して、本明細書では装置を開示する。当該装置は、メモリデバイスのメモリセルのセンス増幅器をアクティブ化するセンスイネーブル信号を生成する信号生成部を備える。当該装置は、カレントミラー回路に接続されているダミーメモリセルを備える。カレントミラー回路は、所定のタイミングからのダミーメモリセルにおけるタイミング変動を検出し、タイミング変動に少なくとも部分的に基づいてセンスイネーブル信号のタイミングを変更する。当該装置はさらに、カレントミラー回路における複数の半導体ゲートの１または複数の半導体ゲートを選択的にイネーブルすることによってセンスイネーブル信号のタイミングを修正するコントローラを備える。複数の半導体ゲートは、並列に接続されている。

他の実施形態によると、メモリデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であり、装置は、ＳＲＡＭに集積化されている。

他の実施形態によると、コントローラは、センスイネーブル信号が発生するタイミングを早めるべく、センスイネーブル信号のタイミングを修正する。

他の実施形態によると、コントローラは、コントローラがイネーブルする１または複数の半導体ゲートの数に基づいた量だけ、センスイネーブル信号が発生するタイミングを早める。コントローラがイネーブルした１または複数の半導体ゲートはそれぞれ、所定量だけセンスイネーブル信号のタイミングを早める。

他の実施形態によると、タイミング変動は、ダミーメモリセルから読み出すべく閾値電圧を満足させる電圧をダミーメモリセルが生成するタイミングと、ダミーメモリセルが電圧を生成すると期待される所定のタイミングとの間の差分である。

他の実施形態によると、閾値電圧は、論理ゲートをアクティブ化するための最小電圧である。

他の実施形態によると、ダミーメモリセルは、電圧源に接続されているビットラインを含む。

別の側面によると、概して、本明細書は方法を開示する。当該方法は、ダミーメモリセルにおいて所定のタイミングからのタイミング変動を検出する段階を備える。当該方法は、タイミング変動に少なくとも部分的に基づいてセンスイネーブル信号のタイミングを調整する段階を備える。当該方法は、センスイネーブル信号のタイミングを修正するべく選択的に１または複数の並列な半導体ゲートをイネーブルする段階を備える。当該方法はさらに、信号生成部において、タイミングに少なくとも部分的に基づいてセンスイネーブル信号を生成する段階を備える。センスイネーブル信号は、メモリデバイスにおけるセンス増幅器をアクティブ化する。

他の実施形態によると、１または複数の並列な半導体ゲートをイネーブルする段階は、信号生成部がセンスイネーブル信号を生成するタイミングを早める。

他の実施形態によると、１または複数の並列な半導体ゲートをイネーブルする段階は、コントローラからの制御信号がイネーブルする１または複数の並列な半導体ゲートの数に基づく量だけ、センスイネーブル信号がセンス増幅器をアクティブ化するタイミングを早める。

他の実施形態によると、イネーブルされた１または複数の並列な半導体ゲートのそれぞれについて、センスイネーブル信号のタイミングは所定量だけ早められる。

他の実施形態によると、タイミング変動は、ダミーメモリセルから読み出すべく閾値電圧を満足させる電圧をダミーメモリセルが生成するタイミングと、ダミーメモリセルが電圧を生成すると期待される所定のタイミングとの間の差分である。

他の実施形態によると、閾値電圧は、論理ゲートをアクティブ化するための最小電圧である。

他の実施形態によると、センスイネーブル信号を生成する段階は、センス増幅器に、メモリセルから値を読み出させる。

他の実施形態によると、ダミーメモリセルにおけるタイミング変動を検出する段階は、電圧源にハードワイヤ接続されているダミーメモリセルのビットラインを読み出す段階を有する。

一の側面によると、概して、本明細書は集積回路を開示している。当該集積回路は、センス増幅器をアクティブ化するセンスイネーブル信号を生成する信号生成部を備える。当該集積回路は、カレントミラー回路に接続されているダミーメモリセルを備える。カレントミラー回路は、所定のタイミングからのダミーメモリセルにおけるタイミング変動を検出し、タイミング変動に少なくとも部分的に基づいてセンスイネーブル信号のタイミングを変更する。

他の実施形態によると、当該集積回路は、並列に接続されているカレントミラー回路における複数の半導体ゲートのうち１または複数の半導体ゲートを選択的にイネーブルすることによってセンスイネーブル信号のタイミングを修正するコントローラを備える。

他の実施形態によると、カレントミラー回路は、並列に接続されている複数の半導体ゲートを含み、イネーブルされている半導体ゲートの数に基づいて、ダミーメモリセルによって電圧が提供される速度を変更する。

他の実施形態によると、センスイネーブル回路は、メモリデバイスにおけるメモリセルからデータを読み出すべく、センス増幅器をアクティブ化する。

他の実施形態によると、集積回路は、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。

添付図面は、本明細書に組み込まれると共にその一部を成し、さまざまなシステム、方法および本開示のその他の実施形態を図示する。図中に図示した構成要素の境界（例えば、ボックス、ボックス群またはその他の形状）は、境界の一例を示す。幾つかの例を挙げると、一の構成要素が複数の構成要素として設計されるとしてもよく、または、複数の構成要素が一の構成要素として設計されるとしてもよい。幾つかの例によると、別の構成要素の内部構成要素として図示されている構成要素は、外部構成要素として実現するとしてもよく、その逆も可能である。

メモリデバイスにおいてセンス増幅器がイネーブルされるタイミングを制御することに対応付けられる装置の一実施形態を示す。

メモリデバイスにおいてセンス増幅器がイネーブルされるタイミングを制御することに対応付けられるダミーメモリセルの一実施形態を示す。

メモリデバイスにおいてセンス増幅器がイネーブルされるタイミングを制御することに対応付けられる装置の一実施形態を示す。

図３に図示した装置のタイミングチャートを示す。

ダミーメモリセルからの２つのダミービットライン信号の例を示すタイミングチャートである。

メモリデバイスにおいてセンス増幅器がイネーブルされるタイミングを制御することに対応付けられる方法の一実施形態を示す。

メモリデバイスにおいてセンス増幅器がイネーブルされるタイミングを制御することに対応付けられるメモリデバイスの一実施形態を示す。

ダミーメモリセルの左列および右列の例を示す図である。

本明細書には、メモリデバイス内のセンス増幅器がイネーブルされるタイミングを制御することに対応付けられているシステム、方法およびその他の実施形態の例を記載する。前述したように、センス増幅器は、メモリセルの論理レベル（つまり、格納されているデータ）を感知する、メモリデバイス内の構成要素である。センス増幅器は、ビットライン上にメモリセルから供給される電圧の値を決定することによって、メモリセルに格納されている論理レベルを決定する。電圧値（例えば、０ｍＶまたは１ｍＶ）が異なると、データ値（例えば、０または１）が異なる。電圧値を決定した後、センス増幅器は、コンピューティングデバイスによって利用するべく、当該電圧（例えば、１ｍＶ）を動作電圧（例えば、５ｍＶ）まで増幅する。

しかし、電圧を読み出すべくセンス増幅器をアクティブ化するタイミングは、メモリデバイスの性能に対して幾つかの面で影響を及ぼす可能性がある。例えば、メモリセルが電圧をビットライン上に供給する前に、または、ビットラインが論理レベルを検出するために必要な閾値電圧に到達する前に、センス増幅器がアクティブ化されると、センス増幅器は、格納されているデータを決定する上で困難に直面し得る。また、検出のための閾値にビットラインが到達する速度は、例えば、メモリデバイスのメモリセルの製造時のバラツキに応じて変わるとしてよい。

センスイネーブル信号を生成するタイミングに関する課題を解決するべく、センスイネーブル信号にタイミングマージンを追加する。タイミングマージンは、センスイネーブル信号が生成されるタイミングを遅延させるので、センス増幅器がアクティブ化されるタイミングも遅延させる。しかし、多くの異なるメモリセルに適用する１つのタイミングマージンを選択すると、最悪のケースのタイミングマージンを利用することになり、メモリデバイスにおけるアクセス時間が遅くなる。

したがって、一実施形態によると、センスイネーブル信号を生成する回路は、ダミーメモリセルを含む。複数のセルは一のメモリデバイスの一部として一緒に製造されるので、ダミーメモリセルのバラツキは、メモリデバイス内の実際のメモリセルと相関関係を持つ。このように、ダミーメモリセルは、バラツキのサンプルを取得するために用いられるので、センスイネーブル信号を調整することができる。このように、センスマージンは、最悪のケースを考慮することによってセンスマージンを誤って増加させ得る予想タイミング変動ではなく、ダミーメモリセルから得られる実際のタイミング変動に基づいて決まる。

後述するが、別の実施形態によると、センスマージンは、メモリデバイス内の一群の並列な半導体ゲートによって制御される。一群の並列な半導体ゲートは、センスマージンをインクリメントするべく修正することを目的として、個別にイネーブルまたはディセーブルされ得る。このように、センスイネーブル信号の生成が制御され、センスマージンが改善され、メモリアクセス時間が改善される。

図１を参照すると、センス増幅器をイネーブルすることに対応付けられている装置１００の一実施形態が図示されている。装置１００は、コントローラ１１０、カレントミラー回路１２０、ダミーメモリセル１３０および信号生成部１４０を備える。装置１００は、例えば、メモリセル１７０に格納されているデータを感知するセンス増幅器１６０を有するメモリデバイス１５０に集積化されている。一実施形態によると、メモリデバイス１５０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはデータを格納する他のメモリデバイスである。装置１００は、メモリデバイス１５０内のセンス増幅器１６０がイネーブルされてメモリセル１７０からのデータを読み出すタイミングを制御するように構成されている。センス増幅器１６０がイネーブルされるタイミングを制御することによって、メモリセル１７０内のデータにアクセスする時間を改善するセンスマージンを用いて、メモリセル１７０からデータを読み出すことができる。

装置１００は、信号生成部１４０が生成するセンスイネーブル信号を用いることによって、センス増幅器１６０をアクティブ化する。しかし、装置１００の幾つかの構成要素は、信号生成部１４０がセンスイネーブル信号を生成するタイミングに影響を与える。例えば、装置１００は、メモリセル１７０のうち１または複数からデータを読み出すための読出信号をメモリデバイス１５０が受信すると、起動される。

読出信号は、ダミーメモリセル１３０の内部ビットラインをアクティブ化する。通常、内部ビットラインは、ダミーメモリセル１３０の内部構成要素が格納している電圧を搬送する。しかし、ダミーメモリセル１３０では、ビットライン上の電圧の値は有効なデータではなく、当該値は、アクティブ化されるとビットラインの値がどのように変化するかの例である。ダミーメモリセル１３０は、電圧源（不図示）にハードワイヤー接続されている反転ビットラインを持つように構成されている。このように、ダミーメモリセル１３０は、アクティブ化されている場合は常に同じ値を供給する。しかし、この値が公知であるので、値が変化する速度を、センスイネーブル信号のタイミングを調整するために利用することができる。つまり、装置１００は、ダミーメモリセル１３０を用いて、メモリセル１７０のバラツキを正確に反映しているダミーメモリセル１３０内に存在するタイミング変動のサンプルを取得する。したがって、ダミーメモリセル１３０は、コンピューティングデバイスが利用する実際のデータ値ではなく、メモリセル１７０内に存在するタイミングのバラツキのサンプルを提供する。

ダミーメモリセル１３０の一実施形態を示す図２を参照する。図２において、ダミーメモリセル１３０は、通常はデータを格納する半導体ゲート２０５、２１０、２１５および２２０を有するものとして図示されている。半導体ゲート２０５および２２０は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）ゲートであり、半導体ゲート２１０および２１５は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）ゲートである。ダミーメモリセル１３０は、反転ビットライン２３０と電圧源２３５とを接続する電圧源接続部２２５を有するものとして構成されている。電圧源２３５は、「Ｈｉｇｈ」（例えば、１）の論理値の電圧（例えば、１ｍＶ）を供給する。この結果、反転ビットライン２３０を電圧源２３５に接続することによって、ダミーメモリセル１３０は、アクティブ化されている場合は常にビットライン２４０上のゼロボルトの値を供給する。

反転ビットライン２３０を直接電圧源２３５に接続することによって、ダミーメモリセル１３０は、ビットライン２４０および反転ビットライン２３０（ビットライン２４０の反転値）においてダミーメモリセル１３０がアクティブ化される度に同じ値を供給する。ダミーセル１３０が提供する値が公知であるので、ビットライン２４０が当該値に到達するまでの速度を用いて、センスイネーブル信号のタイミングを提供するとしてよい。つまり、ビットラインが閾値電圧に到達するまでの速度を用いて、センスイネーブル信号を生成するタイミングを修正する。

例えば、ダミーメモリセル１３０がアクティブ化されると、ビットライン２４０は即座に電圧を提供するわけではない。ビットライン２４０は、ダミーメモリセル１３０およびメモリセル１７０に固有の速度で次第に（例えば、１ｍＶから０ｍＶに）変化する。この速度は、ダミーメモリセル１３０における、そして、メモリセル１７０におけるバラツキを反映した値となる。このバラツキが発生するのは、ダミーメモリセル１３０における複数の異なる半導体ゲートにおける電圧漏れのレベルがさまざまであるため、または、製造プロセスを一因として他の欠陥が発生するためであるとしてよい。したがって、バラツキに応じて、ビットライン２４０は、メモリデバイス１５０を動作させる前には未知である速度で所与の電圧に到達する。このように、電圧が信号生成部１４０をアクティブ化してセンスイネーブル信号を生成するタイミングは、この速度に基づいて決まる。

さらにダミーメモリセル１３０の説明を続けるべく、続けて図２を参照すると、半導体ゲート２４５および２５０がイネーブルされるとダミーメモリセル１３０がアクティブ化される。電圧源接続部２２５が存在しないメモリセルでは、半導体ゲート２４５および２５０がアクティブ化されると、当該メモリセルは、格納されている電圧をビットライン２４０および反転ビットライン２３０に印加する。しかし、電圧源接続部２２５が半導体ゲート２２０をバイパスするので、ビットライン２４０は自動的にグラウンド２５０（つまり、０ボルト）に引き込まれる。また、格納されている電圧が存在している場合でも、電圧源接続部２２５が存在するために、ビットライン２４０には供給されない。電圧源接続部２２５は、半導体ゲート２１０をアクティブ化して、ビットライン２４０をグラウンド２５５に接続させる。

電圧源接続部２２５によってビットライン２４０がゼロボルトの値を提供する間、電圧源接続部２２５によって反転ビットライン２３０は論理値「１」に等しい値（例えば１ｍＶ）を提供する。他の実施形態によると、ダミーメモリセル１３０は、ビットライン２４０および反転ビットライン２３０の値が、ダミーメモリセル１３０が電圧源接続部２２５を有するように構成される場合の反対になるようにするグラウンド源接続部（不図示）を有するように構成されている。したがって、ビットライン２４０および反転ビットライン２３０からの値は任意の値であるが、値が提供される速度は、センスイネーブル信号のタイミングを決定するために用いられる。

図１に戻ると、ダミーメモリセル１３０は、カレントミラー回路１２０を介して信号生成部１４０に接続されている。したがって、カレントミラー回路１２０は、ダミーメモリセル１３０のビットライン２４０からの値に基づいて信号生成部１４０へ信号を供給する。しかし、カレントミラー回路１２０は、ダミーメモリセル１３０がビットライン２４０において電圧を提供する速度を修正するように、つまり、信号生成部１４０がセンスイネーブル信号を生成するタイミングを変更するように構成されている。

カレントミラー回路１２０は、電圧源とグラウンドとの間に並列に配置されている複数の半導体ゲートを含む。また、複数の半導体ゲートはそれぞれ、個別にイネーブルまたはディセーブルされるように構成されており、個別にコントローラ１１０によって制御される。複数の半導体ゲートのうちイネーブルされている各半導体ゲートによって、ダミーメモリセル１３０が電圧を供給する速度が速くなる。このため、カレントミラー回路１２０は、複数の半導体ゲートを用いてセンスイネーブル信号のタイミングを早める。このようにして、コントローラ１１０は、半導体ゲートのうち１つ、２つまたはそれ以上をアクティブ化して、センスイネーブル信号のタイミングを変化させる。したがって、センスイネーブル信号がセンス増幅器１６０をアクティブ化するタイミングを高精度で調整するべく、電圧が変化する速度が修正可能である。

センスイネーブル信号が生成されるタイミングを制御する処理は、図３を参照しつつより詳細に説明する。図３は、図１の装置１００の別の実施形態を示す。図３は同時に図４を参照しつつ説明する図４は、図３に示す装置１００における信号のタイミングチャートである。一般的に、図３のラインの上に記載した符号は、当該ライン上の信号の名称の短縮形を示し、図４の符号に概して対応する。

クロック信号（ＣＬＫ）は、図４に示しているように、Ａ１において装置１００を開始させる。クロック信号（ＣＬＫ）がＡ１においてＨｉｇｈになり、チップイネーブル信号（ＮＣＥ）がＬｏｗである場合（図４には不図示）、グラウンド３１０への接続に起因してゲート３０５によって二次クロック信号（ＩＣＬＫＢ）がＬｏｗになる。ゲート３０５が開く前、そして、装置１００が利用されていない場合、二次クロック信号はゲート３１５および電流源３２０によってＨｉｇｈに保持されている。したがって、Ａ２において二次クロック信号（ＩＣＬＫＢ）がＬｏｗに変化すると、装置１００において一連の信号が発生する。

一連の信号は、ダミーワードライン（ＤＭＷＬ）信号がＡ３においてＨｉｇｈに変化すると、開始される。Ａ３におけるＤＭＷＬ信号の変化によって、ダミーメモリセル１３０がアクティブ化される。続いてＡ４において、ダミーメモリセル１３０は、読出信号（ＲＤ）を介してカレントミラー回路１２０をアクティブ化する。続いてＡ５において、カレントミラー回路１２０は、ダミービットライン（例えば、ビットライン２４０）にダミービットライン信号（ＤＭＢＬ）を生成させる。ＤＭＢＬ信号の傾きは、ダミーメモリセル１３０がＤＭＢＬ信号（つまり、ビットライン２４０上の電圧）供給する速度を表す。カレントミラー回路１２０は、コントローラ１１０がカレントミラー回路１２０内の並列な半導体ゲートＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のいずれかをイネーブルしたか否かに応じて、この速度を修正するよう構成されている。ＲＤ信号は、Ｐ１を介して、半導体ゲートＰ２１、Ｐ２２、Ｐ２３、Ｐ２４のアクティブ化を可能とするが、制御ラインＤＳ０、ＤＳ１、ＤＳ２および／またはＤＳ３もまた、半導体ゲートＰ２１、Ｐ２２、Ｐ２３および／またはＰ２４をイネーブルするべく、制御ゲートＰ３１、Ｐ３２、Ｐ３３および／またはＰ３４についてコントローラ１１０によってアクティブ化しなければならない。ＤＭＢＬ信号およびカレントミラー回路１２０の更なる詳細については、図５を参照しつつ説明する。

続いて図３および図４を参照すると、ＤＭＢＬ信号がインバータ３１５をアクティブ化するための閾値電圧４００に到達すると、リセットクロックバー（ＲＳＣＬＫＢ）信号はＡ６においてＬｏｗになる。ＤＭＢＬ信号が閾値電圧４００に到達するタイミングに基づいて、Ａ６におけるインバータ３１５のアクティブ化が行われる。閾値電圧４００に到達するタイミングは、ＤＭＢＬ信号の変化速度（つまり、ＤＭＢＬ信号の傾き）に基づいて決まる。この速度は、ダミーメモリセル１３０におけるタイミング変動、および、カレントミラー回路１２０におけるゲートＰ２１、Ｐ２２、Ｐ２３およびＰ２４のうち幾つのゲートがアクティブ化されたかの関数である。

また、Ａ６でのＲＳＣＬＫＢ信号／ラインにおける変化によって、ＩＣＬＫＢ信号／ラインは、Ｃ１においてＨｉｇｈ値に戻る。ＩＣＬＫＢ信号がＣ１においてＨｉｇｈであり、且つ、Ａ３における遷移から依然としてＤＭＷＬ信号がＨｉｇｈである場合、センスイネーブル信号（ＳＡＥＮ）は最終的にＣ２においてトリガされる。したがって、ＩＣＫＬＢ信号およびＤＭＷＬ信号の両方がＨｉｇｈである間、信号生成部１４０は短期間にわたってＳＡＥＮ信号を生成するので、図１のセンス増幅器１７０がイネーブルされる。しかし、Ｃ１における遷移によって、一連のイベントが開始されて、装置１００をシャットダウンする。シャットダウンイベントはＤ１において開始され、Ｄ２、Ｄ３、Ｄ４およびＤ５に進み、ＳＡＥＮ信号が生成された後にＳＡＥＮ信号をディセーブルする。

続いて図４を参照すると、図３から分かるように装置１００には存在しない２つの信号（つまり、ＷＬおよびＢＬ／ＢＬＢ）が追加で図示されていることに留意されたい。この２つの信号は、ワードライン（ＷＬ）信号およびビットライン／ビットラインバー（ＢＬ／ＢＬＢ）信号であり、図１のメモリセル１７０に存在する信号である。Ｂ１において、ＷＬ信号は、読み出しを行うべきメモリセルのワードラインをアクティブ化する。ＢＬ／ＢＬＢ（つまり、ビットライン／ビットラインバー）信号は、Ｂ２においてビットラインに値が読み出される場合の、メモリセルからの実際のデータ値である。閾値電圧４０５は、ＢＬ／ＢＬＢ信号の電圧が図１のセンス増幅器１６０が感知可能なレベルに到達する時点を示す。点線４１０は、メモリセルからのＢＬ／ＢＬＢ信号からの電圧が閾値電圧４０５に到達するタイミングと、図１のセンス増幅器１６０が装置１００によってイネーブルされるタイミングとを比較している。閾値電圧４０５に到達するタイミングと、ＳＡＥＮ信号がＣ２において生成されるタイミングとの間の時間差は、メモリセル１７０からの読み出しセンスマージンが改善されたことを示す。

ここで、図４のＤＭＢＬ信号の例を２つ示す図５を参照する。図５において、第１のＤＭＢＬ信号５００は、カレントミラー回路１２０による修正が無く、第２のＤＭＢＬ信号５０５は、カレントミラー回路１２０によって修正されて、センスイネーブル信号が生成されるタイミングを早める。第１のＤＭＢＬ信号５００は、ダミーメモリセル１３０が生成する信号を示す。第１のＤＭＢＬ信号および第２のＤＭＢＬ信号は共に、タイミング５１０において開始される。しかし、タイミングのギャップ５２０によって示すように、第２のＤＭＢＬ信号５０５は、第１のＤＭＢＬ信号５００より前に閾値電圧５１５に到達する。さらに、比較を目的として最終電圧５２５が図示されている。ギャップ５２０は、カレントミラー回路１２０が、センスイネーブル信号が生成されるタイミングを早めるべく、どのようにＤＭＢＬ信号５０５の変化速度を修正するかを示す。また、図示している信号は２つのみであるが（つまり、５００および５０５）、カレントミラー回路１２０は、ＤＭＢＬ信号５０５に示す修正幅よりも大きくまたは小さく、ＤＭＢＬ信号を修正するように構成されている。つまり、カレントミラー回路１２０における複数の並列な半導体ゲートのうち幾つがイネーブルされているかに応じて、第１のＤＭＢＬ信号５０５の傾き（つまり、変化率）が修正されて閾値電圧５１５に到達するタイミングを高精度で制御することができる。

メモリデバイスにおけるセンス増幅器がイネーブルされるタイミングを制御する処理に関して、図６を参照しつつさらに詳細に説明する。図６は、センス増幅器がイネーブルされるタイミングを制御するセンスイネーブル信号のタイミングを修正することに対応付けられている方法６００を示す。方法６００は、図１の装置１００について説明する。

６１０において、装置１００は、ダミーメモリセル（例えば、ダミーメモリセル１３０におけるタイミング変動を検出する）。一実施形態によると、ダミーメモリセルのタイミング変動は、データを読み出すべきメモリセルのタイミング変動と相関関係を持つ。このため、ダミーメモリセルのタイミング変動を用いて、センスイネーブル信号を生成するための回路経路におけるダミーメモリセルを設定することによって、センスイネーブル信号のタイミングを調整する。

概して、タイミング変動は、ダミーメモリセルが閾値電圧を満足させる電圧を生成するタイミングと、ダミーメモリセルが当該電圧を生成すると期待される所定のタイミングとの間の差分である。このタイミング変動は、製造時のバラツキおよびダミーメモリセルにおけるその他の欠陥（例えば、電圧漏れ）によるものである。

このように、ダミーメモリセルにおけるタイミング変動を検出することは、ダミーメモリセルのビットラインを読み出すことを含むとしてよい。ダミーメモリセルの反転ビットラインは電圧源にハードワイヤー接続されているので、ダミーメモリセルは、値を格納せず、アクティブ化されている場合は常にビットラインに同じ値を供給する。この値は、ダミーメモリセルに固有の速度で（つまり、ダミーメモリセルのタイミング変動で）ビットライン上に供給される。このため、ビットラインを回路経路に配線し、ビットライン上に供給される電圧を論理ゲートをアクティブ化するために用いることによって、ダミーメモリセルのタイミング変動は、センスイネーブル信号を生成するための回路経路に適用される。したがって、センスイネーブル信号が生成されるタイミングは、ダミーメモリセルからのビットラインが論理ゲートをアクティブ化するための閾値電圧を実現するタイミングに基づいて決まる。

例えば、ダミーメモリセルのタイミング変動が大きくなると、ダミーメモリセルは閾値電圧を満足させる電圧をビットライン上で生成するまでにかかる時間が長くなる。タイミング変動が大きくなると、ビットラインが閾値電圧に到達するまでの時間が長くなるので、センスイネーブル信号が生成されるタイミングが遅延される。

閾値電圧は、センスイネーブル信号を生成するために用いられる論理ゲートをアクティブ化するための最小電圧である。この結果、６２０において、装置１００は、タイミング変動に少なくとも部分的に基づいてセンスイネーブル信号のタイミングを調整する。一実施形態によると、タイミングを調整することは、ダミーメモリセル１３０からの信号を当該信号が論理ゲートに読み出されると提供することを含む。概して、ダミーメモリセルからのビットライン上の電圧によって論理ゲートがアクティブ化されるタイミングに応じてタイミングが変わるので、ダミーメモリセルはタイミングを自動的に修正する。

６３０において、装置１００は、１または複数の並列な半導体ゲートを選択的にイネーブルする。一実施形態によると、半導体ゲートは、カレントミラー回路（例えば、図１のカレントミラー回路１２０）の一部である。カレントミラー回路は、ダミーメモリセルのビットラインから信号を受信する。このように、カレントミラー回路における半導体ゲートのうち１または複数をイネーブルすることによって、ビットライン上に信号が発生する速度を修正する。このようにして、カレントミラー回路は、センスイネーブル信号が発生するタイミングを修正するべく、ダミーメモリセルのタイミング変動を修正することができる。

例えば、６３０においてタイミングを修正することによって、センス増幅器がアクティブ化されるタイミングを早めることができる。また、イネーブルされた半導体ゲート毎に、時間量を追加してセンスイネーブル信号のタイミングを修正する。この時間量は、各半導体ゲートがどの程度ダミーメモリセルのビットライン上の電圧の変化に寄与するかに基づいて決まる所定の時間である。

６４０において、装置１００は、センスイネーブル信号を生成する。センスイネーブル信号は、６３０において半導体ゲートによって、そして、６２０においてダミーメモリセルによって修正するタイミングに少なくとも部分的に基づいて生成される。センスイネーブル信号は、メモリセル（例えば、メモリセル１７０のうち１つ）から値を読み出すべく、センス増幅器（例えば、センス増幅器１６０）をアクティブ化する。センスイネーブル信号のタイミングを修正することによって、センスマージンについて予めプログラミングされた値を用いることなく、タイミング変動を動的に決定することによって、センスマージンからの遅延が改善される。

図７を参照すると、センス増幅器（つまり、センス増幅器７０５および７１０）がイネーブルされるタイミングを制御する処理に対応付けられているメモリデバイス７００の一実施形態が図示されている。一実施形態によると、メモリデバイス７００は、複数のダミーメモリセルを含む列を２つ、つまり、左ダミー列７１５および右ダミー列７２０を備えるスタティックランダムアクセスメモリ（ＳＲＡＭ）である。左ダミー列７１５は左ＳＲＡＭセルアレイ７２５の一部であり、右ダミー列７２０は右ＳＲＡＭセルアレイ７３０の一部である。左ダミー列７１５および右ダミー列７２０は、ダミーメモリセルになるよう修正されたＳＲＡＭメモリセルを含む。一実施形態によると、ダミーメモリセルはそれぞれ、電圧源にハードワイヤー接続されている反転ビットラインを含む。したがって、ダミーメモリセルから読み出す場合は常に同じ値が供給される。このように、ダミーメモリセルは、一のダミーメモリセルについて対応するワードラインが選択されると、センスイネーブル信号のタイミングを調整するために用いることができる。

例えば、左セルアレイ７２５のＳＲＡＭメモリセルと右セルアレイ７３０のＳＲＡＭメモリセルとの間において、タイミング変動が存在すると考える。タイミング変動は、メモリセルがビットライン上に閾値電圧を供給する場合にかかる期待時間と、メモリセルがビットライン上に閾値電圧を供給する場合に係る実際の時間との間の時間差である。タイミング変動は、例えば、メモリセル同士の間の製造時のバラツキに起因する。したがって、ダミーメモリセルは、センス増幅器（例えば、センス増幅器７０５または７１０）が、ビットライン（例えば、ＢＬ／ＢＬＢ）が閾値電圧に到達する前にアクティブ化されないようにするべく、または、ビットラインが閾値電圧に到達して長期間が経過した後にアクティブ化されないように、センスイネーブル信号のタイミングを調整するために用いられる。

このようなタイミング関係の問題を回避するべく、メモリデバイス７００は、読み出しているメモリセルと同様のタイミング変動を持つダミーメモリセルを選択する。メモリセルは、互いに近接している程、タイミング変動が類似している可能性が高くなるので、メモリデバイス７００は、読み出しているメモリセルと対応する行のダミーメモリセルを利用する。

センスイネーブル信号のタイミングを調整するべくダミーメモリセルを用いることに加えて、制御ブロック７３５は、ダミーメモリセルで検出したタイミング変動をインクリメントするように調整するために用いられる一群の並列な半導体ゲートを含む。一群の並列な半導体ゲートにおけるイネーブルされた各ゲートはそれぞれ、センスイネーブル信号が生成されるタイミングを早める。したがって、制御ブロック７３５は、センスイネーブル信号が生成されるタイミングを、そして、センス増幅器（例えば、センス増幅器７０５または７１０）がアクティブ化されるタイミングを修正／制御するべく、一群の半導体ゲートに含まれる半導体ゲートを選択的にイネーブルするように構成されている。

図７を続けて参照すると、まだ説明していない追加構成要素は概して、左ＳＲＡＭセルアレイ７２５および右ＳＲＡＭセルアレイ７３０において列および行を選択する制御素子である。例えば、制御ブロック７３５は、例えば、メモリデバイス７００が組み込まれているホストコンピューティングデバイスから制御信号を受信するための制御ラインＡＤＤ、ＮＷＥ、ＮＣＥ、ＮＯＥおよびＣＬＫを含む。図７は、ホストコンピューティングシステムとの間でデータのやり取りを行うためのデータ入力（ＤＩＮ）ラインおよびデータ出力（ＤＯＵＴ）ラインを持つ入出力ブロック７４０および７４５を示す。

制御ブロック７３５は、出力イネーブル（ＯＥＮ）、センス増幅器イネーブル（ＳＡＥＮ）、事前充電（ＰＣＨＧ）、ＡＤＤＹ、ダミービットライン（ＤＭＢＬ）、ワードラインイネーブル（ＷＬＥＮ）、ＡＤＤＸ、ダミーワードライン（ＤＭＷＬ）、読出（ＲＥ）等の制御ラインを用いて、さまざまなその他のメモリデバイス７００の構成要素を制御している。

メモリデバイス７００はさらに、Ｙ ＭＵＸ７５０およびＹ ＭＵＸ７５５を含む。Ｙ ＭＵＸ７５０および７５５は、ＳＲＡＭセルアレイ７２５およびＳＲＡＭセルアレイ７３０のそれぞれにおける異なる列を選択するための列選択ロジックである。メモリデバイス７００はさらに、ＳＲＡＭセルアレイ７２５および７３０からさまざまな行を選択するＸデコーダブロック７７０と共に、ワードラインドライバ７６０および７６５を含む。ワードラインドライバ７６０および７６５は、ワードライン（ＷＬ）を介してＳＲＡＭセル７２５および７３０に接続されている。

図８を参照すると、図７の左ダミー列７１５および右ダミー列７２０の一実施形態を示す。左ダミー列７１５は、ダミーメモリセル８００から８０５を示し、右ダミー列７２０は、ダミーメモリセル８１０から８１５を示す。簡潔に説明すべく、ダミーメモリセル（例えば、８００、８０５、８１０および８２０）は、点線ボックスで示し、それぞれの列の全てのダミーメモリセルをすべて図示しているわけではない。また、ダミーメモリセル（例えば、８００、８０５、８１０および８２０）のアクティブ化ゲート（例えば、図２に示すゲート２４５および２５０）のみを図示しており、追加の構成要素は図示していない。図８はさらに、制御ラインおよびデータラインを図示している。例えば、左ダミー列７１５はダミービットライン８３０を含むものとして図示されており、右ダミー列７２０は読出ライン８２０（ＲＤ）およびダミーワードライン８２５（ＤＭＷＬ）を含むものとして図示されている。

本明細書で用いる用語のうち選択されたものについて定義を以下に説明する。以下の定義は、一の用語の範囲内に含まれ、そして、実施例で用いられ得る、構成要素のさまざまな例および／または形態を含む。例は限定することを意図したものではない。用語の単数形および複数形は共に定義に含まれるとしてよい。

「一実施形態」、「実施形態」、「一例」、「例」等の記載は、説明している実施形態または例が特定の特徴、構造、特性、性質、要素、または限定を含み得るが、全ての実施形態または例が必ずしもその特定の特徴、構造、特性、性質、要素、または限定を含むものではないことを意味する。さらに、「一実施形態によると」という記載は繰り返し用いられるが、その場合もあるが、必ずしも同じ実施形態を意味するものではない。

「ロジック」という用語は、本明細書で用いられる場合、これらに限定されないが、機能または動作を実行するための、および／または、別のロジック、方法および／またはシステムに機能または動作を実行させるための、ハードウェア、ファームウェア、命令を格納する非一時的コンピュータ可読媒体、および／または、これらの組み合わせを含む。ロジックは、本明細書で開示した機能／方法のうち１または複数を実行するようにプログラミングされたマイクロプロセッサ、ディスクリートロジック（例えば、ＡＳＩＣ）、アナログ回路、デジタル回路、プログラミングされたロジックデバイス、命令を含むメモリデバイス等を含むとしてよい。ロジックは、１または複数のゲート、複数のゲートの組み合わせ、または、その他の回路構成要素を含むとしてよい。複数のロジックが説明されている場合、複数のロジックを一の物理的なロジックに統合することが可能であるとしてよい。同様に、一のロジックが説明されている場合、複数の物理ロジックにこの一のロジックを分散させることが可能であるとしてよい。本明細書で説明した構成要素および機能のうち１または複数は、ロジック要素のうち１または複数を用いて実現されるとしてよい。

説明を簡略にすることを目的として、図示した方法は一連のブロックとして図示および説明した。方法は、一部のブロックは順序を変えて、および／または、図示および説明したブロック以外の他のブロックと同時に実行することが可能であるので、ブロックの順序によって限定されない。さらに、図示したブロック全てを利用することなく、方法例を実施するとしてよい。複数のブロックを組み合わせるとしてもよいし、または、複数のコンポーネントに分割するとしてもよい。さらに、追加および／または別の方法は、図示されていない追加のブロックを利用するとしてもよい。

「含む（ｉｎｃｌｕｄｅ）」という用語が詳細な説明または請求項で用いられる限りにおいて、「備える（ｃｏｍｐｒｉｓｅ）」という用語が請求項において移行部として用いられる場合の解釈と同様の包含関係を意図する。

説明するための例としてシステム、方法等の例を図示してきたが、そして、これらの例は非常に詳細に説明してきたが、特許請求の範囲をこれらの詳細な内容に限定または制限することは出願人の意図ではない。言うまでもなく、本明細書に説明したシステム、方法等を説明することを目的として構成要素または方法の組み合わせについて考えられ得る全てを説明することは不可能である。このため、本開示は具体的且つ詳細な内容に限定されることなく、代表的な装置および説明のための例を図示および説明している。このため、本願は、特許請求の範囲に含まれる変更、変形および変化を包含することを意図する。

Claims (20)

1. メモリデバイスのメモリセルのセンス増幅器をアクティブ化するセンスイネーブル信号を生成する信号生成部と、
   カレントミラー回路に接続されているダミーメモリセルと、
   前記カレントミラー回路における複数の半導体ゲートの１または複数の半導体ゲートを選択的にイネーブルすることによって前記センスイネーブル信号のタイミングを修正するコントローラと
   を備え、
   前記カレントミラー回路は、所定のタイミングからの前記ダミーメモリセルにおけるタイミング変動を検出し、前記タイミング変動に少なくとも部分的に基づいて前記センスイネーブル信号の前記タイミングを変更し、
   前記複数の半導体ゲートは、並列に接続されている装置。
2. 前記メモリデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であり、前記装置は、前記ＳＲＡＭに集積化されている請求項１に記載の装置。
3. 前記コントローラは、前記センスイネーブル信号が発生するタイミングを早めるべく、前記センスイネーブル信号の前記タイミングを修正する請求項１または２に記載の装置。
4. 前記コントローラは、前記コントローラがイネーブルする前記１または複数の半導体ゲートの数に基づいた量だけ、前記センスイネーブル信号が発生するタイミングを早め、前記コントローラがイネーブルした前記１または複数の半導体ゲートはそれぞれ、所定量だけ前記センスイネーブル信号の前記タイミングを早める請求項３に記載の装置。
5. 前記タイミング変動は、前記ダミーメモリセルから読み出すべく閾値電圧を満足させる電圧を前記ダミーメモリセルが生成するタイミングと、前記ダミーメモリセルが前記電圧を生成すると期待される前記所定のタイミングとの間の差分である請求項１から４の何れか１項に記載の装置。
6. 前記閾値電圧は、論理ゲートをアクティブ化するための最小電圧である請求項５に記載の装置。
7. 前記ダミーメモリセルは、電圧源に接続されているビットラインを含む請求項１から６の何れか１項に記載の装置。
8. ダミーメモリセルにおいて所定のタイミングからのタイミング変動を検出する段階と、
   前記タイミング変動に少なくとも部分的に基づいてセンスイネーブル信号のタイミングを調整する段階と、
   前記センスイネーブル信号の前記タイミングを修正するべく選択的に１または複数の並列な半導体ゲートをイネーブルする段階と、
   信号生成部において、前記タイミングに少なくとも部分的に基づいて前記センスイネーブル信号を生成する段階と
   を備え、
   前記センスイネーブル信号は、メモリデバイスにおけるセンス増幅器をアクティブ化する方法。
9. 前記１または複数の並列な半導体ゲートをイネーブルする段階は、前記信号生成部が前記センスイネーブル信号を生成するタイミングを早める請求項８に記載の方法。
10. 前記１または複数の並列な半導体ゲートをイネーブルする段階は、コントローラからの制御信号がイネーブルする前記１または複数の並列な半導体ゲートの数に基づく量だけ、前記センスイネーブル信号が前記センス増幅器をアクティブ化するタイミングを早める請求項９に記載の方法。
11. イネーブルされた前記１または複数の並列な半導体ゲートのそれぞれについて、前記センスイネーブル信号の前記タイミングは所定量だけ早められる請求項８から１０の何れか１項に記載の方法。
12. 前記タイミング変動は、前記ダミーメモリセルから読み出すべく閾値電圧を満足させる電圧を前記ダミーメモリセルが生成するタイミングと、前記ダミーメモリセルが前記電圧を生成すると期待される前記所定のタイミングとの間の差分である請求項８から１１の何れか１項に記載の方法。
13. 前記閾値電圧は、論理ゲートをアクティブ化するための最小電圧である請求項１２に記載の方法。
14. 前記センスイネーブル信号を生成する段階は、前記センス増幅器に、前記メモリセルから値を読み出させる請求項８から１３の何れか１項に記載の方法。
15. 前記ダミーメモリセルにおける前記タイミング変動を検出する段階は、電圧源にハードワイヤ接続されている前記ダミーメモリセルのビットラインを読み出す段階を有する請求項８から１４の何れか１項に記載の方法。
16. センス増幅器をアクティブ化するセンスイネーブル信号を生成する信号生成部と、
    カレントミラー回路に接続されているダミーメモリセルと
    を備え、
    前記カレントミラー回路は、所定のタイミングからの前記ダミーメモリセルにおけるタイミング変動を検出し、前記タイミング変動に少なくとも部分的に基づいて前記センスイネーブル信号のタイミングを変更する集積回路。
17. 並列に接続されている前記カレントミラー回路における複数の半導体ゲートのうち１または複数の半導体ゲートを選択的にイネーブルすることによって前記センスイネーブル信号の前記タイミングを修正するコントローラをさらに備える請求項１６に記載の集積回路。
18. 前記カレントミラー回路は、並列に接続されている複数の半導体ゲートを含み、イネーブルされている前記複数の半導体ゲートの数に基づいて、前記ダミーメモリセルによって電圧が提供される速度を変更する請求項１６または１７に記載の集積回路。
19. センスイネーブル回路は、メモリデバイスにおけるメモリセルからデータを読み出すべく、前記センス増幅器をアクティブ化する請求項１６から１８の何れか１項に記載の集積回路。
20. 前記集積回路は、スタティックランダムアクセスメモリ（ＳＲＡＭ）である請求項１６から１９の何れか１項に記載の集積回路。

Images