KR100914288B1 - 지연회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

지연회로 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR100914288B1
KR100914288B1 KR1020070072478A KR20070072478A KR100914288B1 KR 100914288 B1 KR100914288 B1 KR 100914288B1 KR 1020070072478 A KR1020070072478 A KR 1020070072478A KR 20070072478 A KR20070072478 A KR 20070072478A KR 100914288 B1 KR100914288 B1 KR 100914288B1
Authority
KR
South Korea
Prior art keywords
delay
memory cell
signal
cell array
input
Prior art date
Application number
KR1020070072478A
Other languages
English (en)
Other versions
KR20090009044A (ko
Inventor
박병권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070072478A priority Critical patent/KR100914288B1/ko
Publication of KR20090009044A publication Critical patent/KR20090009044A/ko
Application granted granted Critical
Publication of KR100914288B1 publication Critical patent/KR100914288B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)

Abstract

본 발명은 코어영역에 형성된 메모리 셀 어레이로 구성되어, 입력신호를 소정 구간 지연시키는 지연부; 및 페리영역에 형성되어, 상기 입력신호와 상기 지연부의 출력신호를 논리연산하는 논리부를 포함하는 지연회로를 제공한다.
RC 딜레이, 센스앰프 인에이블 신호

Description

지연회로 및 이를 이용한 반도체 메모리 장치{Delay Circuit And Semiconductor Memory Device using the same}
도 1a는 종래 기술에 의한 RC 딜레이를 이용한 지연회로의 회로도이다.
도 2 및 도 3은 PVT 변화에 따라 센스앰프의 센싱오류가 발생하는 현상을 보여주기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 지연회로의 구성을 도시한 도면이다.
도 5는 도 4에 도시된 지연회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4에 포함된 메모리셀패턴 지연부의 일 실시예가 형성된 메모리 셀 어레이를 도시한 도면이다.
도 7은 도 4에 포함된 메모리셀패턴 지연부의 다른 실시예가 형성된 메모리 셀 어레이를 도시한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 코 어(Core) 영역의 워드라인 및 비트라인의 RC 딜레이를 이용하여 페리(Peri) 영역에서 생성되는 내부신호의 지연구간을 조절함으로써, PVT 변화에도 불구하고 내부신호 간의 타이밍이 일정하게 유지될 수 있도록 하는 지연회로에 관한 것이다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 블록(cell block)은 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 블록의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
로우 디코딩(row decoding) 동작에 의해 선택된 워드라인이 인에이블되면 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 된다. 이때, 워드라인이 인에이블되는 기울기는 워드라인의 RC 딜레이에 의해 결정된다.
워드라인이 인에이블된 후 소정 지연 구간 경과 후 센스 엠프의 동작시점을 알리는 센스앰프 인에이블 신호(sae)가 인에이블된다. 센스앰프 인에이블 신호(sae)의 인에이블 구간은 비트라인(BL, BL/)에 실린 데이터가 센싱(sensing) 가능할 만큼 전하 재분배(charge sharing)에 증폭(develop)되었는지 여부에 의해 결 정된다. 센스앰프 인에이블 신호(sae)의 인에이블 구간은 도 1에 도시된 지연회로를 통해 결정된다.
도 1에 도시된 바와 같이, 종래 기술에 의한 지연회로는 입력신호(IN1)를 소정 지연구간만큼 지연시키는 지연부(1)와, 입력신호(IN1)와 지연부(1)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(2)로 구성된다. 지연부(1)는 저항(R10, R12) 및 커패시터(C10, C12)의 사이즈에 의해 결정되는 RC 딜레이에 의해 상기 지연구간을 조절한다. 이와 같은 구성의 지연회로는 페리(Peri)영역 상에 형성되어 센스앰프 인에이블 신호(sae)의 인에이블 구간을 설정한다.
앞서 살펴본 바와 같이, 워드라인이 인에이블되는 기울기 및 센스앰프 인에이블 신호(sae)의 인에이블 구간은 RC 딜레이에 의해 결정된다. 그런데, 워드라인이 형성되는 코어(Core)영역과 센스앰프 인에이블 신호(sae) 생성에 사용되는 지연회로가 형성되는 페리(Peri)영역은 서로 다른 공정에 의해 패턴이 형성된다. 따라서, 코어(Core)영역과 페리(Peri)영역의 RC 딜레이는 PVT(Process, Voltage, Temperature)의 변화에 의해 받는 영향이 서로 다를 수 있다.
이와 같은 PVT의 변화에 따른 코어(Core)영역과 페리(Peri)영역의 RC 딜레이의 차이는 센스앰프의 센싱(sensing) 오류를 발생시키는 원인이 될 수 있다. 예를 들어 PVT의 변화에 따라 코어(Core)영역의 RC 딜레이가 커지고, 페리(Peri)영역의 RC 딜레이가 작아지는 경우 도 2에 도시된 바와 같이 워드라인의 인에이블은 소정 구간 늦춰지고(a), 센스앰프 인에이블 신호(sae)의 인에이블 구간은 소정 구간 빨라져(b), 비트라인(BL, /BL)의 데이터가 제대로 증폭되기 전에 센스앰프의 센싱동 작이 이루어져 비트라인(BL, /BL)에 실린 데이터가 역전(Data Inversion, (c))되는 문제가 발생한다.
또한, PVT의 변화에 따라 코어(Core)영역의 RC 딜레이가 작아지고, 페리(Peri)영역의 RC 딜레이가 커지는 경우를 예를 들어 살펴보면 도 3에 도시된 바와 같이 워드라인의 인에이블은 소정 구간 빨라지고(d), 센스앰프 인에이블 신호(sae)의 인에이블 구간은 소정 구간 늦춰져(e), 비트라인(BL, /BL)의 데이터가 충분히 증폭되었음에도 불구하고 센스앰프의 센싱이 느려지는 문제(f)가 발생한다. 센스앰프의 센싱이 느려지면 전류 소모는 그만큼 증가된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 코어(Core) 영역의 워드라인 및 비트라인의 RC 딜레이를 이용하여 페리(Peri) 영역에서 생성되는 내부신호의 지연구간을 조절함으로써, PVT 변화에도 불구하고 내부신호 간의 타이밍이 일정하게 유지될 수 있도록 하는 지연회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 코어영역에 형성된 메모리 셀 어레이로 구성되어, 입력신호를 소정 구간 지연시키는 지연부; 및 페리영역에 형성되어, 상기 입력신호와 상기 지연부의 출력신호를 논리연산하는 논리부를 포함하는 지연회로를 제공한다.
본 발명에서, 상기 입력신호는 상기 메모리 셀 어레이 상의 워드라인을 통해 입력되는 것이 바람직하다.
본 발명에서, 상기 입력신호는 상기 메모리 셀 어레이 상의 비트라인을 통해 입력되는 것이 바람직하다.
본 발명에서, 상기 메모리 셀 어레이는 RC 딜레이를 갖는 것이 바람직하다.
본 발명에서, 상기 메모리 셀 어레이는 셀트랜지스터와 커패시터로 이루어진 것이 바람직하다.
본 발명에서, 상기 메모리 셀 어레이는 셀트랜지스터로 이루어진 것이 바람직하다.
또한, 본 발명은 코어영역에 형성된 메모리 셀 어레이를 통해, 페리영역에서 액티브 신호의 인에이블 구간을 소정 구간 지연시킨 인에이블 신호를 생성하는 지연회로; 및 상기 인에이블 신호에 응답하여 비트라인 센싱 동작을 구동하는 센스앰프를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 지연회로의 구성을 도시한 도면이고, 도 5는 도 4에 도시된 지연회로의 동작을 설명하기 위한 타이밍도이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 지연회로는 코어(CORE)영역에 형성된 RC 딜레이를 갖는 메모리 셀 어레이(Memory Cell Array)로 구성되어 입력신호(IN2)를 t1 구간만큼 지연시키는 메모리셀패턴 지연부(10)와, 입력신호(IN2)와 메모리셀패턴 지연부(10)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(22)로 구성된다. 여기서, 논리부(22)는 페리(PERI)영역(20) 상에 형성된다.
이와 같이 구성된 지연회로는 도 5에 도시된 바와 같이 입력신호(IN2)를 t1 구간만큼 지연시켜 지연신호(Net2)를 생성하고, 입력신호(IN2)와 지연신호(Net2)를 논리부(22)를 통해 논리곱 연산하여 입력신호(IN2)보다 인에이블 구간이 t1만큼 지연된 출력신호(OUT2)를 생성한다.
이하, 메모리셀패턴 지연부(10)가 코어영역 상에 형성되는 모습을 도 6 내지 도 7을 통해 구체적으로 살펴본다.
도 6은 메모리셀패턴 지연부(10)의 일실시예를 도시한 도면이다.
도시된 바와 같이, 메모리셀패턴 지연부(10)는 코어(Core)영역의 메모리 셀 패턴 영역(30) 상에 형성된다. 메모리 셀 패턴 영역(30) 상에는 N개의 메모리 셀이 형성되어 있다. 각각의 메모리 셀은 워드라인 RC 딜레이(delay) 및 비트라인 RC 딜레이(delay)를 갖는다. 즉, 각각의 메모리 셀은 워드라인 RC 딜레이(delay) 및 비트라인 RC 딜레이(delay)에 의해 결정되는 단위 지연구간을 갖는 지연소자 역할을 수행한다.
코어(Core)영역의 로우 패스((Row Path)를 제어하기 위한 내부신호를 생성하는 로우제어부(32)로부터 입력된 입력신호(IN2)를 N개의 메모리 셀 상의 워드라인을 통해 통과시키면 출력되는 지연신호(Net2)는 입력신호(IN2)에 비해 단위지연구 간의 N배의 지연구간(t1)만큼 지연된다. 여기서, 단위지연구간은 입력신호(IN2)를 하나의 메모리셀 상의 워드라인을 통해 왕복으로 통과시켰을 때 입력신호(IN2)가 지연되는 구간을 말한다. 따라서, 메모리 셀 패턴 영역(30) 상에 형성된 메모리 셀의 수 N을 변화시킴으로써, 메모리셀패턴 지연부(10)의 지연구간 t1을 변화시킬 수 있다.
여기서, 메모리 셀 패턴 영역(30) 상에 형성된 메모리셀은 셀트랜지스터와 커패시터로 구성되지만 공정 편의를 위해 셀트랜지스터만으로 구성될 수도 있다.
도 7은 메모리셀패턴 지연부(10)의 다른 실시예를 도시한 도면이다.
도시된 바와 같이, 메모리셀패턴 지연부(10)는 코어(Core)영역의 메모리 셀 패턴 영역(40) 상에 형성된다. 메모리 셀 패턴 영역(40) 상에는 N개의 메모리 셀이 형성되어 있다. 각각의 메모리 셀은 워드라인 RC 딜레이(delay) 및 비트라인 RC 딜레이(delay)를 갖는다. 즉, 각각의 메모리 셀은 워드라인 RC 딜레이(delay) 및 비트라인 RC 딜레이(delay)에 의해 단위 지연구간을 갖는 지연소자 역할을 수행한다.
코어(Core)영역의 컬럼 패스(Column Path)를 제어하기 위한 내부신호를 생성하는 컬럼센싱제어부(42)로부터 입력된 입력신호(IN2)를 N개의 메모리 셀 상의 비트라인을 통해 통과시키면 출력되는 지연신호(Net2)는 입력신호(IN2)에 비해 단위지연구간의 N배의 지연구간(t1)만큼 지연된다. 여기서, 단위지연구간은 입력신호(IN2)를 하나의 메모리셀 상의 비트라인을 통해 왕복으로 통과시켰을 때 입력신호(IN2)가 지연되는 구간을 말한다. 따라서, 메모리 셀 패턴 영역(40) 상에 형성된 메모리 셀의 수 N을 변화시킴으로써, 메모리셀패턴 지연부(10)의 지연구간 t1을 변 화시킬 수 있다.
여기서, 메모리 셀 패턴 영역(40) 상에 형성된 메모리셀은 셀트랜지스터와 커패시터로 구성되지만 공정 편의를 위해 셀트랜지스터만으로 구성될 수도 있다.
이상을 정리하면 본 실시예의 지연회로는 코어(Core)영역 상에 형성된 메모리 셀 어레이를 이용하여 입력신호(IN2)를 t1만큼 지연시킨다. 종래의 지연회로의 지연부는 페리영역 상의 로우제어부(32) 또는 컬럼센싱제어부(42)에 형성된 반면 본 실시예에 따른 지연회로의 메모리셀패턴 지연부(10)는 코어(Core)영역 상의 메모리셀 어레이를 이용하여 형성되므로 PVT 변화에 대한 영향을 코어(Core)영역 상의 내부신호와 동일하게 받는다.
즉, 센스앰프의 센싱동작을 예를 들어 설명하면 액티브 시 인에이블되는 액티브 신호를 본 실시예의 지연회로를 통과시켜 인에이블 구간이 t1구간만큼 지연되는 센스앰프 인에이블 신호(sae)를 형성하는 경우, PVT 변화에 따라 워드라인의 인에이블 구간이 빨라지면 센스앰프 인에이블 신호(sae)의 인에이블 구간도 빨라진다. 또한, PVT 변화에 따라 워드라인의 인에이블 구간이 느려지면 센스앰프 인에이블 신호(sae)의 인에이블 구간도 느려진다. 이는 센스앰프 인에이블 신호(sae)의 인에이블 구간이 코어(Core)영역 상에 형성된 메모리셀패턴 지연부(10)를 구비하는 지연회로를 통해 조절되어 워드라인의 인에이블 구간과 동일한 영향을 받기 때문이다.
따라서, 본 실시예에 의한 지연회로를 통해 센스앰프 인에이블 신호(sae)를 생성하는 경우 센스앰프 인에이블 신호(sae)의 인에이블 구간이 너무 빨라 발생하 는 센싱오류나 센스앰프 인에이블 신호(sae)의 인에이블 구간이 너무 느려 발생하는 전류소모를 방지할 수 있다.
상기에서 본 발명에 따른 지연회로는 비록 센스앰프의 센싱동작을 구동시키는 센스앰프 인에이블 신호의 인에이블 구간 조절에 사용되는 것을 예로 들어 설명했지만, 코어영역과 페리영역 상에서 형성되는 내부신호들 간의 타이밍 조절이 필요한 다양한 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 지연회로는 코어(Core) 영역의 워드라인 및 비트라인의 RC 딜레이를 이용하여 페리(Peri) 영역에서 생성되는 내부신호의 지연구간을 조절함으로써, PVT 변화에도 불구하고 내부신호 간의 타이밍이 일정하게 유지될 수 있는 효과가 있다.
본 발명에 따른 지연회로를 통해 센스앰프를 구동시키는 센스앰프 인에이블 신호의 인에이블 구간을 조절함으로써, 워드라인의 인에이블 구간과 센스앰프 인에이블 신호의 인에이블 구간의 타이밍이 일정하게 유지되어 센싱오류가 발생되는 것을 방지할 수 있는 효과도 있다.

Claims (13)

  1. 코어영역에 형성된 메모리 셀 어레이로 구성되어, 페리영역에서 연결된 라인을 통해 입력되는 입력신호를 소정 구간 지연시키는 지연부; 및
    페리영역에 형성되어, 상기 입력신호와 상기 지연부의 출력신호를 논리연산하여 상기 입력신호의 인에이블 구간을 소정 구간 지연시킨 출력신호를 생성하는 논리부를 포함하는 지연회로.
  2. 제1항에 있어서, 상기 입력신호는 상기 메모리 셀 어레이 상의 워드라인을 통해 입력되는 지연회로.
  3. 제1항에 있어서, 상기 입력신호는 상기 메모리 셀 어레이 상의 비트라인을 통해 입력되는 지연회로.
  4. 제1항에 있어서, 상기 메모리 셀 어레이는 RC 딜레이를 갖는 지연회로.
  5. 제1항에 있어서, 상기 메모리 셀 어레이는 셀트랜지스터와 커패시터로 이루 어진 지연회로.
  6. 제1항에 있어서, 상기 메모리 셀 어레이는 셀트랜지스터로 이루어진 지연회로.
  7. 코어영역에 형성된 메모리 셀 어레이로 구성되어, 페리영역에서 연결된 라인을 통해 입력되는 액티브 신호를 소정 구간 지연시키는 지연부와, 페리영역에 형성되어, 상기 액티브 신호와 상기 지연부의 출력신호를 논리연산하여 상기 액티브 신호의 인에이블 구간을 소정 구간 지연시킨 인에이블 신호를 생성하는 논리부를 포함하는 지연회로; 및
    상기 인에이블 신호에 응답하여 비트라인 센싱 동작을 구동하는 센스앰프를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 지연회로는
    상기 메모리 셀 어레이로 구성되어, 입력신호를 소정 구간 지연시키는 지연부; 및
    상기 페리영역에 형성되어, 상기 입력신호와 상기 지연부의 출력신호를 논리연산하여 상기 인에이블 신호를 생성하는 논리부를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 입력신호는 상기 메모리 셀 어레이 상의 워드라인을 통해 입력되는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 입력신호는 상기 메모리 셀 어레이 상의 비트라인을 통해 입력되는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 메모리 셀 어레이는 RC 딜레이를 갖는 반도체 메모리 장치.
  12. 제8항에 있어서, 상기 메모리 셀 어레이는 셀트랜지스터와 커패시터로 이루어진 반도체 메모리 장치.
  13. 제8항에 있어서, 상기 메모리 셀 어레이는 셀트랜지스터로 이루어진 반도체 메모리 장치.
KR1020070072478A 2007-07-19 2007-07-19 지연회로 및 이를 이용한 반도체 메모리 장치 KR100914288B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070072478A KR100914288B1 (ko) 2007-07-19 2007-07-19 지연회로 및 이를 이용한 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070072478A KR100914288B1 (ko) 2007-07-19 2007-07-19 지연회로 및 이를 이용한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090009044A KR20090009044A (ko) 2009-01-22
KR100914288B1 true KR100914288B1 (ko) 2009-08-27

Family

ID=40489036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070072478A KR100914288B1 (ko) 2007-07-19 2007-07-19 지연회로 및 이를 이용한 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100914288B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3516789A4 (en) * 2016-09-23 2020-05-06 Wilson Electronics, LLC PREAMPLIFIER WITH INTEGRATED SATELLITE LOCATION SYSTEM MODULE

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012482A (ko) * 2000-08-07 2002-02-16 아끼구사 나오유끼 반도체 기억 장치
KR20040090515A (ko) * 2003-04-17 2004-10-26 삼성전자주식회사 반도체 장치의 딜레이 제어회로
KR100559735B1 (ko) 2004-12-30 2006-03-10 삼성전자주식회사 반도체 메모리 장치의 어레이 위치별 스큐 방지방법 및이를 이용한 반도체 메모리 장치
KR20060091424A (ko) * 2005-02-15 2006-08-21 삼성전자주식회사 신호 딜레이 조절부를 갖는 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012482A (ko) * 2000-08-07 2002-02-16 아끼구사 나오유끼 반도체 기억 장치
KR20040090515A (ko) * 2003-04-17 2004-10-26 삼성전자주식회사 반도체 장치의 딜레이 제어회로
KR100559735B1 (ko) 2004-12-30 2006-03-10 삼성전자주식회사 반도체 메모리 장치의 어레이 위치별 스큐 방지방법 및이를 이용한 반도체 메모리 장치
KR20060091424A (ko) * 2005-02-15 2006-08-21 삼성전자주식회사 신호 딜레이 조절부를 갖는 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20090009044A (ko) 2009-01-22

Similar Documents

Publication Publication Date Title
US9728246B2 (en) Semiconductor device suppressing BTI deterioration
US9465757B2 (en) Memory device with relaxed timing parameter according to temperature, operating method thereof, and memory controller and memory system using the memory device
US7633833B2 (en) Semiconductor memory device
JP2007037097A (ja) 第２遅延回路を介してトリミングされる第１遅延回路を有する集積回路チップ、および遅延時間を調整する方法
KR20180022395A (ko) 비트라인 센스 앰프
US8278989B2 (en) Semiconductor device including analog circuit and digital circuit
TWI520145B (zh) 積體電路
JP2627475B2 (ja) 半導体メモリ装置
US7450446B2 (en) Semiconductor memory device having delay circuit
JP2012252733A (ja) 半導体装置
US7599234B2 (en) Semiconductor memory devices having signal delay controller and methods performed therein
US9047936B2 (en) Memory device having control circuitry for write tracking using feedback-based controller
US8830771B2 (en) Memory device having control circuitry configured for clock-based write self-time tracking
KR100914288B1 (ko) 지연회로 및 이를 이용한 반도체 메모리 장치
JP2005166244A (ja) メモリ装置のワードラインのオフ時間及びビットラインイクオライジング時間の動的選択方法及びシステム
US8937831B2 (en) System and method for modifying activation of a sense amplifier
US7075854B2 (en) Semiconductor memory device, write control circuit and write control method for the same
US10923181B2 (en) Semiconductor memory device and memory system having the same
KR102610279B1 (ko) 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법
JP2013097843A (ja) 半導体記憶装置
KR100379532B1 (ko) 칼럼 제어 회로
KR20070091451A (ko) 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법
JPH02244485A (ja) 半導体記憶装置
US9275712B1 (en) Semiconductor device and semiconductor system
KR100781854B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee