JP2005166244A - メモリ装置のワードラインのオフ時間及びビットラインイクオライジング時間の動的選択方法及びシステム - Google Patents

Abstract

【課題】カラムサイクルの回数によって内部タイミングマージンを調節することができるメモリ装置のタイミング制御方法を提供する。
【解決手段】カラムサイクルの回数に相応してワードラインがディスエーブルされる時間を設定する。また、ビットラインがイクオライズされる時間を調節して新しいワードラインの活性化に必要なタイミングマージンを確保する。ワードラインのディスエーブルが始まる時間を設定するために、内部命令語の遅延経路をカラムサイクルの回数によって異なるように設定し、イクオライズの開始時間の調節のためにビットラインイクオライズ信号が発生するまでの遅延経路をカラムサイクルの回数によって異なるように設定する。また、ワードラインの活性化時間をカウンティングしてカラムサイクルの回数によってワードラインがディスエーブルされる時間を調節する。
【選択図】図３

Description

本発明は、メモリ装置のタイミング制御に係り、より詳細にはワードラインがオフされる時間及びビットラインを互いに短絡させるイクオライズを介したビットラインプリチャージ開始時間を制御する方法に関する。

メモリ装置の読み動作の時、当該ワードラインは活性化され、ワードラインの活性化によってセルトランジスタはターンオンされる。ターンオンされたセルトランジスタを介して、保存されたデータはビットラインに伝達されるものの、ビットライン上のキャパシタンスがセルのキャパシタンスより大きいので、ビットライン上の電圧変動は微々たる程度である。ビットライン感知増幅器はこのような微々たる電圧変動を感知し、これを増幅してローカルデータ線に伝送する。

書き動作の時、データの経路は前述の読み動作での経路に比べて逆順の経路を有するようになる。

図１及び図２は、従来技術によるセルデータの読み動作を示したタイミング図である。
図１は、従来技術によってカラムサイクルの回数が１である場合、セルデータの読み動作を示したタイミング図である。

図１を参照すると、ワードラインの電圧がＶｓｓからＶｐｐに上昇してワードラインが活性化されると、セルデータの読み動作が開始される。セルのキャパシタンスよりビットラインのキャパシタンスが大きいので、ビットライン上の電圧変動は微々たるものである。その後、ビットライン感知増幅器は、これを感知してビットライン上の電圧を増幅する。入力されるカラムアドレスに相応するセルデータは増幅されたビットライン上の電圧に増幅され、カラムアドレスに対応するローカルデータ線に伝送される。センシング動作が行われると、ワードラインの電圧は下降されてワードラインはオフされ、メモリセルのデータはリストアされた状態でその保存状態を維持するようになる。

その後、次の読みや書き動作に備えて、ビットラインＢＬと/ビットラインＢＬＢとが互いに電気的に短絡されるイクオライズ動作が実行され、Ｖ_ｂ１にプリチャージされる。
前述の一連の動作で、ワードラインがオフし始めてからビットラインイクオライズが始まるまでの時間間隔はｔ_ａ１に設定され、イクオライズ動作が完了してビットラインのプリチャージ動作が完了するまでの時間間隔はｔ_ｂ１に設定される。

また、ビットラインのプリチャージ動作が完了して新しいワードラインの活性化が開始されるまでの時間間隔はｔ_ｃ１に設定される。ｔ_ｃ１は、プリチャージが完了された後、新しいワードラインの活性化が開始されるためのタイミングマージンの特性を有する。

一度のカラムアドレスによるセルデータのアクセス時間は、１回のカラムサイクルで表現され、ワードラインの活性化とワードラインのオフ、ビットラインイクオライズ及び新しいワードラインの活性化が開始されるためのタイミングマージンで表現される１回のワードラインアクセスの周期はｔＲＣｍｉｎで設定される。

図２は、従来技術によってカラムサイクルの回数が２である場合のセルデータの読み動作を図示したタイミング図である。
図２を参照すると、ワードラインの活性化によってビットライン上のデータをビットライン感知増幅器がこれを感知して増幅する過程は、図１で説明したのと同様である。但し、カラムサイクルの回数が２であるので、カラムアドレスによるセルデータのアクセスは２回になり、これによってワードラインが活性化され、新しいワードラインが活性化されるまでの周期はｔＲＣｍｉｎ＋２＊ｔＣＫとなる。

カラムサイクルの回数が２であるので、２回のカラムアドレスのアクセス動作に相応するために、ビットライン感知増幅器は、図１の場合より更に長い時間のうちに動作し、ビットラインの電圧はＶｄｄ又はＶｓｓに飽和される。ビットラインの電圧が飽和状態にある時間はカラムサイクルの回数が増加することによって増加するようになる。従って、ビットラインのイクオライズを開始する時間は、カラムサイクルの回数によって変化するようになる。即ち、カラムサイクルの回数が増加すると、イクオライズを開始する時間は遅延され、新しいワードラインが活性化されるのに所要されるタイミングマージンは減るようになる。

ｔａ２は、図１と同じであるが、ワードラインのオフが開始される時間は遅延される。ワードラインのオフが開始される時間の遅延によってビットライン上の電圧はＶｄｄ又はＶｓｓで飽和され、飽和状態によってビットラインのイクオライズが開始され、ビットラインがＶ_ｂ１にプリチャージされる時間ｔ_ｂ２は図１のｔ_ｂ１より増加する。従って、タイミングマージンｔ_ｃ２は、図１のタイミングマージンｔ_ｃ１より減少して、高速メモリ素子での動作特性を低下させるようになる。

前記のような問題点を解決するための本発明の第１目的は、カラムサイクル回数に相応してワードラインのオフ時間を調整したり、イクオライズの開始時間を先行させ、メモリ装置のタイミングマージンを改善させることができるプリチャージタイミングの制御方法を提供することにある。

本発明の第２目的は、カラムサイクルの回数に相応してワードラインのオフ時間を調整したり、イクオライズの開始時間を先行させ、メモリ装置のタイミングマージンを改善させることができるメモリ装置のタイミング制御システムを提供することにある。

本発明の第３目的は、カラムサイクルの回数に相応してワードラインのオフ時間を調整したり、イクオライズの開始時間を先行させ、メモリ装置のタイミングマージンを改善させることができる集積回路で構成されたメモリ装置の動作方法を提供することにある。

本発明の第１目的を達成するために本発明は、ワードラインのオフ時間を選択する段階と、カラムサイクルの回数に関する情報を用いて前記ワードラインのオフ時間を動的に調節する段階を含むことを特徴とするプリチャージタイミングの制御方法を提供する。プリチャージタイミングの制御方法は、ビットラインイクオライジングの開始時間を選択する段階、及び前記カラムサイクルの回数に関する情報を用いて前記ビットラインイクオライジングの開始時間を動的に調節する段階を更に含むことができる。前記ワードラインのオフ時間を動的に調節する段階は、複数の第１遅延経路を介してワードラインディスエーブル信号をルーティングすることができる。 前記カラムサイクルの回数が相対的に多い場合の第１遅延経路は、前記カラムサイクル回数が相対的に少ない場合の第１遅延経路より更に短い。前記ビットラインイクオライジングの開始時間を動的に調節する段階は、複数の第２遅延経路を介してビットラインイクオライジングの開始時間をルーティングすることができる。前記カラムサイクルの回数が相対的に多い場合の第２遅延経路は、前記カラムサイクルの回数が相対的に少ない場合の第２遅延経路より更に短い。

また、前記第１目的を達成するために本発明は、カラムサイクルの回数に関する情報を入力する段階、カウンティングクロックを用いてワードラインの活性化をカウンティングする段階、及び前記カラムサイクルの回数に基づいてカウンティングされたワードラインをオフさせる段階を含むことを特徴とするプリチャージタイミングの制御方法を提供する。前記プリチャージタイミングの制御方法は、前記カラムサイクルの回数に関する情報を入力する段階の後に入力された前記カラムサイクルの回数に基づいて基準値を設定する段階を更に含むことができる。前記カウンティングされたワードラインをオフさせる段階は、前記カウンティングされたワードラインの活性化時間を前記基準値と比較する段階、及び前記活性化時間が前記基準値以上である場合、前記ワードラインをオフさせる段階を含むことができる。

また、前記第２目的を達成するために本発明は、ローコントローラ、前記ローコントローラに応じてカラムサイクルの回数に関する情報及びワードライン信号に応答して複数のワードラインのオフ時間のうち、いずれか一つのワードラインのオフ時間を選択するコントロール回路を含むことを特徴とするメモリ装置のタイミング制御システムを提供する。前記コントロール回路は、前記カラムサイクルの回数に関する情報及び前記ワードライン信号に応答して複数のビットラインイクオライジングの開始時間のうち、いずれか一つのビットラインイクオライジングの開始時間を選択することができる。前記コントロール回路は、前記ワードライン信号に応答し、少なくとも一つの第１遅延ブロックを含むワードラインのオフ時間コントロール回路、前記ワード信号に応答し、少なくとも一つの第２遅延ブロックを含むビットラインイクオライジングの開示時間コントロール回路を含むことができる。前記ワードラインのオフ時間コントロール回路は、第１ブロック選択ユニットを含み、前記ビットラインイクオライジングの開始時間コントロール回路は、第２ブロック選択ユニットを含むことができる。

また、前記第３目的を達成するために本発明は、メモリセルに対する第１読み動作の間、ワードラインを活性化し、カラムサイクルの回数情報に基づいて選択された第１遅延時間の後、前記ワードラインを非活性化させる段階、及び前記メモリセルに対した第２読み動作の間、前記ワードラインを活性化した後、前記カラムサイクルの回数情報に基づいて前記第１遅延時間と違うように選択された第２遅延時間の後、前記ワードラインを非活性化させる段階と、を含むワードライン及びビットラインを有するメモリセルを含む集積回路で構成されたメモリ装置の動作方法を提供する。

本発明によると、カラムサイクルの回数が大きい場合、ワードラインのオフに必要な遅延時間を短縮することができ、ビットラインプリチャージの開始時間を前述の従来技術に比べて先行させることができる。
以下、本発明による望ましい実施例を添付された図面を参照して詳細に説明する。

実施例１
図３は、本発明の第１実施例によるメモリ装置のタイミングの制御方法を示したフローチャートである。
図３を参照すると、まず、カラムサイクルの回数に関する情報をワードラインオフ経路及びビットラインイクオライズ経路上に入力する（段階Ｓ１００）。入力されたカラムサイクルの回数に関する情報によってワードラインのオフ経路は内部的にその遅延経路を変更するようになる。即ち、ワードラインをオフさせるための最初の内部命令語が発生した後、ワードラインがオフされるまでの遅延時間は、カラムサイクルの回数によって異なるようになる。例えば、４ビットプリフェッチが実行されるコアでバースト長さが４である場合、希望するデータは、一度のカラムサイクルによって入出力することができる。一方、バースト長さが８である場合、希望するデータは二回のカラムサイクルによって入出力される。カラムサイクルの回数が１である場合、最初の内部命令語が発生した後のワードラインがオフされるまでの遅延時間を第１遅延時間とし、カラムサイクル回数が２である場合、最初の内部命令語が発生した後、ワードラインがオフされるまでの遅延時間を第２遅延時間とすると、第１遅延時間は第２遅延時間より長く設定される。即ち、カラムサイクルの回数が高いことによって遅延時間は短くなるように遅延経路を選択する。

カラムサイクルの回数によって選択された遅延経路は、ワードラインオフ経路で決定され、ワードラインはオフされる（段階Ｓ１１０）。ワードラインのオフはセルトランジスタのゲート電圧をＶｐｐからＶｓｓに下降させることを示す。前述したように、カラムサイクルの回数が高いほど遅延時間が短い遅延経路が選択されるので、最初内部命令語が発生した後ワードラインがオフされるまでの時間は短くなる。

ワードラインが完全にオフされた後、カラムサイクルの回数に関する情報を用いてビットラインプリチャージの開始時間を決定する（段階Ｓ１２０）。即ち、カラムサイクルの回数が高い場合、内部のプリチャージ命令語が発生した後、ビットラインプリチャージ信号が発生するまでの時間はカラムサイクルの回数が低い場合より短くなる。

図４及び図５は、本発明の第１実施例によるメモリ装置のタイミング制御回路を示したブロック図である。
図４は、遅延時間の観点からワードラインオフ経路及びビットラインイクオライズの経路を示したブロック図である。

図４を参照すると、内部命令語の入力を受けてワードラインを除去するためのローコントローラ１１０、ローコントローラ１１０の出力信号の入力を受けてワードラインをオフさせるためのワードラインオフ経路１２０、ローコントローラ１１０の出力信号の入力を受けてビットラインをイクオライズするためのビットラインイクオライズ経路１３０及び内部アドレス信号を入力し、カラムサイクルの回数によって内部遅延経路を制御するためのＭＲＳ信号発生器１４０が図示される。

ワードラインオフ経路１２０は、第１遅延ブロック１２２、第２遅延ブロック１２４及びワードライン上の信号ＷＬを発生するためのワードライン駆動信号発生器１２６を含む。メモリ装置によって遅延ブロックは三つ以上であることができ、一つの遅延ブロックを有することもできる。

カラムサイクルの回数に関する情報を有する内部アドレス信号の入力を受けたＭＲＳ信号発生器１４０は、ＭＲＳ制御信号を発生してワードラインオフ経路１２０上の遅延経路を選択してカラムサイクルの回数によって遅延時間が異なるようになる。従って、ワードラインがオフされるために遅延される時間はカラムサイクルの回数によって異なるようになる。

ビットラインイクオライズ経路１３０は、第３遅延ブロック１３２、第４遅延ブロック１３４及びビットラインイクオライズ信号ＰＥＱを発生するためのブロック選択信号発生器１３６を含む。従って、メモリ装置によって前記遅延ブロックは三つ以上であることができ、一つの遅延ブロックを有することもできる。

また、前記ＭＲＳ信号発生器１４０は、ＭＲＳ制御信号を発生してビットラインイクオライズ経路１３０上の遅延経路を選択してカラムサイクルの回数によって遅延時間を変更する。
図５は、図４に示すワードラインオフ経路１２０及びビットラインイクオライズ経路１３０を遅延時間の観点からモデリングしたブロック図である。

図５を参照すると、ワードラインオフ経路１２０は、ｎ個のワードライン遅延経路を有し、ビットラインイクオライズ経路１３０はｍ個のビットライン遅延経路を有する。ｎ個のワードライン遅延経路は複数の遅延手段で構成される。図５では、遅延手段をインバータで示したが、必ずしもこれに限定されるものではない。各々のワードライン遅延経路は、カラムサイクルの回数に相応して遅延時間を有するように構成される。例えば、第１ワードライン遅延経路１２０ａは、カラムサイクルの回数が１回である場合の遅延時間に相応するように構成され、第２ワードライン遅延経路１２０ｂは、カラムサイクルの回数が２回である場合の遅延時間に相応するように構成され、第ｎワードライン遅延経路１２０ｎは、カラムサイクルの回数がｎ回である場合の遅延時間に相応するように構成される。

このような複数のワードライン遅延経路の出力経路の出力はｎ＊１マルチプレクサ１２８に入力され、ｎ＊１マルチプレクサ１２８はカラムサイクルの回数に関する情報を有するＭＲＳ制御信号によってｎ個のワードライン遅延経路のうち一つを選択して出力する。従って、カラムサイクルの回数が多い場合、遅延時間が短いワードライン遅延経路が選択され、カラムサイクルの回数が少ない場合、遅延時間が比較的に長いワードライン遅延経路が選択される。

また、ｍ個のビットライン遅延経路は、複数の遅延手段で構成される。前記図５では、遅延手段をインバータで示したが、必ずしもこれに限定されるものではない。各々のビットライン経路はカラムサイクルの回数に相応して遅延時間を有するように構成される。例えば、第１ビットライン遅延経路１３０ａは、カラムサイクルの回数が１回である場合の遅延時間に相応するように構成され、第２ビットライン遅延経路１３０ｂはカラムサイクルの回数が２回である場合の遅延時間に相応するように構成され、第ｍビットライン遅延経路１３０ｍは、カラムサイクルの回数がｍ回である場合の遅延時間に相応するように構成される。

このような、複数のビットライン遅延経路の出力は、ｍ＊１マルチプレクサ１３８に入力され、ｍ＊１マルチプレクサ１３８は、カラムサイクルの回数に関する情報を有するＭＲＳ制御信号によってｍ個のビットライン遅延経路のうち一つを選択して出力する。従って、カラムサイクルの回数が多い場合、遅延時間が短いビットライン遅延経路が選択され、カラムサイクルの回数が少ない場合、遅延時間が比較的に長いビットライン遅延経路が選択される。

図５では、図４での複数の遅延ブロックが複数の遅延経路と前記遅延経路の選択手段であるマルチプレクサとの組み合わせで構成されたが、実施例によってはこのような組み合わせを複数の直列で連結することもできる。

実施例２
図６は、本発明の第２実施例によるメモリ装置のタイミング制御方法を図示したフローチャートである。
図６を参照すると、まず、カラムサイクルの回数に関する情報を入力する（段階２００）。これは、カラムサイクルの回数によるワードラインの活性化時間を制御するためである。

また、カラムサイクルの回数に基づいてワードラインの活性化時間に関する基準値を設定する（段階Ｓ２１０）。
ワードライン活性化時間に関する基準値が設定されると、カウンタを介してワードラインの活性化時間をカウティングする（段階Ｓ２２０）。このようなカウティング動作はカウンタを介して実現される。即ち、クロックパルスを印加して、ワードラインが活性化されている期間をカウンティングする。

その後、カウンティングされたワードラインの活性化時間を基準値と比較する（段階Ｓ２３０）。活性化時間が基準値未満である場合、カウンタを介してワードラインの活性化時間をずっとカウンティングし、活性化時間が基準値以上である場合、ワードラインをオフさせる（段階Ｓ２４０）。

このような、ワードラインオフ時間を制御する方法は基準値を設定することにおいて、カラムサイクル回数によってその基準値を変更させることができる。例えば、基準値はカラムサイクルの回数が１である場合、第１基準値を有し、カラムサイクルの回数が２である場合、第１基準値より大きい第２基準値を有する。従って、第１基準値及び第２基準値によってワードラインの活性化時間が決められる。また、ワードラインの活性化時間はカラムサイクルの回数によって決定される。

図７及び図８は、本発明の第２実施例によるメモリ装置のタイミング制御方法を実現した回路図及びタイミング図である。
図７は、本発明の第２実施例によるメモリ装置のタイミング制御方法を実現した回路図である。

図７を参照すると、ワードライン上の信号ＷＬとクロックパルスとの入力を受ける３ビットカウンタ２１０、３ビットカウンタ２１０の出力をデコーディングするための３＊８デコーダ２２０、デコーダの出力ラインのうち、基準値の制御によっていずれか一つを選択するための選択手段及び前記選択手段の出力を比較値と比較するための比較手段が図示される。

望ましくは、選択手段は、８＊１マルチプレクサ２３０であり、比較手段は比較器２４０である。また、ワードラインの活性化時間を更に精密に測定するためには４ビットカウンタなどの八つの状態を上回るカウンタで構成することができる。構成されたカウンタの出力端の数によってデコーダはその構成を変更することができる。即ち、３ビットカウンタ２１０である場合、出力端の数が３であるので、デコーダは３＊８で構成され、４ビットカウンタである場合は、出力端の数が４であるので、デコーダは４＊１６で構成される。

デコーダ出力ラインの構成によって選択手段であるマルチプレクサは、デコーダ出力ラインのうち、いずれか一つを選択する。デコーダ出力ラインの選択はマルチプレクサの入力を選択する基準値によってなされる。この基準値は、実施例１の図４及び図５に示すＭＲＳ制御信号とすることができ、メモリ装置の外部から直接受ける信号とすることもできる。

選択手段であるマルチプレクサの出力は、比較器２４０の一側端子に入力される。また、マルチプレクサによって選択されたデコーダ出力ライン上の信号を比較するための比較値は比較器２４０の他側端子に入力される。比較器２４０は、比較値とマルチプレクサの出力とを比較してワードラインをディスエーブルさせる。即ち、セルトランジスタのゲート電圧をＶｐｐからＶｓｓに下降させる。メモリ装置の種類によって比較手段である比較器２４０の使用は選択的である。即ち、ワードラインの電圧を下降させるのに、所定電力が消耗される場合、比較器２４０を介して必要な電力を供給することができ、そうではない場合、比較器２４０なしにマルチプレクサの出力を用いてワードラインの電圧を下降させることができる。

図８は、本発明の第２実施例による前記図７の回路動作を説明するためのタイミング図である。
図８を参照すると、カウンタはワードラインが活性化されている期間のクロックパルスの数をカウンティングする。３ビットカウンタ２１０である場合、パルスカウンタの周期は八つのパルスに該当する。デコーダはカウンタの出力をデコーディングしてデコーダの出力ラインに所定の出力信号を生成する。例えば、クロックパルスのクロック０では、デコーダの出力ラインＩ_０は高レベルになり、クロック１ではデコーダの出力ラインＩ_１が高レベルになる。同様に、クロック６ではデコーダの出力ラインＩ_６が高レベルになり、クロック７では出力ラインＩ_７が高レベルになる。図８では、選択手段であるマルチプレクサがＩ_７ラインを選択するように構成したが、マルチプレクサの基準値によって他のラインを選択させることができる。デコーダの出力ラインの選択は基準値の制御によって行われ、基準値はカラムサイクルの回数に相応するように形成される。即ち、カラムサイクルの回数が少ない場合、Ｉ_０乃至Ｉ_３のうち、所定ラインが選択され、カラムサイクルの回数が多い場合、Ｉ_４乃至Ｉ_７のうち、所定ラインが選択される。ラインの選択はカラムサイクルの回数に相応するように行われる。デコーダの出力ラインのうち、特定のラインのみがマルチプレクサによって選択され、比較器２４０の一側端子に入力される。比較器２４０の他側端子には比較値が入力され、選択されたデコーダの出力ラインのレベルが比較値より高い場合、ワードラインは低レベルになってセルトランジスタはオフされ、保存状態を維持するようになる。

従って、カラムサイクルの回数に相応してワードラインのオフが開始される時間を制御することができる。
図９は、本発明によるセルデータの読み動作を示したタイミング図である。
図９を参照すると、カラムサイクルの回数が２である場合、ワードラインのオフか開始される時間は図２での時間より先行する。また、ビットラインのイクオライズが開始される時点が図２の場合に比べて先行されるので、ワードラインのオフ動作が開始され、イクオライズが開始されるまでの時間間隔ｔ_ａ３は、図１のｔ_ａ１及び図２のｔ_ａ２より短くなる。従って、ビットラインがＶｄｄ又はＶｓｓで飽和状態に起因したビットラインのイクオライズ時間ｔ_ｂ３は、図１のｔ_ｂ１に比べて多少増加するとしても新しいワードラインの活性化に必要なタイミングマージンｔ_ｃ３は、前記図１のタイミングマージンｔ_ｃ１と実質的に同様に実現することができる。

以上、本発明を実施例に基づいて詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

例えば、図７と類似の回路を用いて、第１実施例でビットラインイクオライジング経路１３０を介して生成されたビットラインイクオライズ信号（ＰＥＱ）を生成するのに用いることができる。また他の例として、第１実施例と第２実施例とを結合することができる。即ち、第１実施例のワードラインオフ経路１２０を第２実施例の図７の回路を用いて実現することができる。

本発明によると、カラムサイクルの回数が多い場合にも新しいワードラインの活性化に必要なタイミングマージンを確保することができるので、メモリ装置の高速動作時の良好な動作特性を得ることができる。

従来技術によるセルデータの読み動作を示したタイミング図である。 従来技術によるセルデータの読み動作を示したタイミング図である。 本発明の第１実施例によるメモリ装置のタイミング制御方法を示したフローチャートである。 本発明の第１実施例によるメモリ装置のタイミング制御回路を示したブロック図である。 本発明の第１実施例によるメモリ装置のタイミング制御回路を示したブロック図である。 本発明の第２実施例によるメモリ装置のタイミング制御方法を示したフローチャートである。 本発明の第２実施例によるメモリ装置のタイミング制御方法を実現した回路図及びタイミング図である。 本発明の第２実施例によるメモリ装置のタイミング制御方法を実現した回路図及びタイミング図である。 本発明によるセルデータの読み動作を示したタイミング図である。

符号の説明

１１０ ローコントローラ
１２０ ワードラインオフ経路
１２０ａ 第１ワードライン遅延経路
１２０ｂ 第２ワードライン遅延経路
１２０ｎ 第ｎワードライン遅延経路
１２２ 第１遅延ブロック
１２４ 第２遅延ブロック
１２６ ワードライン駆動信号発生器
１２８、１３８ ＭＲＳ制御信号
１３０ ブロックイクオライズ経路
１３０ａ 第１ブロックライン遅延経路
１３０ｂ 第２ブロックライン遅延経路
１３０ｍ 第ｍブロックライン遅延経路
１３２ 第３遅延ブロック
１３４ 第４遅延ブロック
１３６ ブロック選択信号発生器
１４０ ＭＲＳ信号発生器
２１０ ３ビットカウンタ
２２０ ３＊８デコーダ
２３０ ８＊１マルチプレクサ
２４０ 比較器

Claims (34)

1. ワードラインのオフ時間を選択する段階と、
   カラムサイクルの回数に関する情報を用いて前記ワードラインのオフ時間を動的に調節する段階と、を含むことを特徴とするプリチャージタイミングの制御方法。
2. ビットラインイクオライジングの開始時間を選択する段階と、
   前記カラムサイクルの回数に関する情報を用いて前記ビットラインイクオライジングの開始時間を動的に調節する段階と、を更に含むことを特徴とする請求項１記載のプリチャージタイミングの制御方法。
3. 前記カラムサイクルの回数に関する情報は、バースト長さを含むことを特徴とする請求項２記載のプリチャージタイミングの制御方法。
4. 前記ワードラインのオフ時間を動的に調節する段階は、複数の第１遅延経路を介してワードラインディスエーブル信号をルーティングすることを特徴とする請求項１記載のプリチャージタイミングの制御方法。
5. 前記各々の第１遅延経路は、前記カラムサイクルの回数に関連することを特徴とする請求項４記載のプリチャージタイミングの制御方法。
6. 前記カラムサイクルの回数が相対的に多い場合の第１遅延経路は、前記カラムサイクル回数が相対的に少ない場合の第１遅延経路より更に短いことを特徴とする請求項４記載のプリチャージタイミングの制御方法。
7. 前記ビットラインイクオライジングの開始時間を動的に調節する段階は、複数の第２遅延経路を介してビットラインイクオライジングの開始時間をルーティングすることを特徴とする請求項２記載のプリチャージタイミングの制御方法。
8. 前記各々の第２遅延経路は、前記各々のカラムサイクルの回数に関連することを特徴とする請求項７記載のプリチャージタイミングの制御方法。
9. 前記カラムサイクルの回数が相対的に多い場合の第２遅延経路は、前記カラムサイクルの回数が相対的に少ない場合の第２遅延経路より更に短いことを特徴とする請求項８記載のプリチャージタイミングの制御方法。
10. カラムサイクルの回数に関する情報を入力する段階と、
    カウンティングクロックを用いてワードラインの活性化をカウンティングする段階と、
    前記カラムサイクルの回数に基づいてカウンティングされたワードラインをオフさせる段階と、を含むことを特徴とするプリチャージタイミングの制御方法。
11. 前記カラムサイクルの回数に関する情報を入力する段階の後に入力された前記カラムサイクルの回数に基づいて基準値を設定する段階を更に含むことを特徴とする請求項１０記載のプリチャージタイミングの制御方法。
12. 前記カウンティングされたワードラインをオフさせる段階は、
    前記カウンティングされたワードラインの活性化時間を前記基準値と比較する段階と、
    前記活性化時間が前記基準値以上である場合、前記ワードラインをオフさせる段階と、を含むことを特徴とする請求項１１記載のプリチャージタイミングの制御方法。
13. 前記入力されたカラムサイクルの回数に関する情報に基づいてビットラインイクオライジングの開始時間を選択する段階を更に含むことを特徴とする請求項１１記載のプリチャージタイミング制御方法。
14. ローコントローラと、
    前記ローコントローラに応じてカラムサイクルの回数に関する情報及びワードライン信号に応答して複数のワードラインのオフ時間のうち、いずれか一つのワードラインのオフ時間を選択するコントロール回路と、を含むことを特徴とするメモリ装置のタイミング制御システム。
15. 前記コントロール回路は、前記カラムサイクルの回数に関する情報及び前記ワードライン信号に応答して複数のビットラインイクオライジングの開始時間のうち、いずれか一つのビットラインイクオライジングの開始時間を選択することを特徴とする請求項１４記載のメモリ装置のタイミング制御システム。
16. 前記コントロール回路は、
    前記ワードライン信号に応答し、少なくとも一つの第１遅延ブロックを含むワードラインのオフ時間コントロール回路と、
    前記ワード信号に応答し、少なくとも一つの第２遅延ブロックを含むビットラインイクオライジングの開示時間コントロール回路と、を含むことを特徴とする請求項１５記載のメモリ装置のタイミング制御システム。
17. 前記ワードラインのオフ時間コントロール回路は、第１ブロック選択ユニットを含み、前記ビットラインイクオライジングの開始時間コントロール回路は、第２ブロック選択ユニットを含むことを特徴とする請求項１６記載のメモリ装置のタイミング制御システム。
18. 前記少なくとも一つの第１遅延ブロックの各々は、少なくとも一つの第１遅延ユニットを含む第１遅延経路を含み、前記少なくとも一つの第２遅延ブロックの各々は少なくとも一つの第２遅延ユニットを含む第２遅延経路を含むことを特徴とする請求項１７記載のメモリ装置のタイミング制御システム。
19. 前記第１ブロック選択ユニットは、第１マルチプレクサを含み、前記第２ブロック選択ユニットは、第２マルチプレクサを含むことを特徴とする請求項１８記載のメモリ装置のタイミング制御システム。
20. 前記第１及び第２遅延ユニットは、インバータを含むことを特徴とする請求項１８記載のメモリ装置のタイミング制御システム。
21. 前記カラムサイクルの回数に関する情報を含む制御信号を生成する信号発生器を更に含むことを特徴とする請求項１９記載のメモリ装置のタイミング制御システム。
22. 前記第１マルチプレクサ及び第２マルチプレクサは、前記制御信号に応答することを特徴とする請求項２１記載のメモリ装置のタイミング制御システム。
23. 前記第１遅延経路部の各々は、前記各々のカラムサイクルの回数に相応する所定の遅延を有し、前記ワードラインのオフ時間コントロール回路は、前記カラムサイクルの回数情報に基づいて前記第１遅延経路のうち、一つを選択することを特徴とする請求項１１記載のメモリ装置のタイミング制御システム。
24. 前記第１遅延経路のうち、一つが相対的に多い数のカラムサイクルに相応する場合には、前記第１遅延経路による遅延は相対的に少ないことを特徴とする請求項２３記載のタイミング制御システム。
25. 前記ワードライン信号は、前記ローコントローラから提供されることを特徴とする請求項１６記載のメモリ装置のタイミング制御システム。
26. 前記コントロール回路は、
    前記ワードライン信号に応答するカウンタと、
    前記カウンタの出力をデコーディングするデコーダと、
    前記カラムサイクルの回数に関する情報に応答して前記デコーダの複数の出力のうち、一つを選択するマルチプレクサと、を含むことを特徴とする請求項１４記載のメモリ装置のタイミング制御システム。
27. 比較値及び前記マルチプレクサの出力に応答する比較器を更に含むことを特徴とする請求項２６記載のメモリ装置のタイミング制御システム。
28. 前記カウンタは、クロックパルス信号に更に応答することを特徴とする請求項２６記載のメモリ装置のタイミング制御システム。
29. 前記カラムサイクルの回数情報を含む前記マルチプレクサに提供された制御信号を生成する信号発生器を更に含むことを特徴とする請求項２６記載のメモリ装置のタイミング制御システム。
30. 前記カラムサイクルの回数情報は、バースト長さを含むことを特徴とすることを特徴とする請求項１４記載のメモリ装置のタイミング制御システム。
31. メモリセルに対する第１読み動作の間、ワードラインを活性化し、カラムサイクルの回数情報に基づいて選択された第１遅延時間の後、前記ワードラインを非活性化させる段階と、
    前記メモリセルに対する第２読み動作の間、前記ワードラインを活性化した後、前記カラムサイクルの回数情報に基づいて前記第１遅延時間と違うように選択された第２遅延時間の後、前記ワードラインを非活性化させる段階と、を含むことを特徴とするワードライン及びビットラインを有するメモリセルを含む集積回路で構成されたメモリ装置の動作方法。
32. 前記メモリ装置の動作方法は、クロック信号を提供する段階を更に含み、前記第１及び第２遅延時間の差異は、前記クロック信号の少なくとも一つの周期に該当されることを特徴とする請求項３１記載のメモリ装置の動作方法。
33. 前記メモリ装置の動作方法は、前記集積回路で構成されたメモリ装置のプリチャージの動作時間を制御することを特徴とする請求項３１記載のメモリ装置の動作方法。
34. 前記集積回路で構成されたメモリ装置は、ＤＲＡＭであることを特徴とする請求項３３記載のメモリ装置の動作方法。

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