JP2001067866A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2001067866A
JP2001067866A JP24259799A JP24259799A JP2001067866A JP 2001067866 A JP2001067866 A JP 2001067866A JP 24259799 A JP24259799 A JP 24259799A JP 24259799 A JP24259799 A JP 24259799A JP 2001067866 A JP2001067866 A JP 2001067866A
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bit line
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Kiyohiro Furuya
清広 古谷
Yasuhiro Konishi
康弘 小西
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Abstract

(57)【要約】 【課題】 データの読出／書込動作時にメモリセルへの
データの再書込を十分に行なうことが可能な同期型半導
体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭにおいて、センスアンプ活性
化信号Ｓ０Ｎが活性化レベルの「Ｈ」レベルになってか
ら所定時間Ｔｄ経過後に活性化レベルの「Ｌ」レベルに
なる信号ＺＳ０Ｄを導入する。バースト期間中に「Ｈ」
レベルになる信号ＣＯＬＰが「Ｌ」レベルになり、かつ
信号ＺＳ０Ｄが「Ｌ」レベルになった場合にワード線Ｗ
Ｌを非選択レベルの「Ｌ」レベルに立下げる。したがっ
て、ビット線対ＢＬ，／ＢＬ間の電位差を十分に増幅す
ることができ、メモリセルＭＣへのデータの再書込を十
分に行なうことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、クロック信号に同期して予め定めら
れたビット数のデータの読出／書込を行なう同期型半導
体記憶装置に関する。
【０００２】
【従来の技術】従来より、キャパシタに保持された電荷
で情報を記憶するメモリセルを用いた半導体記憶装置と
して、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称
す）と呼ばれる仕様が標準化され、コンピュータの記憶
装置などとして広く使用されている。
【０００３】図１１は、従来のＳＤＲＡＭの概略構成を
示すブロック図である。図１１において、このＳＤＲＡ
Ｍは、クロックバッファ１５１、制御信号バッファ１５
２、アドレスバッファ１５３、モードレジスタ１５４、
制御回路１５５、４つのメモリアレイ１５６〜１５９
（バンク♯０〜♯３）、およびＩ／Ｏバッファ１６０を
備える。
【０００４】クロックバッファ１５１は、外部制御信号
ＣＫＥによって活性化され、外部クロック信号ＣＬＫを
制御信号バッファ１５２、アドレスバッファ１５３およ
び制御回路１５５に伝達させる。制御信号バッファ１５
２は、クロックバッファ１５１からの外部クロック信号
ＣＬＫに同期して、外部制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥ，ＤＱＭをラッチし、制御回路１５５に
与える。アドレスバッファ１５３は、クロックバッファ
１５１からの外部クロック信号ＣＬＫに同期して、外部
アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数で
ある）およびバンク選択信号ＢＡ０，ＢＡ１をラッチ
し、制御回路１５５に与える。
【０００５】モードレジスタ１５４は、外部アドレス信
号Ａ０〜Ａｍなどによって指示されたモードを記憶し、
そのモードに応じた内部コマンド信号を出力する。メモ
リアレイ１５６〜１５９の各々は、行列状に配列され、
それぞれが１ビットのデータを記憶する複数のメモリセ
ルを含む。複数のメモリセルは、予めｎ＋１個（ただ
し、ｎは０以上の整数である）ずつグループ化されてい
る。
【０００６】制御回路１５５は、クロックバッファ１５
１、制御信号バッファ１５２、アドレスバッファ１５３
およびモードレジスタ１５４からの信号に従って種々の
内部信号を生成し、ＳＤＲＡＭ全体を制御する。制御回
路１５５は、書込動作時および読出動作時は、バンク選
択信号ＢＡ０，ＢＡ１に従って４つのメモリアレイ１５
６〜１５９のうちのいずれかのメモリアレイを選択し、
アドレス信号Ａ０〜Ａｍに従ってそのメモリアレイのう
ちのｎ＋１個のメモリセルを選択する。選択されたｎ＋
１個のメモリセルは、活性化されてＩ／Ｏバッファ１６
０に結合される。
【０００７】Ｉ／Ｏバッファ１６０は、書込動作時は外
部から入力されたデータＤ０〜Ｄｎを選択されたｎ＋１
個のメモリセルに与え、読出動作時はｎ＋１個のメモリ
セルからの読出データＱ０〜Ｑｎを外部に出力する。
【０００８】図１２は、図１１に示したメモリアレイ１
５６の一部とそれに関連する部分の構成を示す回路ブロ
ック図である。図１２において、メモリアレイ１５６
は、行列状に配列された複数のメモリセルＭＣと、各メ
モリセル行に対応して設けられたワード線ＷＬと、各メ
モリセル列に対応して設けられたビット線対ＢＬ，／Ｂ
Ｌとを含む。メモリセルＭＣは、アクセス用のＮチャネ
ルＭＯＳトランジスタＱと情報記憶用のキャパシタＣと
を含む。
【０００９】各ビット線対ＢＬ，／ＢＬの一端に、メモ
リセルＭＣを選択する前にビット線対ＢＬ，／ＢＬをビ
ット線電位ＶＢＬ（＝ＶＣＣ／２）にイコライズするた
めのイコライザＥＱが配置される。イコライザＥＱは、
ビット線ＢＬ，／ＢＬの間に接続されたＮチャネルＭＯ
Ｓトランジスタ１６１と、それぞれビット線ＢＬ，／Ｂ
ＬとノードＮ１６２の間に接続されたＮチャネルＭＯＳ
トランジスタ１６２，１６３とを含む。ＭＯＳトランジ
スタ１６１〜１６３のゲートはビット線イコライズ信号
ＢＬＥＱを受ける。ノードＮ１６２にはビット線電位Ｖ
ＢＬが与えられる。
【００１０】また、各ビット線対ＢＬ，／ＢＬ間に、メ
モリセルＭＣを選択した後にビット線ＢＬ，／ＢＬ間に
現われる微小電位差を増幅するためのセンスアンプＳＡ
が配置される。センスアンプＳＡは、それぞれビット線
ＢＬ，／ＢＬとノードＮ１６４の間に接続されたＮチャ
ネルＭＯＳトランジスタ１６４，１６５と、それぞれビ
ット線ＢＬ，／ＢＬとノードＮ１６６の間に接続された
ＰチャネルＭＯＳトランジスタ１６６，１６７とを含
む。ＭＯＳトランジスタ１６４，１６６のゲートはとも
にビット線／ＢＬに接続され、ＭＯＳトランジスタ１６
５，１６７のゲートはともにビット線ＢＬに接続され
る。ノードＮ１６４，Ｎ１６６は、それぞれＮチャネル
ＭＯＳトランジスタ１６８およびＰチャネルＭＯＳトラ
ンジスタ１６９を介して接地電位ＧＮＤのラインおよび
電源電位ＶＣＣのラインに接続される。ＮチャネルＭＯ
Ｓトランジスタ１６８およびＰチャネルＭＯＳトランジ
スタ１６９のゲートは、それぞれ制御回路１５５から出
力されるセンスアンプ活性化信号Ｓ０Ｎ，ＺＳ０Ｐを受
ける。
【００１１】また、各ビット線ＢＬ，／ＢＬの一端は、
列選択ゲートＣＳＧを介してデータ入出力線対ＩＯ，／
ＩＯの一端に接続される。列選択ゲートＣＳＧは、それ
ぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／Ｉ
Ｏの間に接続されたＮチャネルＭＯＳトランジスタ１７
０，１７１を含む。ＮチャネルＭＯＳトランジスタ１７
０，１７１のゲートは列選択線ＣＳＬに接続される。図
１２に示した回路は、同時に入出力可能なデータのビッ
ト数ｎ＋１と同じ数ｎ＋１だけ設けられる。
【００１２】図１３は、図１１および図１２に示したＳ
ＤＲＡＭのデータ読出動作を示すタイムチャートであ
る。ここでは、メモリアレイ１５６が選択されるものと
し、１つのデータ入出力端子についてのみ説明する（以
下、同じ）。まず、アクティブ命令ＡＣＴ（／ＲＡＳ＝
Ｌ，／ＣＡＳ＝Ｈ，／ＣＳ＝Ｌ，／ＷＥ＝Ｈ）および行
アドレス信号が入力される。図１２において、ビット線
イコライズ信号ＢＬＥＱが非活性レベルの「Ｌ」レベル
になって、イコライザＥＱのＮチャネルＭＯＳトランジ
スタ１６１〜１６３が非導通になり、ビット線対ＢＬ，
／ＢＬのイコライズが停止される。これと同時に行活性
化信号ＲＡＳが活性化レベルの「Ｈ」レベルに立上が
り、行アドレス信号に対応するワード線ＷＬは選択レベ
ルの「Ｈ」レベルに立上げられる。これにより、そのワ
ード線ＷＬに接続されたメモリセルＭＣのＮチャネルＭ
ＯＳトランジスタＱが導通し、ビット線ＢＬ，／ＢＬの
電位は、活性化されたメモリセルＭＣのキャパシタＣの
電荷量に応じて微小量だけ変化する。
【００１３】次いで、センスアンプ活性化信号Ｓ０Ｎが
活性化レベルの「Ｈ」レベルに立上がるとともにセンス
アンプ活性化信号ＡＳ０Ｐが活性化レベルの「Ｌ」レベ
ルに立下がり、センスアンプＳＡが活性化される。ビッ
ト線ＢＬの電位がビット線／ＢＬの電位よりも微小量だ
け高い場合は、ＭＯＳトランジスタ１６５，１６６の抵
抗値がＭＯＳトランジスタ１６４，１６７の抵抗値より
も小さくなって、ビット線ＢＬの電位が「Ｈ」レベルに
引上げられるとともにビット線／ＢＬの電位が「Ｌ」レ
ベルに引下げられる。ビット線ＢＬの電位がビット線／
ＢＬの電位よりも微小量だけ低い場合は、ＭＯＳトラン
ジスタ１６５，１６６の抵抗値がＭＯＳトランジスタ１
６４，１６７の抵抗値よりも大きくなって、ビット線Ｂ
Ｌの電位が「Ｌ」レベルに引下げられるとともにビット
線／ＢＬの電位が「Ｈ」レベルに引上げられる。
【００１４】次に、リード命令ＲＥ（／ＲＡＳ＝Ｈ，／
ＣＡＳ＝Ｌ，／ＣＳ＝Ｌ，／ＷＥ＝Ｈ）および先頭列ア
ドレス信号が入力される。最初のサイクルでは、先頭列
アドレス信号に対応する列選択線ＣＳＬ１が選択レベル
の「Ｈ」レベルに立上げられてその列選択線ＣＳＬ１に
対応する列選択ゲートＣＳＧのＮチャネルＭＯＳトラン
ジスタ１７０，１７１が導通し、その列選択線ＣＳＬ１
に対応するビット線対ＢＬ，／ＢＬとデータ入出力線対
ＩＯ，／ＩＯとが結合される。データ入出力線対ＩＯ，
／ＩＯに伝達されたデータは、Ｉ／Ｏバッファ１６０を
介して外部に出力される。以後、バースト長分だけ（図
ではバースト長＝２）、先頭列アドレス信号に続いて列
アドレス信号がＳＤＲＡＭ内部で生成され、各列アドレ
ス信号に対応する列選択線ＣＳＬが選択され、その列の
データが出力される。なお、図１３（ｆ）の信号ＣＯＬ
Ｐは、バースト期間中に「Ｈ」レベルとなる信号であ
る。
【００１５】最後に、プリチャージ命令ＰＲＥ（／ＲＡ
Ｓ＝Ｌ，／ＣＡＳ＝Ｈ，／ＣＳ＝Ｌ，／ＷＥ＝Ｌ）が入
力される。これに応じて行活性化信号ＲＡＳが「Ｌ」レ
ベルに立下がり、ワード線ＷＬが非選択レベルの「Ｌ」
レベルに立下げられる。これにより、ワード線ＷＬに接
続されたメモリセルＭＣのＮチャネルＭＯＳトランジス
タＱが非導通になり、センスアンプＳＡによって電源電
位ＶＣＣまたは接地電位ＧＮＤに増幅されたビット線Ｂ
Ｌ，／ＢＬの電位がメモリセルＭＣのキャパシタＣに保
持される。次いで、ビット線イコライズ信号ＢＬＥＱが
活性化レベルの「Ｈ」レベルに立上げられ、イコライザ
ＥＱのＮチャネルＭＯＳトランジスタ１６１〜１６３が
導通してビット線ＢＬ，／ＢＬがビット線電位ＶＢＬに
イコライズされる。これにより、次回のデータ読出の準
備が終了する。このように、ＳＤＲＡＭでは、アクティ
ブ命令ＡＣＴ、リード命令ＲＥおよびプリチャージ命令
ＰＲＥを繰返し与えることで、異なる行のメモリセルの
データを読出すことができる。
【００１６】また、このＳＲＡＭではデータ読出の手順
を簡便化するため、図１４に示すように、オートプリチ
ャージ機能付のリード命令ＲＥ′が標準化されている。
このリード命令ＲＥ′を使用すると、プリチャージ命令
ＰＲＥを入力しなくても、リード動作が終了するとプリ
チャージが自動的に行なわれる。
【００１７】なお、書込動作時は、図１２において、列
アドレス信号に応じた列選択線ＣＳＬが選択レベルの
「Ｈ」レベルに立上げられ、その列選択線ＣＳＬに対応
する列選択ゲートＣＳＧが導通してビット線対ＢＬ，／
ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
次いで、書込データに従ってデータ入出力線ＩＯ，／Ｉ
Ｏを介してビット線ＢＬ，／ＢＬの一方が「Ｈ」レベル
にされ他方が「Ｌ」レベルにされるとともに、行アドレ
ス信号に応じたワード線ＷＬが一定時間だけ選択レベル
の「Ｈ」レベルに立上げられ、ビット線ＢＬまたは／Ｂ
Ｌの電位がメモリセルＭＣのキャパシタＣに保持され
る。このとき、データ入出力線対ＩＯ，／ＩＯと結合さ
れない列では、読出動作時と同様に、ビット線対ＢＬ，
／ＢＬのイコライズの停止、ワード線ＷＬの「Ｈ」レベ
ルへの立上げ、センスアンプＳＡの活性化、ワード線Ｗ
Ｌの「Ｌ」レベルへの立下げ、およびビット線対ＢＬ，
／ＢＬのイコライズが行なわれ、メモリセルＭＣへのデ
ータの再書込が行なわれる。
【００１８】また、データ書込においても、アクティブ
命令、ライト命令およびプリチャージ命令によりデータ
書込を行なう方法と、アクティブ命令とオートプリチャ
ージ機能付のライト命令によりデータ書込を行なう方法
がある。
【００１９】
【発明が解決しようとする課題】しかし、従来のＳＤＲ
ＡＭでは、オートプリチャージ機能付のリード命令Ｒ
Ｅ′を入力すると、リード動作が終了したサイクルの次
のサイクルでプリチャージ動作が始まるので、特にバー
スト長が１の場合にリード命令ＲＥ′の入力タイミング
を早めると、図１５に示すように、センスアンプＳＡに
よってビット線対ＢＬ，／ＢＬの電位差が十分に増幅さ
れないうちにワード線ＷＬが「Ｌ」レベルに立下げら
れ、メモリセルＭＣのキャパシタＣに十分な電荷を書込
むことができなくなる。したがって、リード命令ＲＥ′
を早く入力して出力データＱ１を早く得ることはできな
いという問題があった。これは、オートプリチャージ機
能付のライト命令を入力する場合も同様である。
【００２０】それゆえに、この発明の主たる目的は、デ
ータの読出／書込動作時にメモリセルへのデータの再書
込を十分に行なうことが可能な同期型半導体記憶装置を
提供することである。
【００２１】
【課題を解決するための手段】請求項１に係る発明は、
クロック信号に同期して予め定められたビット数のデー
タの読出／書込を行なう同期型半導体記憶装置であっ
て、メモリアレイ、行選択回路、センスアンプ、列選択
回路、読出／書込回路、および信号発生回路を備える。
メモリアレイは、行列状に配列された複数のメモリセル
と、各行に対応して設けられたワード線と、各列に対応
して設けられたビット線対とを含む。行選択回路は、行
アドレス信号に従って複数のワード線のうちのいずれか
のワード線を選択し、そのワード線を選択レベルにして
そのワード線に対応する複数のメモリセルを活性化さ
せ、リセット信号に応答してそのワード線を非選択レベ
ルにする。センスアンプは、各ビット線対に対応して設
けられ、行選択回路によってワード線が選択レベルにさ
れたことに応じて対応のビット線対に生じた微小電位差
を予め定められた電圧に増幅する。列選択回路は、列ア
ドレス信号に従って複数のビット線対のうちの予め定め
られたビット数と同数のビット線対を順次選択する。読
出／書込回路は、列選択回路によって選択されたビット
線対を介して行選択回路によって活性化されたメモリセ
ルのデータの読出／書込を行なう。信号発生回路は、行
選択回路によってワード線が選択レベルにされてから予
め定められた第１の時間が経過し、かつ列選択回路によ
って予め定められたビット数と同数のビット線対が選択
されたことに応じて、行選択回路にリセット信号を与え
る。
【００２２】請求項２に係る発明では、請求項１に係る
発明の行選択回路は、アクティブ命令が入力されたこと
に応じて活性化される。センスアンプは、アクティブ命
令が入力されてから予め定められた第２の時間経過後に
活性化される。列選択回路は、アクティブ命令の入力後
に読出／書込命令が入力されたことに応じて活性化され
る。信号発生回路は、センスアンプが活性化されてから
予め定められた第３の時間が経過し、かつ列選択回路に
よって予め定められたビット数と同数のビット線対が選
択されたことに応じて、行選択回路にリセット信号を与
える。
【００２３】請求項３に係る発明では、請求項１または
２に係る発明に、行選択回路によってワード線が非選択
レベルにされたことに応じて各ビット線対を予め定めら
れた電位にイコライズするイコライザがさらに設けられ
る。
【００２４】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＤＲＡＭのデータ読出動作を示すタイムチャー
トであって、図１５と対比される図である。
【００２５】図１において、このＳＤＲＡＭでは、まず
アクティブ命令（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＣＳ
＝Ｌ，／ＷＥ＝Ｈ）および行アドレス信号が入力され
る。これに応じて行活性化信号ＲＡＳが活性化レベルの
「Ｈ」レベルに立上がり、行アドレス信号に対応するワ
ード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ
る。これにより、そのワード線ＷＬに接続されたメモリ
セルＭＣが活性化され、ビット線ＢＬ，／ＢＬの電位が
微小量だけ変化する。
【００２６】次いで、センスアンプＳＡが活性化されて
ビット線対ＢＬ，／ＢＬ間の電位差の増幅が開始される
とともにオートプリチャージ機能付のリード命令と先頭
列アドレス信号とが入力される。信号ＣＯＬＰは、バー
スト期間中（図ではバースト長＝１である）だけ「Ｈ」
レベルになる。次のサイクルでは、この先頭列アドレス
信号に応じたビット線ＢＬ，／ＢＬに読出されたデータ
Ｑ１が出力される。ここまでは、従来と同じである。
【００２７】従来では、信号ＣＯＬＰが「Ｌ」レベルに
なると信号ＲＡＳも「Ｌ」レベルになったが、この実施
の形態ではセンスアンプ活性化信号Ｓ０Ｎが活性化レベ
ルの「Ｈ」レベルになってから所定時間Ｔｄ後に活性化
レベルの「Ｌ」レベルになる信号ＺＳ０Ｄが導入され、
信号ＣＯＬＰが「Ｌ」レベルになりかつ信号ＺＳ０Ｄが
「Ｌ」レベルになったことに応じて信号ＲＡＳが「Ｌ」
レベルになる。したがって、ビット線対ＢＬ，／ＢＬの
電位差が十分に増幅された後にワード線ＷＬが「Ｌ」レ
ベルになる。
【００２８】信号ＲＡＳが「Ｌ」レベルになるとワード
線ＷＬが非選択レベルの「Ｌ」レベルに立下げられ、こ
のときのビット線ＢＬまたは／ＢＬの電位がメモリセル
ＭＣのキャパシタに書込まれる。次いでビット線ＢＬ，
／ＢＬがビット線電位ＶＢＬ（＝ＶＣＣ／２）にイコラ
イズされ、次回のデータ読出の準備が終了する。
【００２９】したがって、出力データＱ１を早く得るこ
とができるとともに、メモリセルＭＣにデータを十分に
再書込することができる。以下、このデータ読出動作を
行なうための回路構成について詳細に説明する。
【００３０】図２は、クロックバッファ回路１の構成を
示す回路図である。図２において、クロックバッファ回
路１は、インバータ２〜７およびＮＡＮＤゲート８を含
む。外部クロック信号ＣＬＫは、インバータ２，３を介
してＮＡＮＤゲート８の一方入力ノードに入力されると
ともに、インバータ２〜６を介してＮＡＮＤゲート８の
他方入力ノードに入力される。ＮＡＮＤゲート８の出力
信号は、インバータ７で反転されて内部クロック信号Ｃ
ＬＫ′となる。
【００３１】外部クロック信号ＣＬＫが「Ｌ」レベルの
場合は、インバータ３の出力が「Ｌ」レベルとなり、イ
ンバータ６の出力が「Ｈ」レベルになり、内部クロック
信号ＣＬＫ′は「Ｌ」レベルになっている。外部クロッ
ク信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立上が
ると、まずインバータ２，３の遅延時間経過後にインバ
ータ３の出力が「Ｈ」レベルになって内部クロック信号
ＣＬＫ′が「Ｈ」レベルに立上がり、さらにインバータ
４〜６の遅延時間経過後にインバータ６の出力が「Ｌ」
レベルに立下がって内部クロック信号ＣＬＫ′が「Ｌ」
レベルに立下がる。したがって、内部クロック信号ＣＬ
Ｋ′のパルス幅はインバータ４〜６の遅延時間となる。
【００３２】図３は、入力信号ラッチ回路１０の構成を
示す回路図である。図３において、この入力信号ラッチ
回路１０は、インバータ１１〜１６、クロックドインバ
ータ１７およびＮＡＮＤゲート１８，１９を含む。外部
制御信号／ＲＡＳは、インバータ１１，１２を介してク
ロックドインバータ１７に入力される。
【００３３】クロックドインバータ１７は、図４に示す
ように、インバータ２０、ＰチャネルＭＯＳトランジス
タ２１，２２およびＮチャネルＭＯＳトランジスタ２
３，２４を含む。ＭＯＳトランジスタ２１〜２４は、電
源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間
に直列接続される。ＭＯＳトランジスタ２１と２４のゲ
ートは、ともに入力ノード１７ａに接続される。ＭＯＳ
トランジスタ２２と２３の間のノードは、出力ノード１
７ｂとなる。ＰチャネルＭＯＳトランジスタ２２のゲー
トは制御ノード１７ｃに接続され、インバータ２０は制
御ノード１７ｃとＮチャネルＭＯＳトランジスタ２３の
ゲートとの間に接続される。制御ノード１７ｃが「Ｌ」
レベルの場合はＭＯＳトランジスタ２２，２３が導通し
てクロックドインバータ１７が活性化され、制御ノード
１７ｃが「Ｈ」レベルの場合はＭＯＳトランジスタ２
２，２３が非導通になってクロックドインバータ１７が
非活性化される。
【００３４】クロックドインバータ１７の出力は、イン
バータ１３を介してＮＡＮＤゲート１８の一方入力ノー
ドに入力されるとともに、ＮＡＮＤゲート１９の一方入
力ノードに入力される。インバータ１３と１４は、逆並
列に接続され、ラッチ回路を構成する。内部クロック信
号ＣＬＫ′は、クロックドインバータ１７の制御ノード
１７ｃに入力されるとともに、ＮＡＮＤゲート１８，１
９の他方入力ノードに入力される。ＮＡＮＤゲート１
８，１９の出力信号は、それぞれインバータ１５，１６
で反転されて内部制御信号ＺＲＡＳ０，ＲＡＳ０とな
る。
【００３５】内部クロック信号ＣＬＫ′が「Ｌ」レベル
の場合は、クロックドインバータ１７が活性化されると
ともに、内部制御信号ＺＲＡＳ０，ＲＡＳ０がともに
「Ｈ」レベルに固定される。このとき、外部制御信号／
ＲＡＳのレベルがインバータ１３，１４からなるラッチ
回路に取込まれている。内部クロック信号ＣＬＫ′が
「Ｌ」レベルから「Ｈ」レベルに立上がると、クロック
ドインバータ１７が非活性化されるとともに、外部制御
信号／ＲＡＳのレベルがインバータ１３，１４からなる
ラッチ回路にラッチされる。
【００３６】インバータ１３の出力はＮＡＮＤゲート１
８およびインバータ１５を介して信号ＺＲＡＳ０として
出力され、インバータ１４の出力はＮＡＮＤゲート１９
およびインバータ１６を介して信号ＲＡＳ０として出力
される。したがって、内部クロック信号ＣＬＫ′の立上
がりエッジにおいて外部制御信号／ＲＡＳが「Ｌ」レベ
ルであれば信号ＺＲＡＳ０，ＲＡＳ０はそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルとなり、内部クロック信号Ｃ
ＬＫ′の立上がりエッジにおいて外部制御信号／ＲＡＳ
が「Ｈ」レベルであれば信号ＺＲＡＳ０，ＲＡＳ０はそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。
【００３７】入力信号ラッチ回路１０は、外部制御信号
／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭ、バンク
選択信号ＢＡ０，ＢＡ１および外部アドレス信号Ａ０〜
Ａｍの各々に設けられている。
【００３８】図５〜図７は、バースト期間中であること
を示す信号ＣＯＬＰを生成するためのカウンタの構成を
示す回路図、図８はカウンタの動作を示すタイムチャー
トである。図５において、このカウンタは、ＮＡＮＤゲ
ート２６および信号発生回路３０，４０，５０，６０を
含む。ＮＡＮＤゲート２６は、内部制御信号ＣＡＳ０，
ＺＲＡＳ０，ＣＳ０を受け、信号ＺＣＯＬを出力する。
リード命令ＲＥ′（／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／Ｃ
Ｓ＝Ｌ，／ＷＥ＝Ｈ）またはライト命令（／ＲＡＳ＝
Ｈ，／ＣＡＳ＝Ｌ，／ＣＳ＝Ｌ，／ＷＥ＝Ｌ）が入力さ
れると、内部制御信号ＣＡＳ０，ＺＲＡＳ０，ＣＳ０は
ともに「Ｈ」レベルになって信号ＺＣＯＬが「Ｌ」レベ
ルになる。
【００３９】信号発生回路３０は、クロックドインバー
タ３１，３２、ＮＡＮＤゲート３３およびインバータ３
４〜３８を含む。クロックドインバータ３１は、図６に
示すように、インバータ７０、ＰチャネルＭＯＳトラン
ジスタ７１，７２およびＮチャネルＭＯＳトランジスタ
７３，７４を含む。ＭＯＳトランジスタ７１〜７４は、
電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの
間に直列接続される。ＭＯＳトランジスタ７１と７４の
ゲートは、ともに入力ノード３１ａに接続される。ＭＯ
Ｓトランジスタ７２と７３の間のノードは出力ノード３
１ｂとなる。ＮチャネルＭＯＳトランジスタ７３のゲー
トは制御ノード３１ｃに接続され、インバータ７０は制
御ノード３１ｃとＰチャネルＭＯＳトランジスタ７２の
ゲートとの間に接続される。
【００４０】制御ノード３１ｃが「Ｈ」レベルの場合は
ＭＯＳトランジスタ７２，７３が導通してクロックドイ
ンバータ３１が活性化され、制御ノード３１ｃが「Ｌ」
レベルの場合はＭＯＳトランジスタ７２，７３が非導通
になってクロックドインバータ３１が非活性化される。
クロックドインバータ３２もクロックドインバータ３１
と同じ構成である。内部クロック信号ＣＬＫ′は、イン
バータ３８を介してクロックドインバータ３１の制御ノ
ード３１ｃに入力されるとともに、クロックドインバー
タ３２の制御ノードに直接入力される。
【００４１】ＮＡＮＤゲート３３は、信号ＺＣＯＬとク
ロックドインバータ３１の出力とを受ける。ＮＡＮＤゲ
ート３３の出力信号ＺＢＬ１は、クロックドインバータ
３２およびインバータ３５，３７を介してクロックドイ
ンバータ３１に入力される。インバータ３４は、ＮＡＮ
Ｄゲート３３の出力ノードとインバータ３１の出力ノー
ドとの間に接続される。インバータ３５と３６は、逆並
列に接続され、ラッチ回路を構成する。インバータ３７
の出力は信号ＣＹ０となる。
【００４２】図８（ａ）〜（ｅ）に示すように、サイク
ル１における内部クロック信号ＣＬＫ′の立上がりエッ
ジでリード命令ＲＥ′が与えられると、サイクル１にお
ける内部クロック信号ＣＬＫ′の「Ｈ」レベルの期間だ
け信号ＺＣＯＬが「Ｌ」レベルになり、信号発生回路３
０がリセットされる。
【００４３】信号ＺＣＯＬが「Ｌ」レベルに立下がると
信号ＺＢＬ１が「Ｈ」レベルに立上がるとともに信号Ｃ
Ｙ０が「Ｌ」レベルに立下がる。信号ＺＣＯＬが「Ｈ」
レベルに立上がると信号ＺＢＬ１が「Ｌ」レベルに立下
がり、信号ＣＹ０はサイクル２における内部クロック信
号ＣＬＫ′の立上がりに応答して「Ｈ」レベルになる。
したがって、信号ＺＢＬ１は内部クロック信号ＣＬＫ′
と同じ周期で同じデューティ比を有する信号となり、信
号ＣＹ０は内部クロック信号ＣＬＫ′の２倍の周期を有
しデューティ比が５０％の信号となる。
【００４４】信号発生回路４０は、クロックドインバー
タ４１，４２、ＮＡＮＤゲート４３、インバータ４４〜
４８およびＮＯＲゲート４９を含む。ＮＡＮＤゲート４
３の出力信号ＺＢＬ２は、クロックドインバータ４２、
インバータ４５，４７およびクロックドインバータ４１
を介してＮＡＮＤゲート４３の一方入力ノードに入力さ
れる。ＮＡＮＤゲート４３の他方入力ノードには、信号
ＺＣＯＬが入力される。インバータ４４はＮＡＮＤゲー
ト４３の出力ノードと一方入力ノードの間に接続され
る。インバータ４５と４６は、逆並列に接続され、ラッ
チ回路を構成する。内部クロック信号ＣＬＫ′は、ＮＯ
Ｒゲート４９の一方入力ノードに入力されるとともに、
クロックドインバータ４２の制御ノードに直接入力され
る。信号ＣＹ０は、インバータ４８を介してＮＯＲゲー
ト４９の他方入力ノードに入力される。ＮＯＲゲート４
９の出力信号φ４９は、クロックドインバータ４１の出
力ノードに入力される。
【００４５】信号φ４９は、内部クロック信号ＣＬＫ′
の相補信号と信号ＣＹ０との論理積信号となるので、図
８（ｆ）に示すように、サイクル２，４，８，…の各々
において内部クロック信号ＣＬＫ′が「Ｌ」レベルの期
間に「Ｈ」レベルとなる。信号ＺＢＬ２は、図８（ｇ）
に示すように、信号φ４９が「Ｌ」レベルから「Ｈ」レ
ベルに立上がるごとに反転する。信号ＣＹ１は、図８
（ｈ）に示すように、信号φ４９が「Ｈ」レベルから
「Ｌ」レベルに立下がるごとに反転する。
【００４６】信号発生回路５０は、クロックドインバー
タ５１，５２、ＮＡＮＤゲート５３，５８、インバータ
５４〜５７およびＮＯＲゲート５９を含む。このうちＮ
ＡＮＤゲート５３の出力信号ＺＢＬ４は、クロックドイ
ンバータ５２、インバータ５５，５７およびクロックド
インバータ５１を介してＮＡＮＤゲート５３の一方入力
ノードに入力される。ＮＡＮＤゲート５３の他方入力ノ
ードには、信号ＺＣＯＬが入力される。インバータ５４
は、ＮＡＮＤゲート５３の出力ノードと一方入力ノード
の間に接続される。インバータ５５と５６は、逆並列に
接続され、ラッチ回路を構成する。内部クロック信号Ｃ
ＬＫ′は、ＮＯＲゲート５９の一方入力ノードに入力さ
れるとともに、クロックドインバータ５２の制御ノード
に入力される。ＮＡＮＤゲート５８は、信号ＣＹ０，Ｃ
Ｙ１を受け、その出力はＮＯＲゲート５９の他方入力ノ
ードに入力される。ＮＯＲゲート５９の出力信号φ５９
は、クロックドインバータ５１の制御ノードに入力され
る。
【００４７】信号φ５９は、内部クロック信号ＣＬＫ′
の相補信号と信号ＣＹ０と信号ＣＹ１との論理積信号と
なるので、図８（ｉ）に示すように、サイクル４，８，
…の各々において内部クロック信号ＣＬＫ′が「Ｌ」レ
ベルの期間に「Ｈ」レベルとなる。信号ＺＢＬ４は、図
８（ｊ）に示すように、信号φ５９の立上がりエッジに
応答して反転する。信号ＣＹ２は、図８（ｋ）に示すよ
うに、信号φ５９の立下がりエッジに応答して反転す
る。
【００４８】信号発生回路６０は、クロックドインバー
タ６１，６２、ＮＡＮＤゲート６３，６８、インバータ
６４〜６７およびＮＯＲゲート６９を含む。ＮＡＮＤゲ
ート６３の出力信号ＺＢＬ８は、クロックドインバータ
６２、インバータ６５，６７およびクロックドインバー
タ６１を介してＮＡＮＤゲート６３の一方入力ノードに
入力される。ＮＡＮＤゲート６３の他方入力ノードには
信号ＺＣＯＬが入力される。インバータ６４は、ＮＡＮ
Ｄゲート６３の出力ノードと一方入力ノードとの間に接
続される。インバータ６５と６６は、逆並列に接続さ
れ、ラッチ回路を構成する。内部クロック信号ＣＬＫ′
は、ＮＯＲゲート６９の一方入力ノードに入力されると
ともに、クロックドインバータ６２の制御ノードに入力
される。ＮＡＮＤゲート６８は、信号ＣＹ０，ＣＹ１，
ＣＹ２を受け、その出力はＮＯＲゲート６９の他方入力
ノードに入力される。ＮＯＲゲート６９の出力信号φ６
９は、クロックドインバータ６１の制御ノードに入力さ
れる。
【００４９】信号φ６９は、内部クロック信号ＣＬＫ′
の相補信号と信号ＣＹ０と信号ＣＹ１と信号ＣＹ２との
論理積信号となるので、図８（ｌ）に示すように、サイ
クル８，１６，…の各々において内部クロック信号ＬＣ
Ｋ′が「Ｌ」レベルの期間に「Ｈ」レベルとなる。信号
ＺＢＬ８は、図８（ｍ）に示すように、信号φ６９の立
上がりエッジに応答して反転する。
【００５０】したがって、信号ＺＢＬ１，ＺＢＬ２，Ｚ
ＢＬ４，ＺＢＬ８は、信号ＺＣＯＬによってリセットさ
れてからそれぞれ１，２，４，８サイクル目において内
部クロック信号ＣＬＫ′の立下がりエッジに応答して
「Ｈ」レベルから「Ｌ」レベルに立下がる。信号ＺＢＬ
１，ＺＢＬ２，ＺＢＬ４，ＺＢＬ８は、図７の信号発生
回路８０に与えられる。
【００５１】信号発生回路８０は、クロックドインバー
タ８１〜８４およびＮＡＮＤゲート８５〜８７を含み、
ＮＡＮＤゲート８６，８７はフリップフロップ８８を構
成する。信号ＺＢＬ１，ＺＢＬ２，ＺＢＬ４，ＺＢＬ８
はそれぞれクロックドインバータ８１〜８４に入力さ
れ、クロックドインバータ８１〜８４の出力はともにＮ
ＡＮＤゲート８５の一方入力ノードに入力される。クロ
ックドインバータ８１〜８４の制御ノードには、それぞ
れ信号ＭＢＬ１，ＭＢＬ２，ＭＢＬ４，ＭＢＬ８が入力
される。信号ＭＢＬ１，ＭＢＬ２，ＭＢＬ４，ＭＢＬ８
は、それぞれバースト長が１，２，４，８のときに
「Ｈ」レベルになる。内部クロック信号ＣＬＫ′はＮＡ
ＮＤゲート８５の他方入力ノードに入力され、ＮＡＮＤ
ゲート８５の出力はフリップフロップ８８のリセット端
子８８ａに入力される。信号ＺＣＯＬはフリップフロッ
プ８８のセット端子８８ｂに入力され、フリップフロッ
プ８８の出力信号が信号ＣＯＬＰとなる。
【００５２】ＮＡＮＤゲート８５の一方入力ノードに現
われる信号ＢＬＥＮＤは、バースト長が１，２，４，８
の場合、それぞれサイクル１，２，４，８において内部
クロック信号ＣＬＫ′の立下がりエッジに応答して
「Ｌ」レベルから「Ｈ」レベルに立上がる。したがっ
て、信号ＣＯＬＰは、バースト長が１，２，４，８の場
合、信号ＺＣＯＬの立上がりエッジに応答して「Ｈ」レ
ベルに立上がり、サイクル２，３，５，９において内部
クロック信号ＣＬＫ′の立上がりエッジに応答して
「Ｌ」レベルに立下がる。したがって、信号ＣＯＬＰ
は、図１（ｆ）に示すように、バースト期間中だけ
「Ｈ」レベルとなる。
【００５３】図９および図１０は、行活性化信号ＲＡＳ
を生成するための信号発生回路の構成を示す回路図であ
る。信号ＲＡＳが「Ｌ」レベルから「Ｈ」レベルに立上
がるとワード線ＷＬが選択レベルの「Ｈ」レベルに立上
げられ、信号ＲＡＳが「Ｈ」レベルから「Ｌ」レベルに
立下がるとワード線ＷＬが非選択レベルの「Ｌ」レベル
に立下がられるとともに、プリチャージが開始される。
【００５４】図９において、この信号発生回路は、ＮＡ
ＮＤゲート９１〜９６、ＮＯＲゲート９７，９８および
インバータ９９〜１０７を含み、ＮＡＮＤゲート９３，
９４はフリップフロップ１０８を構成する。ＮＡＮＤゲ
ート９１は、内部制御信号ＣＳ０，ＺＷＥ０，ＲＡＳ
０，ＺＣＥＳ０を受け、信号ＺＡＣＴを出力する。信号
ＺＡＣＴは、アクティブ命令ＡＣＴ（／ＲＡＳ＝Ｌ，／
ＣＡＳ＝Ｈ，／ＣＳ＝Ｌ，／ＷＥ＝Ｈ）が入力された場
合に活性化レベルの「Ｌ」レベルとなる。
【００５５】ＮＡＮＤゲート９２は、内部制御信号ＣＳ
０，ＲＡＳ０，ＷＥ０，ＺＣＥＳ０を受ける。ＮＡＮＤ
ゲート９２の出力信号は、インバータ９９で反転されて
信号ＰＲＥＣとなる。信号ＰＲＥＣは、プリチャージ命
令ＰＲＥ（／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＣＳ＝Ｌ，
／ＷＥ＝Ｌ）が入力された場合に活性化レベルの「Ｈ」
レベルになる。
【００５６】信号ＺＡＣＴは、フリップフロップ１０８
のセット端子１０８ａに入力される。信号ＰＲＥＣはＮ
ＯＲゲート９８の一方入力ノードに入力される。ＮＯＲ
ゲート９７は、信号ＺＡＴＰＲＥ，ＺＳ０Ｄを受け、そ
の出力はＮＯＲゲート９８の他方入力ノードに入力され
る。ＮＯＲゲート９８の出力は、フリップフロップ１０
８のリセット端子１０８ｂに入力される。フリップフロ
ップ１０８の出力信号が信号ＲＡＳとなる。
【００５７】したがって、信号ＲＡＳは、信号ＺＡＣＴ
が「Ｌ」レベルになった場合に「Ｈ」レベルになり、信
号ＰＲＥＣが「Ｈ」レベルになった場合または信号ＺＡ
ＴＰＲＥ，ＺＳ０Ｔがともに「Ｌ」レベルになった場合
に「Ｌ」レベルになる。
【００５８】信号ＲＡＳは、インバータ１００〜１０３
を介してＮＡＮＤゲート９５の一方ノードに入力される
とともに、インバータ１００，１０１を介してＮＡＮＤ
ゲート９５の他方入力ノードに入力される。ＮＡＮＤゲ
ート９５の出力信号はインバータ１０４で反転されて信
号Ｓ０Ｎとなり、信号Ｓ０Ｎはインバータ１０５で反転
されて信号ＺＳ０Ｐとなる。信号Ｓ０Ｎは、図１（ｇ）
に示すように、信号ＲＡＳの遅延信号となる。信号Ｓ０
Ｎは、インバータ１０６，１０７を介してＮＡｎｄゲー
ト９６の一方入力ノードに入力されるとともに、ＮＡＮ
Ｄゲート９６の他方入力ノードに直接入力される。ＮＡ
ＮＤゲート９６の出力信号が信号ＺＳ０Ｄとなる。信号
Ｓ０Ｄは図１（ｈ）に示すように、信号Ｓ０Ｎの反転信
号の立下がりを所定時間Ｔｄだけ遅延させた信号とな
る。Ｔｄは、ビット線対ＢＬ，／ＢＬ間の電位差を増幅
させるのに十分な時間に設定される。
【００５９】また、この信号発生回路は、図１０に示す
ように、ＮＡＮＤゲート１１１〜１１４、インバータ１
１６〜１２３、クロックドインバータ１２４〜１２６お
よびＮＯＲゲート１２７〜１２９を含み、ＮＡＮＤゲー
ト１１２，１１３およびＮＯＲゲート１２８，１２９は
それぞれフリップフロップ１３０，１３１を構成する。
【００６０】ＮＡＮＤゲート１１１は、内部信号ＣＳ
０，ＲＡＳ０，ＣＡＳ０，ＺＡ１０′を受け、信号φ１
１１を出力する。信号φ１１１は、オートプリチャージ
機能付のリードまたはライト命令（／ＲＡＳ＝Ｈ，／Ｃ
ＡＳ＝Ｌ，／ＣＳ＝Ｌ，Ａ１０＝Ｈ）が入力された場合
に活性化レベルの「Ｌ」レベルとなる。
【００６１】ＮＡＮＤゲート１１１の出力信号φ１１１
は、クロックドインバータ１２４、インバータ１１６，
１１８、クロックドインバータ１２５およびインバータ
１１９，１２１を介してフリップフロップ１３０のリセ
ット端子１３０ａに入力される。インバータ１１６と１
１７は、逆並列に接続されてラッチ回路を構成する。イ
ンバータ１１９と１２０は、逆並列に接続されてラッチ
回路を構成する。
【００６２】フリップフロップ１３０の出力信号ＺＡＵ
ＴＯＰＲＥは、クロックドインバータ１２６を介してＮ
ＡＮＤゲート１１４の一方入力ノードに入力される。イ
ンバータ１２２は、ＮＡＮＤゲート１１４の出力ノード
とクロックドインバータ１２６の出力ノードとの間に接
続される。
【００６３】ＮＯＲゲート１２７は、信号ＣＯＬＰとＮ
ＡＮＤゲート１１４の出力信号とを受ける。ＮＯＲゲー
ト１２７の出力は、フリップフロップ１３１のセット端
子１３１ａに入力される。内部クロック信号ＣＬＫ′
は、クロックドインバータ１２４〜１２６の制御ノード
に入力される。信号ＲＡＳは、フリップフロップ１３０
のセット端子１３０ｂおよびＮＡＮＤゲート１１４の他
方入力ノードに直接入力されるとともに、インバータ１
２３で反転されてフリップフロップ１３１のリセット端
子１３１ｂに入力される。
【００６４】オートプリチャージ機能付のリード命令Ｒ
Ｅ′が入力されると信号φ１１１が「Ｌ」レベルにな
り、フリップフロップ１３０がリセットされて信号ＺＡ
ＵＴＯＰＲＥが「Ｌ」レベルになる。したがって、バー
スト動作が終了して信号ＣＯＬＰが「Ｌ」レベルになる
と、フリップフロップ１３１がセットされて信号ＺＡＴ
ＰＲＥが「Ｌ」レベルになる。この信号ＺＡＴＰＲＥが
図９のＮＯＲゲート９７に入力される。
【００６５】信号ＺＡＴＰＲＥが「Ｌ」レベルになって
も信号ＺＳ０Ｄが「Ｈ」レベルの場合は、ＮＯＲゲート
９７の出力は「Ｌ」レベルのまま変化せず、信号ＲＡＳ
は「Ｈ」レベルのまま変化しない。センスアンプＳＡが
活性化された後に所定時間Ｔｄが経過して信号ＺＳ０Ｄ
が「Ｌ」レベルになるとＮＯＲゲート９７の出力が
「Ｈ」レベルになってフリップフロップ１０８がリセッ
トされて信号ＲＡＳが「Ｌ」レベルになる。
【００６６】したがって、ビット線対ＢＬ，／ＢＬから
の電位差が十分に増幅されていないときに信号ＲＡＳが
「Ｌ」レベルになることが防止され、メモリセルＭＣに
データを十分に再書込することができる。
【００６７】なお、オートプリチャージ機能付のライト
命令でも、信号ＺＳ０Ｄを導入することにより、対応の
ワード線ＷＬは選択されたが対応のビット線対は選択さ
れなかったメモリセルＭＣにデータを十分に再書込する
ことができることは言うまでもない。他の構成および動
作は、従来のＳＤＲＡＭと同じであるので、その説明は
繰返さない。
【００６８】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６９】
【発明の効果】以上のように、請求項１に係る発明で
は、行選択回路によってワード線が選択レベルにされて
から予め定められた第１の時間が経過し、かつ列選択回
路によって予め定められたビット数と同数のビット線対
が選択されたことに応じて、ワード線を非選択レベルに
するためのリセット信号を行選択回路に与える信号発生
回路が設けられる。したがって、第１の時間を適切に設
定することによりビット線対の電位差が十分に増幅され
てからワード線を非選択レベルにできるので、メモリセ
ルへのデータの再書込を十分に行なうことができる。ま
た、データの読出時期を早めてもデータの再書込が不十
分になることはないので、データの読出を迅速に行なう
ことができる。
【００７０】請求項２に係る発明では、請求項１に係る
発明の行選択回路はアクティブ命令が入力されたことに
応じて活性化され、センスアンプはアクティブ命令が入
力されてから予め定められた第２の時間経過後に活性化
され、列選択回路は、アクティブ命令の入力後に読出／
書込命令が入力されたことに応じて活性化され、信号発
生回路は、センスアンプが活性化されてから予め定めら
れた第３の時間が経過し、かつ列選択回路によって予め
定められたビット数と同数のビット線対が選択されたこ
とに応じて、行選択回路にリセット信号を与える。この
場合は、メモリセルへのデータの再書込を一層正確に行
なうことができる。
【００７１】請求項３に係る発明では、請求項１または
２に係る発明に、行選択回路によってワード線が非選択
レベルにされたことに応じて各ビット線対を予め定めら
れた電位にイコライズするイコライザがさらに設けられ
る。この場合は、活性化されたメモリセルのデータを正
確に読出すことができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＳＤＲＡＭの
データ読出動作を示すタイムチャートである。
【図２】 図１で説明したＳＤＲＡＭに含まれるクロッ
クバッファ回路の構成を示す回路図である。
【図３】 図１で説明したＳＤＲＡＭに含まれる入力信
号ラッチ回路の構成を示す回路図である。
【図４】 図３に示したクロックドインバータの構成を
示す回路図である。
【図５】 図１で説明したＳＤＲＡＭに含まれるカウン
タの一部の構成を示す回路図である。
【図６】 図５に示したクロックドインバータの構成を
示す回路図である。
【図７】 図１で説明したＳＤＲＡＭに含まれるカウン
タの残りの部分の構成を示す回路図である。
【図８】 図５〜図７で示したカウンタの動作を示すタ
イムチャートである。
【図９】 図１で説明したＳＤＲＡＭに含まれる信号発
生回路の一部分の構成を示す回路図である。
【図１０】 図１で説明したＳＤＲＡＭに含まれる信号
発生回路の他の部分を示す回路図である。
【図１１】 従来のＳＤＲＡＭの概略構成を示すブロッ
ク図である。
【図１２】 図１１に示したメモリアレイの一部とそれ
に関連する部分の構成を示す回路図である。
【図１３】 図１１に示したＳＤＲＡＭのデータ読出動
作を示すタイムチャートである。
【図１４】 図１１に示したＳＤＲＡＭの他のデータ読
出動作を示すタイムチャートである。
【図１５】 図１４に示したデータ読出動作の問題点を
説明するためのタイムチャートである。
【符号の説明】
１ クロックバッファ回路、２〜７，１１〜１６，２
０，３４〜３８，４４〜４８，５４〜５７、６４〜６
７，７０，９９〜１０７，１１６〜１２３ インバー
タ、８，１８，１９，２６，３３，４３，５３，５８，
６３，６８，８５〜８７，９１〜９６，１１１〜１１４
ＮＡＮＤゲート、１０ 入力信号ラッチ回路、１７，
３１，３２，４１，４２，５１，５２，６１，６２，８
１〜８４，１２４〜１２６ クロックドインバータ、２
１，２２，７１，７２，１６６，１６７，１６９ Ｐチ
ャネルＭＯＳトランジスタ、２３，２４，７３，７４，
１６１〜１６５，１６８，１７０，１７１ Ｎチャネル
ＭＯＳトランジスタ、３０，４０，５０，６０，８０
信号発生回路、４９，５９，６９，９７，９８，１２７
〜１２９ ＮＯＲゲート、８８，１０８，１３０，１３
１ フリップフロップ、１５１ クロックバッファ、１
５２ 制御信号バッファ、１５３ アドレスバッファ、
１５４ モードレジスタ、１５５ 制御回路、１５６〜
１５９ メモリアレイ、１６０ Ｉ／Ｏバッファ、ＭＣ
メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット
線対、ＩＯ，／ＩＯ データ入出力線対、ＣＳＬ 列選
択線、ＥＱイコライザ、ＳＡ センスアンプ、ＣＳＧ
列選択ゲート。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期して予め定められた
    ビット数のデータの読出／書込を行なう同期型半導体記
    憶装置であって、 行列状に配列された複数のメモリセルと、各行に対応し
    て設けられたワード線と、各列に対応して設けられたビ
    ット線対とを含むメモリアレイ、 行アドレス信号に従って複数の前記ワード線のうちのい
    ずれかのワード線を選択し、そのワード線を選択レベル
    にしてそのワード線に対応する複数のメモリセルを活性
    化させ、リセット信号に応答してそのワード線を非選択
    レベルにする行選択回路、 各ビット線対に対応して設けられ、前記行選択回路によ
    ってワード線が選択レベルにされたことに応じて対応の
    ビット線対に生じた微小電位差を予め定められた電圧に
    増幅するセンスアンプ、 列アドレス信号に従って複数の前記ビット線対のうちの
    前記予め定められたビット数と同数のビット線対を順次
    選択する列選択回路、 前記列選択回路によって選択されたビット線対を介して
    前記行選択回路によって活性化されたメモリセルのデー
    タの読出／書込を行なう読出／書込回路、および前記行
    選択回路によってワード線が選択レベルにされてから予
    め定められた第１の時間が経過し、かつ前記列選択回路
    によって前記予め定められたビット数と同数のビット線
    対が選択されたことに応じて、前記行選択回路に前記リ
    セット信号を与える信号発生回路を備える、同期型半導
    体記憶装置。
  2. 【請求項２】 前記行選択回路は、アクティブ命令が入
    力されたことに応じて活性化され、 前記センスアンプは、前記アクティブ命令が入力されて
    から予め定められた第２の時間経過後に活性化され、 前記列選択回路は、前記アクティブ命令の入力後に読出
    ／書込命令が入力されたことに応じて活性化され、 前記信号発生回路は、前記センスアンプが活性化されて
    から予め定められた第３の時間が経過し、かつ前記列選
    択回路によって前記予め定められたビット数と同数のビ
    ット線対が選択されたことに応じて、前記行選択回路に
    前記リセット信号を与える、請求項１に記載の同期型半
    導体記憶装置。
  3. 【請求項３】 さらに、前記行選択回路によってワード
    線が非選択レベルにされたことに応じて各ビット線対を
    予め定められた電位にイコライズするイコライザを備え
    る、請求項１または請求項２に記載の同期型半導体記憶
    装置。
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