KR20200004002A - 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은 외부 장치로부터 제1 활성 커맨드를 수신하는 단계, 활성 커맨드가 수신된 이후에, 외부 장치로부터 적어도 하나의 동작 커맨드를 수신하는 단계, 적어도 하나의 동작 커맨드를 수신한 이후에, 프리차지 커맨드를 수신하는 단계, 및 프리차지 커맨드가 수신된 이후에, 외부 장치로부터 제2 활성 커맨드를 수신하는 단계를 포함하고, 적어도 하나의 동작 커맨드가 쓰기 커맨드를 포함하지 않는 경우, 프리차지 커맨드가 수신된 시점으로부터 제1 프리차지 기준 시간이 경과한 이후에, 제2 활성 커맨드가 수신되고, 적어도 하나의 동작 커맨드가 쓰기 커맨드를 포함하는 경우, 프리차지 커맨드가 수신된 시점으로부터 제2 프리차지 기준 시간이 경과한 이후에, 제2 활성 커맨드가 수신된다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
DRAM 장치는 빠른 동작 속도를 갖기 때문에, 컴퓨팅 시스템의 버퍼 메모리, 또는 시스템 메모리, 또는 동작 메모리로서 널리 사용된다. 일반적인 DRAM 장치는 컨트롤러의 제어에 따라 워드라인을 활성화하고, 활성화된 워드라인과 연결된 메모리 셀들에 대한 읽기/쓰기 동작을 수행한다. 이 때, 워드라인으로 제공되는 고전압으로 인하여 메모리 장치 내부에서 다양한 교란이 발생하고, 이는 메모리 장치의 신뢰성을 저하시키는 원인이 된다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명은 향상된 신뢰성을 갖는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은 외부 장치로부터 제1 활성 커맨드를 수신하는 단계, 상기 활성 커맨드가 수신된 이후에, 상기 외부 장치로부터 적어도 하나의 동작 커맨드를 수신하는 단계, 상기 적어도 하나의 동작 커맨드를 수신한 이후에, 프리차지 커맨드를 수신하는 단계, 및 상기 프리차지 커맨드가 수신된 이후에, 상기 외부 장치로부터 제2 활성 커맨드를 수신하는 단계를 포함하고, 상기 적어도 하나의 동작 커맨드가 쓰기 커맨드를 포함하지 않는 경우, 상기 프리차지 커맨드가 수신된 시점으로부터 제1 프리차지 기준 시간이 경과한 이후에, 상기 제2 활성 커맨드가 수신되고, 상기 적어도 하나의 동작 커맨드가 상기 쓰기 커맨드를 포함하는 경우, 상기 프리차지 커맨드가 수신된 시점으로부터 제2 프리차지 기준 시간이 경과한 이후에, 상기 제2 활성 커맨드가 수신된다.
본 발명의 실시 예에 따른 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은 외부 장치로부터 활성 커맨드를 수신하는 단계, 상기 활성 커맨드를 수신한 이후에, 상기 외부 장치로부터 적어도 하나의 동작 커맨드를 수신하는 단계, 상기 적어도 하나의 동작 커맨드를 수신한 이후에, 상기 외부 장치로부터 프리차지 커맨드를 수신하는 단계, 및 상기 적어도 하나의 동작 커맨드가 쓰기 커맨드를 포함하는 경우, 상기 쓰기 커맨드에 대응하는 쓰기 데이터를 상기 프리차지 커맨드를 수신한 이후에 상기 복수의 워드라인들 중 선택 워드라인에 연결된 선택 메모리 셀들에 기입하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 비트라인들과 연결되고, 외부 장치와 데이터를 주고받도록 구성된 입출력 회로, 상기 외부 장치로부터 수신된 활성 커맨드, 적어도 하나의 동작 커맨드, 및 프리차지 커맨드를 디코딩하도록 구성된 커맨드 디코더, 상기 커맨드 디코더의 디코딩 결과를 기반으로 상기 적어도 하나의 동작 커맨드 중 쓰기 커맨드를 검출하도록 구성된 쓰기 커맨드 검출기, 및 상기 활성 커맨드에 응답하여, 상기 복수의 워드라인들 중 선택 워드라인을 활성화시키도록 구성된 제어 로직 회로를 포함하고, 상기 쓰기 커맨드 검출기에 의해 상기 쓰기 커맨드가 검출된 경우, 상기 제어 로직 회로는 상기 프리차지 커맨드를 수신한 이후에, 상기 쓰기 커맨드에 대응하는 쓰기 데이터를 상기 복수의 메모리 셀들 중 상기 선택 워드라인과 연결된 선택 메모리 셀들에 기입한다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 상세하게 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 도면이다.
도 4는 도 1의 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5a 및 도 5b는 메모리 장치의 각 동작에 따른 상태도(state diagram)을 보여준다.
도 6a 및 도 6b는 도 1의 메모리 장치의 동작을 보여주는 타이밍도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 8는 도 7의 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 도 7의 메모리 장치의 상태도를 예시적으로 보여주는 도면이다.
도 10a 및 도 10b는 도 7의 메모리장치의 동작을 보여주는 타이밍도들이다.
도 11은 도 7의 입출력 회로의 일부를 예시적으로 보여주는 도면이다.
도 12a는 도 7의 입출력 회로의 일부 구성을 예시적으로 보여주는 도면이다.
도 12b는 도 12a의 메모리 장치로 제공되는 신호를 보여주는 타이밍도이다.
도 13은 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치가 적용된 전자 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(11) 및 메모리 장치(100)를 포함할 수 있다. 메모리 컨트롤러(11)는 메모리 장치(100)에 데이터(DATA)를 저장하거나 또는 메모리 장치(100)에 저장된 데이터(DATA)를 독출하기 위하여, 메모리 장치(100)로 어드레스(ADDR) 및 커맨드(CMD)를 전송할 수 있다.
예시적인 실시 예에서, 어드레스(ADDR)는 행 어드레스(RA), 열 어드레스(CA), 뱅크 어드레스(BA) 등을 포함할 수 있고, 커맨드(CMD)는 활성 커맨드(ACT), 쓰기 커맨드(WR), 읽기 커맨드(RD), 또는 프리차지 커맨드(PRE) 등을 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 어드레스(ADDR) 및 커맨드(CMD)는 다른 다양한 형태의 어드레스 및 커맨드를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(11)의 제어에 따라 메모리 컨트롤러(11)로부터 제공된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(11)로 제공할 수 있다.
이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory)이고, 메모리 컨트롤러(11) 및 메모리 장치(100)는 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 SRAM, SDRAM, MRAM, FRAM, ReRAM, PRAM, 등과 같은 다양한 메모리 장치들 중 어느 하나일 수 있으며, 메모리 컨트롤러(11) 및 메모리 장치(100)는 LPDDR, USB, MMC, PCI, PCI-E, ATA, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스들 중 어느 하나를 기반으로 통신할 수 있다.
예시적인 실시 예에서, 메모리 장치(100)는 쓰기 커맨드 검출기(110)를 포함할 수 있다. 쓰기 커맨드 검출기(110)는 메모리 컨트롤러(11)로부터 제공된 커맨드(CMD) 중 쓰기 커맨드(WR)를 검출하도록 구성될 수 있다. 예를 들어, 메모리 장치(100)에 대한 쓰기 동작 또는 읽기 동작을 수행하기 위하여, 메모리 컨트롤러(11)는 활성 커맨드(ACT) 및 행 어드레스(RA)를 메모리 장치(100)로 제공할 수 있다. 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여, 행 어드레스(RA)에 대응하는 워드라인을 활성화(activation) 또는 오픈시킬 수 있다.
이후에, 메모리 컨트롤러(11)는 활성화된 워드라인과 연결된 메모리 셀들에 저장된 데이터를 읽기 위하여 읽기 커맨드(RD)를 메모리 장치(100)로 전송하거나 또는 활성화된 워드라인과 연결된 메모리 셀들에 데이터를 저장하기 위하여 쓰기 커맨드(WR)를 메모리 장치(100)로 전송할 수 있다. 쓰기 커맨드 검출기(110)는 메모리 컨트롤러(11)로부터 수신된 커맨드들(CMD) 중 쓰기 커맨드(WR)를 검출하도록 구성될 수 있다. 이 후에, 메모리 컨트롤러(11)는 활성화된 워드라인을 비활성화(deactivation) 또는 클로즈(close)시키기 위하여, 프리차지 커맨드(PRE)를 메모리 장치(100)로 전송할 수 있다.
예시적인 실시 예에서, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 수신된 읽기 커맨드(RD)에 응답하여 데이터(DATA)를 메모리 컨트롤러(11)로 전송할 수 있다. 반면에, 메모리 장치(100)는 프리차지 커맨드(PRE)가 수신된 이후에, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE)에 수신된 쓰기 커맨드(WR)에 대응하는 쓰기 동작을 수행할 수 있다.
다시 말해서, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 수신된 쓰기 커맨드(WR)에 응답하여 직접적인 쓰기 동작을 수행하지 않으며, 수신된 쓰기 커맨드(WR)에 대한 직접적인 쓰기 동작은 프리차지 커맨드(PRE)에 응답하여 수행될 수 있다. 이 때, 직접적인 쓰기 동작은 활성화된 워드라인과 연결된 메모리 셀들에 데이터를 저장하는 동작을 가리킨다. 예시적인 실시 예에서, 비록 쓰기 동작은 수행되지 않더라도, 메모리 컨트롤러(11)로부터 제공되는 쓰기 데이터는 별도의 입출력 회로에 설정될 수 있다.
이하에서, 설명의 편의를 위하여, 메모리 컨트롤러(11)로부터 제공되는 쓰기 데이터를 입출력 회로에 설정하는 동작은 "데이터 입력 동작"이라 칭하고, 메모리 장치(100)가 메모리 셀들에 데이터를 기입하는 동작은 "셀 쓰기 동작"이라 칭한다.
일반적인 DRAM 장치는 프리차지 커맨드(PRE)를 수신하고, 프리차지 기준 시간이 경과한 이후에, 다음 활성 커맨드(ACT)를 수신할 수 있다. 이 때, 프리차지 기준 시간은 활성화된 워드라인을 비활성화시키거나 또는 읽기 데이터 또는 쓰기 데이터를 송수신하기 위해 미리 정해진 시간일 수 있다.
본 발명의 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하지 않는 경우, 프리차지 커맨드(PRE)가 수신된 시점으로부터 제1 프리차지 기준 시간(tRP1)이 경과한 후에, 활성 커맨드(ACT)를 수신할 수 있다. 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는 경우, 프리차지 커맨드(PRE)가 수신된 시점으로부터 제2 프리차지 기준 시간(tRP2)이 경과한 후에, 활성 커맨드(ACT)를 수신할 수 있다.
이 때, 제2 프리차지 기준 시간(tRP2)은 제1 프리차지 기준 시간(tRP1)보다 길 수 있다. 이는, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는 경우, 프리차지 커맨드(PRE)에 응답하여 셀 쓰기 동작이 수행되기 때문에, 셀 쓰기 동작을 위한 시간을 확보하기 위함일 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는지 판별하고, 판별 결과에 따라 쓰기 커맨드(WR)에 대한 셀 쓰기 동작의 시점 및 프리차지 기준 시간을 조절할 수 있다. 메모리 장치(100)의 구성 및 동작 방법은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 장치(100)는 쓰기 커맨드 검출기(110), 메모리 셀 어레이(120), 커맨드 디코더(130), 제어 로직 회로(140), 및 입출력 회로(150)를 포함할 수 있다.
쓰기 커맨드 검출기(110)는 메모리 컨트롤러(11)로부터 제공된 커맨드들(CMD) 중 쓰기 커맨드(WR)가 존재하는지 검출할 수 있다. 예를 들어, 커맨드 디코더(130)는 메모리 컨트롤러(11)로부터 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)를 디코딩할 수 있다. 예시적인 실시 예에서, 커맨드(CMD)는 쓰기 커맨드(WR), 읽기 커맨드(RD), 활성 커맨드(ACT), 프리차지 커맨드(PRE) 등과 같은 다양한 종류의 커맨드를 포함할 수 있다.
쓰기 커맨드 검출기(110)는 커맨드 디코더(130)의 디코딩 결과를 기반으로 수신된 커맨드(CMD)가 쓰기 커맨드(WR)인지 판별할 수 있다. 좀 더 상세한 예로서, 쓰기 커맨드 검출기(110)는 커맨드 디코더(130)의 디코딩 결과를 기반으로 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는지 판별할 수 있다. 검출 결과는 제어 로직 회로(140)로 제공될 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 워드라인들 및 비트라인들과 각각 연결될 수 있다. 워드라인들은 Y-디코더(Y-DEC)와 연결되고, 비트라인들은 X-디코더(X-DEC)와 연결될 수 있다.
제어 로직 회로(140)는 커맨드 디코더(130)로부터의 디코딩 결과를 기반으로 메모리 장치(100)의 구성 요소들을 제어할 수 있다. 예를 들어, 커맨드 디코더(130)의 디코딩 결과가 수신된 커맨드(CMD)가 활성 커맨드(ACT)임을 가리키는 경우, 제어 로직 회로(140)는 활성 커맨드(ACT)와 함께 수신된 행 어드레스(RA)에 대응하는 워드라인이 활성화되도록 Y-디코더(Y-DEC)를 제어할 수 있다. 이 때, 활성화된 워드라인과 연결된 메모리 셀들에 저장된 데이터는 입출력 회로(150)의 감지 증폭기에 설정될 수 있다. 커맨드 디코더(130)의 디코딩 결과가 수신된 커맨드(CMD)가 읽기 커맨드(RD)임을 가리키는 경우, 제어 로직 회로(140)는 읽기 커맨드(RD)와 함께 수신된 열 어드레스(CA)에 대응하는 비트라인들로부터 데이터가 출력되도록 입출력 회로(150)를 제어할 수 있다.
커맨드 디코더(130)의 디코딩 결과가 수신된 커맨드(CMD)가 쓰기 커맨드(WR)임을 가리키는 경우, 제어 로직 회로(140)는 메모리 컨트롤러(11)로부터 수신된 쓰기 데이터를 입출력 회로(150)에 설정할 수 있다. 이 경우, 제어 로직 회로(140)는 수신된 쓰기 데이터에 대한 셀 쓰기 동작을 수행하지 않을 수 있으며, 셀 쓰기 동작은 프리차지 커맨드(PRE)가 수신된 이후에 수행될 수 있다.
커맨드 디코더(130)의 디코딩 결과가 수신된 커맨드(CMD)가 프리차지 커맨드(PRE)임을 가리키는 경우, 제어 로직 회로(140)는 비트라인들이 프리차지되도록 입출력 회로(150) 및 X-디코더(X-DEC)를 제어할 수 있다.
예시적인 실시 예에서, 쓰기 커맨드 검출기(110)에 의해 쓰기 커맨드(WR)가 검출된 경우(다시 말해서, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는 경우), 제어 로직 회로(140)는 상술된 프리차지 동작을 수행하기 이전에, 쓰기 커맨드(WR)에 대응하는 셀 쓰기 동작을 수행할 수 있다. 즉, 제어 로직 회로(140)는, 프리차지 커맨드(PRE)가 수신된 이후에, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)에 대응하는 셀 쓰기 동작을 수행할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 도면이다. 설명의 편의를 위하여, 메모리 셀 어레이(120)의 일부 메모리 셀들이 도 3에 도시되나 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 도 3의 메모리 셀(MC)은 DRAM 셀인 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2 및 도 3을 참조하면, 메모리 셀 어레이(120)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC) 각각은 액세스 트랜지스터(TR) 및 스토리지 캐패시터(C)를 포함할 수 있다. 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)의 일단은 복수의 비트라인들(BL1~BLm)과 연결되고, 타단은 각각의 스토리지 캐패시터(C)와 연결된다. 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)의 게이트는 복수의 워드라인들(WL1~WLm)과 각각 연결된다. 캐패시터(C)의 일단은 전압 단자와 연결될 수 있다. 전압 단자는 특정 레벨의 전압(예를 들어, 접지 전압 또는 전원 전압(VCC)의 1/2)과 연결될 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(11)로부터의 활성 커맨드(ACT)에 응답하여 복수의 워드라인들(WL1~WLn) 중 어느 하나가 선택되고, 선택된 워드라인이 활성화됨에 따라, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 복수의 비트라인들(BL1~BLm)을 통해 입출력 회로(150)로 제공될 수 있다.
도 4는 도 1의 메모리 장치의 동작 방법을 보여주는 순서도이다. 이하에서, 설명의 편의를 위하여, 메모리 컨트롤러(11)로부터의 동작 커맨드(OP)는 읽기 커맨드(RD), 쓰기 커맨드(WR), 또는 프리차지 커맨드(PRE)인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 동작 커맨드(OP)는 다른 동작을 제어하기 위한 다양한 커맨드들을 포함할 수 있다.
도 1 내지 도 4를 참조하면, S105 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT)를 수신할 수 있다.
S115 단계에서, 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여 선택된 워드라인을 활성화시킬 수 있다. 예를 들어, 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여, 메모리 컨트롤러(11)로부터 수신된 행 어드레스(RA)에 대응하는 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다. 예시적인 실시 예에서, 선택된 워드라인의 활성화는 선택된 워드라인으로 고전압을 인가함으로써 수행될 수 있다. 고전압은 선택된 워드라인과 연결된 메모리 셀들의 액세스 트랜지스터들을 턴-온시키는 전압일 수 있다. 예시적인 실시 예에서, 행 어드레스(RA)는 활성 커맨드(ACT)와 함께 수신될 수 있다.
S120 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 동작 커맨드(OP CMD)를 수신할 수 있다. 동작 커맨드(OP CMD)는 읽기 커맨드(RD), 쓰기 커맨드(WR), 또는 프리차지 커맨드(PRE) 등과 같이 메모리 장치(100)의 동작을 제어하기 위한 커맨드를 포함할 수 있다.
S125 단계에서, 메모리 장치(100)는 수신된 동작 커맨드(OP CMD)가 프리차지 커맨드(PRE)인지 판별할 수 있다. 수신된 동작 커맨드(OP CMD)가 프리차지 커맨드(PRE)가 아닌 경우, S130 단계에서, 메모리 장치(100)는 수신된 동작 커맨드(CMD)가 읽기 커맨드(RD)인지 판별할 수 있다.
수신된 동작 커맨드(OP CMD)가 읽기 커맨드(RD)인 경우, S135 단계에서, 메모리 장치(100)는 수신된 동작 커맨드(OP CMD)(즉, 읽기 커맨드(RD))에 응답하여, 데이터를 메모리 컨트롤러(11)로 출력할 수 있다. 예를 들어, S115 단계에서, 메모리 장치(100)가 선택된 워드라인을 활성화함에 따라, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 입출력 회로(150)의 감지 증폭부에 설정될 수 있다. 메모리 장치(100)는 읽기 커맨드(RD)에 응답하여 감지 증폭부에 설정된 데이터를 입출력 라인을 통해 메모리 컨트롤러(11)로 제공할 수 있다.
수신된 동작 커맨드(OP CMD)가 읽기 커맨드(RD)가 아닌 경우(즉, 쓰기 커맨드(WR)인 경우), S140 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 수신된 쓰기 데이터를 입출력 회로(150)에 설정 또는 저장할 수 있다.
S135 단계 또는 S140 단계 이후에, 메모리 장치(100)는 S120 단계를 수행할 수 있다. 예시적으로, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 프리차지 커맨드(PRE)가 수신될 때까지 S120 단계 내지 S140 단계를 반복 수행할 수 있다.
메모리 컨트롤러(11)로부터 수신된 동작 커맨드(OP CMD)가 프리차지 커맨드(PRE)인 경우, S145 단계에서, 메모리 장치(100)는 수신된 동작 커맨드(OP CMD) 중 쓰기 커맨드(WR)가 존재하는지 판별할 수 있다. 예를 들어, 도 1 및 도 2를 참조하여 설명된 쓰기 커맨드 검출기(110)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에서 쓰기 커맨드(WR)가 존재하는지 검출할 수 있다. 즉, S145 단계의 판별동작은 쓰기 커맨드 검출기(110)에 의해 수행될 수 있다.
수신된 동작 커맨드(OP CMD) 중 쓰기 커맨드(WR)가 존재하지 않는 경우(즉, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하지 않는 경우, S150 단계에서, 메모리 장치(100)는 제1 프리차지 기준 시간(tRP1)를 기반으로 유휴 상태로 진입할 수 있다. 예를 들어, 제1 프리차지 기준 시간(tRP1)은, 프리차지 동작 또는 다른 동작(예를 들어, 데이터 출력 동작)을 위하여, 프리차지 커맨드(PRE)가 수신된 시점으로부터 다음 활성 커맨드(ACT)가 수신되는 시점까지 보장되어야 할 기준 시간일 수 있다. 즉, 메모리 장치(100)는 제1 프리차지 기준 시간(tRP1) 동안 아직 수행되지 않은 동작 커맨드(OP CMD)에 대한 동작을 완료하고, 비트라인들을 프리차지함으로써, 유휴 상태(Idle state)로 진입할 수 있다.
수신된 동작 커맨드(OP CMD) 중 쓰기 커맨드(WR)가 존재하는 경우(즉, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는 경우, S155 단계에서, 메모리 장치(100)는 프리차지 커맨드(PRE)에 응답하여 셀 쓰기 동작을 수행할 수 있다.
예를 들어, S130 단계 및 S140 단계의 동작에서 설명된 바와 같이, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 수신된 쓰기 커맨드(WR)에 대한 쓰기 동작(즉, 메모리 셀들에 데이터를 기입하는 동작)은 수행되지 않을 수 있다. 즉, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 수신되더라도, 쓰기 커맨드(WR)에 대응하는 쓰기 데이터는 입출력 회로(150)에 저장되며, 메모리 셀 어레이(120)에 저장되지 않을 것이다.
이 경우, 메모리 장치(100)는 프리차지 커맨드(PRE)가 수신된 이후에, 프리차지 커맨드(PRE)에 응답하여 쓰기 커맨드(WR)에 대응하는 쓰기 동작(즉, 메모리 셀 어레이에 쓰기 데이터를 기입하는 동작)을 수행할 수 있다.
S160 단계에서, 메모리 장치(100)는 제2 프리차지 기준 시간(tRP2)을 기반으로 유휴 상태로 진입할 수 있다. 예를 들어, 앞서 설명된 바와 유사하게, 제2 프리차지 기준 시간(tRP2)은, 프리차지 동작 또는 다른 동작(예를 들어, 데이터 쓰기 동작)을 위하여, 프리차지 커맨드(PRE)가 수신된 시점으로부터 다음 활성 커맨드(ACT)가 수신되는 시점까지 보장되어야 할 기준 시간일 수 있다. 이 때, 제2 프리차지 기준 시간(tRP2)은 제1 프리차지 기준 시간(tRP1)보다 길 수 있다.
예시적인 실시 예에서, S150 단계 또는 S160 단계의 동작 이후에, 메모리 장치(100)는 유휴 상태로 진입할 수 있고, 유휴 상태로 진입한 메모리 장치(100)는 S110 단계의 동작을 다시 수행할 수 있다.
도 5a 및 도 5b는 메모리 장치의 각 동작에 따른 상태도(state diagram)을 보여준다. 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 도 5a를 참조하여, 종래의 메모리 장치의 상태도가 설명되고, 도 5b를 참조하여, 본 발명의 실시 예에 따른 메모리 장치(100)의 상태도가 설명된다. 도면의 간결성 및 설명의 편의를 위하여, 본 발명의 실시 예들을 설명하는데 불필요한 구성 요소들은 생략된다.
도 5a 및 도 5b의 점선(dot line)은 자동적인 시퀀스(Automatic Sequence)를 가리킨다. 도 5a 및 도 5b의 점선(dot line)에 대응하는 상태 이동은 별도의 커맨드 없이 자동적으로 수행될 수 있다.
먼저, 도 5a를 참조하면, 종래의 메모리 장치는 활성 커맨드(ACT)에 응답하여, 유휴 상태(Idle)에서 활성 상태(Active)로 진입할 수 있다. 활성 상태(Active)는 선택된 워드라인이 활성화된 상태를 가리킬 수 있다.
활성 상태(Active), 쓰기 상태(Writing), 또는 읽기 상태(Reading)의 메모리 장치는 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)에 응답하여 쓰기 상태(Writing) 또는 읽기 상태(Reading)로 진입하고, 셀 쓰기 동작(즉, 메모리 셀들에 데이터를 기입하는 동작) 또는 읽기 동작(즉, 데이터를 출력하는 동작)을 수행한 이후에, 활성 상태(Active)로 진입할 수 있다.
활성 상태(Active), 쓰기 상태(Writing), 또는 읽기 상태(Reading)의 메모리 장치는 자동 프리차지 쓰기 커맨드(WRA) 또는 자동 프리차지 읽기 커맨드(RDA)에 응답하여 쓰기 상태(Writing) 또는 읽기 상태(Reading)로 진입하고, 쓰기 동작(즉, 메모리 셀들에 데이터를 기입하는 동작) 또는 읽기 동작(즉, 데이터를 출력하는 동작)을 수행한 이후에, 프리차지 상태(Precharging)로 진입할 수 있다. 자동 프리차지 쓰기 커맨드(WRA) 또는 자동 프리차지 읽기 커맨드(RDA)는 별도의 프리차지 커맨드(PRE) 없이 쓰기 동작 또는 읽기 동작을 완료한 이후에, 프리차지 동작을 수행하기 위한 커맨드일 수 있다.
활성 상태(Active), 쓰기 상태(Writing), 또는 읽기 상태(Reading)의 메모리 장치는 프리차지 커맨드(PRE)에 응답하여, 프리차지 상태(Precharging)로 진입할 수 있다. 프리차지 상태(Precharging)의 메모리 장치는 프리차지 동작을 완료한 이후에, 유휴 상태(Idle)로 진입할 수 있다.
상술된 바와 같이, 종래의 메모리 장치는 프리차지 커맨드(PRE)를 수신하기 이전에, 쓰기 커맨드(WR), 읽기 커맨드(RD), 자동 프리차지 쓰기 커맨드(WRA), 또는 자동 프리차지 읽기 커맨드(RDA)를 수신한 경우, 각 커맨드에 응답하여 대응하는 상태로 진입하여 대응하는 동작을 수행하도록 구성된다.
반면에, 본 발명의 실시 예에 따르면, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 수신된 쓰기 커맨드(WR)에 대한 별도의 쓰기 동작을 수행하고, 프리차지 커맨드(PRE)가 수신된 이후에, 상술된 쓰기 커맨드(WR)에 대한 쓰기 동작을 수행할 수 있다.
좀 더 상세한 예로서, 도 1 및 도 5b를 참조하면, 유휴 상태(Idle)의 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여, 활성 상태(Active)로 진입할 수 있다.
활성 상태(Active) 또는 읽기 상태(Reading)의 메모리 장치(100)는 읽기 커맨드(RD)에 응답하여 읽기 상태(Reading)로 진입하고, 읽기 동작(즉, 데이터 출력 동작)을 수행한 이후에, 활성 상태(Active)로 진입할 수 있다.
활성 상태(Active) 또는 읽기 상태(Reading)의 메모리 장치(100)는 쓰기 커맨드(WR)에 응답하여 셀 쓰기 동작을 수행하지 않을 수 있다. 즉, 도 5a를 참조하여 설명된 바와 달리, 메모리 장치(100)가 활성 상태(Active) 또는 읽기 상태(Reading)에서 쓰기 커맨드(WR)를 수신한 경우, 메모리 장치(100)는 쓰기 상태(Writing)로 진입하지 않고, 현재 상태를 유지하거나 또는 활성 상태(Active)로 진입할 수 있다. 이 경우, 데이터 입력 동작은 수행될 수 있다.
활성 상태(Active) 또는 읽기 상태(Reading)의 메모리 장치(100)는 프리차지 커맨드(PRE) 및 자동 프리차지 읽기 커맨드(RDA)에 응답하여, 판별 상태(Determining)로 진입할 수 있다. 판별 상태(Determining)는 활성 커맨드(ACT)가 수신된 시점으로부터 현재 시점(즉, 프리차지 커맨드(PRE) 및 자동 프리차지 읽기 커맨드(RDA))까지의 구간 동안에 수신된 쓰기 커맨드(WR)가 존재하는지 판별하는 동작을 수행하는 상태일 수 있다. 즉, 판별 상태(Determining)의 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이의 구간, 또는 활성 커맨드(ACT) 및 자동 프리차지 읽기 커맨드(RDA) 사이의 구간에서 수신된 쓰기 커맨드(WR)가 존재하는지 판별할 수 있다.
예시적인 실시 예에서, 자동 프리차지 읽기 커맨드(RDA)가 수신된 경우, 별도의 프리차지 커맨드 없이 읽기 동작 이후에 프리차지 동작이 수행되므로, 메모리 장치(100)는 프리차지 커맨드(PRE)와 동일하게, 자동 프리차지 읽기 커맨드(RDA)에 응답하여 판별 상태(Determining)로 진입할 수 있다.
판별 상태(Determining)에서의 판별 결과에 따라, 쓰기 커맨드(WR)가 존재하는 경우, 메모리 장치(100)는 쓰기 상태(Writing)로 진입하여, 대응하는 쓰기 동작을 수행할 수 있다. 이후에, 메모리 장치(100)는 프리차지 상태(Precharging)로 진입할 수 있다.
판별 상태(Determining)에서의 판별 결과에 따라, 쓰기 커맨드(WR)가 존재하지 않는 경우, 메모리 장치(100)는 읽기 상태(Reading) 또는 프리차지 상태(Precharging)로 진입할 수 있다. 예를 들어, 메모리 장치(100)가 프리차지 커맨드(PRE)에 응답하여 판별 상태(Determining)로 진입한 이후에, 쓰기 커맨드(WR)가 존재하지 않는 것으로 판별된 경우, 메모리 장치(100)는 프리차지 상태(Precharging)로 진입(도 5b의 1점 쇄선(dot-dash line)할 수 있다. 메모리 장치(100)가 자동 프리차지 읽기 커맨드(RDA)에 응답하여 판별 상태로(Determining)로 진입한 이후에, 쓰기 커맨드(WR)가 존재하지 않는 것으로 판별된 경우, 메모리 장치(100)는 읽기 상태(Reading)로 진입(도 5b의 2점 쇄선(two dot-dash line)할 수 있고, 읽기 동작을 완료한 이후에, 프리차지 상태(Precharging)로 진입할 수 있다.
활성 상태(Active) 또는 읽기 상태(Reading)의 메모리 장치(100)는 자동 프리차지 쓰기 커맨드(WRA)에 응답하여, 쓰기 상태(Writing)로 진입할 수 있고, 쓰기 동작을 완료한 이후에, 프리차지 상태(Precharging)로 진입할 수 있다.
예시적인 실시 예에서, 자동 프리차지 쓰기 커맨드(WRA)가 수신된 경우, 별도의 프리차지 커맨드 없이 쓰기 동작 이후에 프리차지 동작이 수행되므로, 메모리 장치(100)는 쓰기 상태(Writing)로 진입하여 쓰기 동작을 수행하고, 이후에 프리차지 상태(Precharging)로 진입할 수 있다.
프리차지 상태(Precharging)의 메모리 장치(100)는 프리차지 동작을 수행한 이후에, 유휴 상태(Idle)로 진입할 수 있다. 예시적인 실시 예에서, 읽기 상태(Reading)로부터 프리차지 상태(Precharging)를 통해 유휴 상태(Idle)로 진입하는 경로는 제1 프리차지 기준 시간(tRP1) 동안 수행될 수 있다. 쓰기 상태(Writing)로부터 프리차지 상태(Precharging)를 통해 유휴 상태(Idle)로 진입하는 경로는 제2 프리차지 기준 시간(tRP1) 동안 수행될 수 있고, 제2 프리차지 기준 시간(tRP2)은 제1 프리차지 기준 시간(tRP1)보다 길 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에서 쓰기 커맨드(WR)가 수신된 경우, 쓰기 커맨드(WR)에 대한 직접적인 쓰기 동작을 프리차지 커맨드(PRE)에 응답하여 수행할 수 있다.
도 6a 및 도 6b는 도 1의 메모리 장치의 동작을 설명하기 위한 타이밍도들이다. 도면의 간결성 및 설명의 편의를 위하여, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 2개의 동작 커맨드들이 수신되는 구성을 기준으로 본 발명의 실시 예들이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 6a를 참조하여, 쓰기 커맨드(WR)가 존재하는 않는 실시 예가 설명되고, 도 6b를 참조하여, 쓰기 커맨드(WR)가 존재하지 않는 실시 예가 설명된다.
먼저 도 1 및 도 6a를 참조하면, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT) 및 제1 행 어드레스(RA1)를 수신할 수 있다. 예시적인 실시 예에서, 제1 행 어드레스(RA1)는 뱅크 어드레스(BA) 또는 뱅크 그룹에 대한 정보를 포함할 수 있다. 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여, 제1 행 어드레스(RA1)에 대응하는 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다. 예시적인 실시 예에서, 선택된 워드라인이 활성화됨에 따라, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 입출력 회로(150)에 저장될 수 있다.
이 후에, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 제1 읽기 커맨드(RD1) 및 제1 열 어드레스(CA1)를 수신할 수 있다. 이후에, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 제2 읽기 커맨드(RD2) 및 제2 열 어드레스(CA2)를 수신할 수 있다. 이후에, 메모리 장치(100)는 프리차지 커맨드(PRE) 및 뱅크 어드레스(BA) 또는 모든 뱅크에 대한 정보(all)를 수신할 수 있다.
메모리 장치(100)는 제1 읽기 커맨드(RD1)에 응답하여, 제1 읽기 커맨드(RD1)가 수신된 시점으로부터 읽기 레이턴시(RL: Read Latency) 이후에, 제1 행 어드레스(CA1)와 대응되는 데이터를 출력하는 제1 데이터 출력 동작(DOUT1)을 수행할 수 있다. 메모리 장치(100)는 제2 읽기 커맨드(RD2)에 응답하여, 제2 읽기 커맨드(RD2)가 수신된 시점으로부터 읽기 레이턴시(RL) 이후에, 제2 행 어드레스(CA2)와 대응되는 데이터를 출력하는 제2 데이터 출력 동작(DOUT2)을 수행할 수 있다.
예시적인 실시 예에서, 읽기 레이턴시(RL)는 제1 또는 제2 읽기 커맨드(RD1 또는 RD2)가 수신된 시점으로부터 대응하는 데이터가 출력되는 시점까지의 시간 구간을 가리킬 수 있다. 읽기 레이턴시(RL)는 메모리 컨트롤러(11) 및 메모리 장치(100)의 인터페이스에 따라 미리 정의된 값일 수 있다.
메모리 장치(100)는 제1 및 제2 데이터 출력 동작들(DOUT1, DOUT2)을 완료한 이후에, 프리차지 커맨드(PRE)에 응답하여 프리차지 동작(PREC)을 수행할 수 있다. 프리차지 동작(PREC)은 메모리 장치(100)의 비트라인들을 프리차지 전압으로 충전하는 동작을 가리킨다. 프리차지 전압은 데이터 "1"에 대응하는 비트라인 전압과 데이터 "0"에 대응하는 비트라인 전압의 중간 값일 수 있다.
메모리 장치(100)는 프리차지 커맨드(PRE)가 수신된 시점으로부터 제1 프리차지 기준 시간(tRP1)이 경과한 이후에, 다음 활성 커맨드(ACT)를 수신할 수 있다. 예를 들어, 도 6a와 같이, 프리차지 커맨드(PRE)가 수신된 이후에, 이전 제2 읽기 커맨드(RD2)에 대한 제2 데이터 출력 동작(DOUT2)이 수행될 수 있고, 이후에, 프리차지 동작(PREC)이 수행될 수 있다. 메모리 장치(100)는 프리차지 동작(PREC)을 완료한 이후에, 활성 커맨드(ACT)에 대한 워드라인 활성화 동작을 수행할 수 있다.
즉, 메모리 장치(100)가 정상적으로 동작하기 위해서는 프리차지 커맨드(PRE)가 수신된 이후에, 수행되지 않은 동작(예를 들어, 제2 데이터 출력 동작(DOUT2)) 또는 프리차지 동작(PREC)을 수행하기 위한 시간이 요구될 수 있다. 이러한 동작이 정상적으로 수행될 수 있도록 제1 프리차지 기준 시간(tRP1)이 결정될 수 있다.
상술된 바와 같이, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 수신된 읽기 커맨드들(RD1, RD2)에 대하여, 읽기 커맨드들(RD1, RD2)이 수신된 시점으로부터 읽기 레이턴시(RL) 이후에 대응하는 제1 및 제2 데이터 출력 동작(DOUT1, DOUT2)을 수행할 수 있다.
다음으로, 도 1 및 도 6b를 참조하면, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT) 및 제1 행 어드레스(RA1)를 수신할 수 있고, 이에 응답하여 선택된 워드라인을 활성화할 수 있다. 이후에, 메모리 장치(100)는 제1 읽기 커맨드(RD1) 및 제1 행 어드레스(CA1)를 수신하고, 읽기 레이턴시(RL) 이후에 제1 데이터 출력 동작(DOUT1)을 수행할 수 있다.
메모리 장치(100)는 제2 쓰기 커맨드(WR2) 및 제2 행 어드레스(CA2)를 수신하고, 쓰기 레이턴시(WL)가 경과한 이후에, 제2 데이터 입력 동작(DIN2)을 수행할 수 있다. 제2 데이터 입력 동작(DIN2)은 제2 행 어드레스(CA2)에 대응하는 메모리 셀들에 기입될 쓰기 데이터를 수신하는 동작을 가리킨다. 수신된 쓰기 데이터는 메모리 장치(100)의 입출력 회로(150)에 저장될 수 있다. 이 때, 메모리 장치(100)는 제2 데이터 입력 동작(DIN2) 이외에 다른 셀 쓰기 동작(즉, 메모리 셀에 입력된 데이터를 저장하는 동작)은 수행하지 않을 수 있다.
이후에, 메모리 장치(100)는 프리차지 커맨드(PRE) 및 뱅크 어드레스(BA) 또는 또는 모든 뱅크에 대한 정보(all)를 수신할 수 있다. 이 때, 도 6a의 실시 예와 달리, 도 6b의 실시 예에서, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 제2 쓰기 커맨드(WR2)가 존재하므로, 메모리 장치(100)는 프리차지 커맨드(PRE)에 응답하여 제2 쓰기 커맨드(WR2)에 대응하는 셀 쓰기 동작(WR OP)을 수행할 수 있다. 셀 쓰기 동작(WR OP)은 제2 데이터 입력 동작(DIN2)에 의해 수신된 쓰기 데이터를 메모리 셀들에 직접 기입하는 동작을 가리킨다. 셀 쓰기 동작(WR OP)이 완료된 이후에, 메모리 장치(100)는 프리차지 동작(PREC)을 수행할 수 있다.
예시적인 실시 예에서, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는 경우, 프리차지 커맨드(PRE)가 수신된 이후에 셀 쓰기 동작(WR OP)이 수행되기 때문에, 프리차지 커맨드(PRE)가 수신된 시점으로부터 다음 활성 커맨드(ACT)가 수신되는 시점까지 보장되어야 할 시간(즉, 제2 프리차지 기준 시간(tRP2))은 앞서 설명된 제1 프리차지 기준 시간(tRP1)보다 길 수 있다. 이는 셀 쓰기 동작(WR OP)에서 요구되는 시간이 데이터 출력 동작(DOUT)에서 요구되는 시간보다 길기 때문일 수 있다.
상술된 바와 같이, 본 발명의 메모리 장치(100)는, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 수신된 경우, 프라차지 커맨드(PRE)가 수신된 이후에, 쓰기 커맨드(WR)에 대응하는 셀 쓰기 동작을 수행할 수 있다.
활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 수신되지 않은 경우, 메모리 장치(100)는 프리차지 커맨드(PRE)가 수신된 시점으로부터 제1 프리차지 기준 시간(tRP1)이 경과한 이후에 다음 활성 커맨드(ACT)를 수신할 수 있다. 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 수신된 경우, 메모리 장치(100)는 셀 쓰기 동작을 수행하기 위한 시간을 확보하기 위하여, 프리차지 커맨드(PRE)가 수신된 시점으로부터 제2 프리차지 기준 시간(tRP2)이 경과한 이후에 다음 활성 커맨드(ACT)를 수신할 수 있다. 이 때, 제2 프리차지 기준 시간(tRP2)은 제1 프리차지 기준 시간(tRP1)보다 길다.
앞서 설명된 실시 예들에서, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE)를 기준으로 본 발명의 실시 예가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 본 발명에 따른 메모리 장치(100)는 도 5a 및 도 5b를 참조하여 설명된 바와 같이, 활성 커맨드(ACT) 및 자동 프리차지 읽기 커맨드(RDA) 사이의 구간에 쓰기 커맨드(WR)가 존재하는지를 판별하고, 판별 결과에 따라 동작할 수 있다. 즉, 자동적으로 프리차지 동작이 수행되도록 정의된 자동 프리차지 읽기 커맨드(RDA)가 앞서 설명된 프리차지 커맨드(PRE) 대신에 사용될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 7을 참조하면, 메모리 장치(200)는 쓰기 커맨드 검출기(210), 메모리 셀 어레이(220), Y-디코더(Y-DEC), X-디코더(X-DEC), 커맨드 디코더(230), 제어 로직 회로(240), 입출력 회로(250), 및 타이머(270)를 포함할 수 있다.
쓰기 커맨드 검출기(210), 메모리 셀 어레이(220), Y-디코더(Y-DEC), X-디코더(X-DEC), 커맨드 디코더(230), 제어 로직 회로(240), 및 입출력 회로(250)는 도 1 내지 도 7b를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
타이머(270)는 활성 커맨드(ACT)가 수신된 시점으로부터 활성 기준 시간(tRAS)을 카운팅하도록 구성될 수 있다. 예를 들어, 활성 기준 시간(tRAS)은 선택된 워드라인의 활성화 동작, 감지 동작, 전하 공유 동작, 및 재저장 동작을 수행하는데 요구되는 최소 시간일 수 있다. 즉, 활성 기준 시간(tRAS) 동안, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 입출력 장치(250)로 제공되어, 입출력 장치(250)에 저장될 수 있다.
예시적인 실시 예에서, 활성 기준 시간(tRAS)은 메모리 컨트롤러로부터 제공되는 클럭 신호(미도시)에 기반될 수 있으며, 타이머(270)는 클럭 신호를 카운팅하도록 구성될 수 있다. 활성 커맨드(ACT)가 수신된 시점으로부터 활성 기준 시간(tRAS)이 경과한 이후에 (또는 즉시), 타이머(270)는 비활성화 신호를 제어 로직 회로(240)로 제공할 수 있다.
제어 로직 회로(240)는 타이머(270)로부터의 비활성화 신호에 응답하여 활성화된 워드라인을 비활성화 또는 클로즈시킬 수 있다. 예를 들어, 제어 로직 회로(240)는 활성화된 워드라인으로 저전압을 제공함으로써, 활성화된 워드라인을 비활성화 또는 클로즈시킬 수 있다. 저전압은 선택된 워드라인과 연결된 메모리 셀들의 액세스 트랜지스터들을 턴-오프시키는 전압일 수 있다.
종래의 메모리 장치는 활성 커맨드(ACT)에 응답하여 선택된 워드라인을 활성화시키고, 프리차지 커맨드(PRE)에 응답하여 선택된 워드라인을 비활성화시키고, 비트라인들을 프리차지하도록 구성된다. 이 경우, 활성 커맨드(ACT)의 수신 시점 및 프리차지 커맨드(PRE)의 수신 시점 사이의 구간이 길어질 경우, 선택된 워드라인으로 고전압이 인가되는 시간이 길어지고, 이러한 고전압의 워드라인 전압으로 인한 교란(disturbance)이 발생할 수 있다.
반면에, 본 발명에 따른 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여 선택된 워드라인을 활성화시키고, 프리차지 커맨드(PRE)가 수신되기 이전이라도, 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인을 비활성화시킴으로써, 선택된 워드라인으로 고전압이 인가되는 시간이 최소화될 수 있다. 이로 인하여, 상술된 교란이 방지될 수 있다.
예시적인 실시 예에서, 선택된 워드라인이 비활성화된 상태에서, 읽기 커맨드(RD)가 수신되더라도, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 입출력 회로(250)에 저장되어 있기 때문에, 정상적인 데이터 출력 동작이 가능하다.
예시적인 실시 예에서, 제어 로직 회로(240)는 도 1 내지 도 6b를 참조하여 설명된 바와 같이, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에서 쓰기 커맨드(WR)가 수신된 경우, 쓰기 커맨드(WR)에 대응하는 셀 쓰기 동작을 프리차지 커맨드(PRE)가 수신된 이후에 수행할 수 있다.
제어 로직 회로(240)는 프리차지 커맨드(PRE)가 수신된 이후에, 쓰기 커맨드(WR)에 대응하는 셀 쓰기 동작을 수행하기 위하여, 별도의 활성 커맨드(ACT) 없이, 비활성화된 워드라인을 다시 활성화시킬 수 있다. 따라서, 선택된 워드라인이 비활성화된 상태에서, 쓰기 커맨드가 수신되더라도, 메모리 장치(200)는 이 후의 프리차지 커맨드(PRE)에 응답하여 선택된 워드라인을 다시 활성화하고, 쓰기 커맨드(WR)에 대한 직접적인 쓰기 동작을 수행하기 때문에, 메모리 장치(200)의 정상적인 셀 쓰기 동작이 가능하다.
도 8은 도 7의 메모리 장치의 동작 방법을 보여주는 순서도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 7 및 도 8를 참조하면, 메모리 장치(200)는 S210 단계 및 S215 단계의 동작들을 수행할 수 있다. S210 단계 및 S215 단계의 동작들은 도 4의 S110 단계 및 S115 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S220 단계에서, 메모리 장치(200)는 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인을 비활성화시킬 수 있다. 예를 들어, 메모리 장치(200)는 선택된 워드라인으로 저전압을 인가함으로써, 선택된 워드라인을 비활성화시킬 수 있다.
예시적인 실시 예에서, S220 단계의 동작은 다른 동작 단계들과 중첩적으로 수행될 수 있다. 예를 들어, S220 단계는 S225 단계, S230 단계, 또는 S235 단계 등의 동작 이후에 수행될 수 있다. 또는 S220 단계의 동작은 S225 단계의 동작 이전에 수행될 수 있다. 상술된 S220 단계의 동작 시점은 예시적인 것이며, 활성 기준 시간(tRAS)의 크기에 따라 S220 단계의 동작 시점은 다양하게 변형될 수 있다.
이후에, 메모리 장치(200)는 S225 단계 내지 S245 단계의 동작들을 수행할 수 있다. S225 단계 내지 S245 단계의 동작들은 도 5의 S120 단계 내지 S140 단계의 동작들과 유사하므로, 이에 대한 설명은 생략된다.
S250 단계에서, 메모리 장치(200)는 수신된 동작 커맨드들(OP CMD) 중 쓰기 커맨드(WR)가 존재하는지 판별할 수 있다. 쓰기 커맨드(WR)가 존재하지 않는 경우, 메모리 장치(200)는 S255 단계의 동작을 수행한다. S255 단계의 동작은 도 5의 S250 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다.
쓰기 커맨드(WR)가 존재하는 경우, 메모리 장치(200)는 S260 단계에서, 프리차지 커맨드(PRE)에 응답하여 선택된 워드라인을 활성화시킬 수 있다. 이후에, 메모리 장치(200)는 S265 단계 및 S270 단계의 동작들을 수행할 수 있다. S265 단계 및 S270 단계의 동작들은 도 5의 S160 단계 및 S165 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여 선택된 워드라인을 활성화시키고, 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인을 비활성화시킬 수 있다. 선택된 워드라인이 비활성화된 상태에서, 읽기 커맨드(RD)가 수신된 경우, 입출력 회로에 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 저장되어 있으므로, 선택된 워드라인이 비활성화된 상태이더라도, 정상적인 데이터 출력 동작이 가능하다.
또한, 선택된 워드라인이 비활성화된 상태에서, 쓰기 커맨드(WR)가 수신된 경우, 프리차지 커맨드(PRE)에 응답하여 선택된 워드라인을 활성화시킨 이후에 직접적인 쓰기 동작이 수행되기 때문에, 정상적인 쓰기 동작이 가능하다. 따라서, 선택된 워드라인의 활성 구간을 감소시킴으로써, 데이터 교란을 방지할 수 있을 뿐만 아니라, 프리차지 커맨드(PRE) 이후에 선택된 워드라인을 활성화시키고, 직접적인 쓰기 동작을 수행함으로써, 정상적인 동작이 가능하다. 따라서, 향상된 신뢰성을 갖는 메모리 장치가 제공된다.
도 9는 도 7의 메모리 장치의 상태도를 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 메모리 장치(200)의 동작 또는 상태를 설명하는데 불필요한 구성 요소들은 생략된다.
도 7 및 도 9을 참조하면, 유휴 상태(Idle)의 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여 워드라인 활성 상태(WL Activating)로 진입할 수 있다. 예를 들어, 유휴 상태(Idle)의 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여 선택된 워드라인으로 고전압을 인가하고, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터를 입출력 회로(250)(또는 감지 증폭부)에 저장할 수 있다. 또는 유휴 상태(Idle)의 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여 선택된 워드라인으로 고전압을 인가하고, 선택된 워드라인과 연결된 메모리 셀들에 대한 전하 공유 동작, 감지 동작, 재저장 동작 등과 같은 동작들을 수행할 수 있다.
워드라인 활성 상태(WL Activating)의 메모리 장치(200)는 활성 기준 시간(tRAS)이 경과한 이후에, 비활성 상태(DeAct)로 진입할 수 있다. 예를 들어, 워드라인 활성 상태(WL Activating)의 메모리 장치(200)는 활성 커맨드(ACT)를 수신한 시점으로부터 활성 기준 시간(tRAS)이 경과한 이후에, 활성화된 워드라인으로 저전압을 인가함으로써, 활성화된 워드라인을 비활성화시킬 수 있다.
비활성 상태(DeAct) 또는 읽기 상태(Reading)의 메모리 장치(200)는 읽기 커맨드(RD)에 응답하여 읽기 상태(Reading)로 진압하고, 데이터 출력 동작을 수행할 수 있다. 이후에, 메모리 장치(200)는 비활성 상태(DeAct)로 재진입할 수 있다.
비활성 상태(DeAct) 또는 읽기 상태(Reading)의 메모리 장치(200)는 쓰기 커맨드(WR)에 응답하여 현재의 상태를 유지할 수 있다. 예시적으로, 비활성 상태(DeAct) 또는 읽기 상태(Reading)의 메모리 장치(200)는 쓰기 커맨드(WR)에 응답하여 셀 쓰기 동작을 수행하지 않으며, 데이터 입력 동작(즉, 입출력 회로에 쓰기 데이터를 저장하는 동작)만 수행할 수 있다.
비활성 상태(DeAct) 또는 읽기 상태(Reading)의 메모리 장치(200)는 프리차지 커맨드(PRE) 또는 자동 프리차지 읽기 커맨드(RDA)에 응답하여 판별 상태(Determining)로 진입할 수 있다.
도 6b를 참조하여 설명된 바와 유사하게, 판별 상태(Determining)의 메모리 장치(200)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이, 또는 활성 커맨드(ACT) 및 자동 프리차지 읽기 커맨드(RDA) 사이에 쓰기 커맨드(WR)가 존재하는지 판별할 수 있다.
판별 상태(Determining)에서의 판별 결과에 따라, 쓰기 커맨드(WR)가 존재하지 않는 경우, 판별 상태(Determining)의 메모리 장치(200)는 읽기 상태(Reading) 또는 프리차지 상태(Precharging)로 진입할 수 있다. 이는 도 6b을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
판별 상태(Determining)에서의 판별 결과에 따라, 쓰기 커맨드(WR)가 존재하는 경우, 메모리 장치(200)는 워드라인 활성 상태(WL Activating)로 진입할 수 있다. 즉, 판별 상태(Determining)에서의 판별 결과에 따라, 쓰기 커맨드(WR)가 존재하는 경우, 메모리 장치(200)는 비활성 상태인 선택된 워드라인을 활성화시킬 수 있다. 이 후에, 워드라인 활성 상태(WL Activating)의 메모리 장치(200)는 쓰기 상태(Writing)로 진입하고, 쓰기 커맨드(WR)에 대응하는 셀 쓰기 동작을 수행할 수 있다. 이 후에, 메모리 장치(200)는 프리차지 상태(Precharging)로 진입할 수 있다.
비활성 상태(DeAct) 또는 읽기 상태(Reading)의 메모리 장치(200)는 자동 프리차지 쓰기 커맨드(WDA)에 응답하여, 워드라인 활성 상태(WL Activating)로 진입하여 이후 동작(즉, 워드라인 활성화 및 셀 쓰기 동작)을 수행할 수 있다. 이 후에, 메모리 장치(200)는 프리차지 상태(Precharging)로 진입할 수 있다.
프리차지 상태(Precharging)의 메모리 장치(200)는 프리차지 동작을 수행한 이후에, 유휴 상태(Idle)로 진입할 수 있다. 예시적인 실시 예에서, 도 6b를 참조하여 설명된 바와 유사하게, 읽기 상태(Reading)로부터 프리차지 상태(Precharging)를 통해 유휴 상태(Idle)로 진입하는 경로는 제1 프리차지 기준 시간(tRP1) 동안 수행될 수 있다. 쓰기 상태(Writing)로부터 프리차지 상태(Precharging)를 통해 유휴 상태(Idle)로 진입하는 경로는 제2 프리차지 기준 시간(tRP1) 동안 수행될 수 있고, 제2 프리차지 기준 시간(tRP2)은 제1 프리차지 기준 시간(tRP1)보다 길 수 있다.
도 10a 및 도 10b는 도 7의 메모리 장치의 동작을 설명하기 위한 타이밍도들이다. 도 10a를 참조하여, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 수신되지 않은 실시 예가 설명되고, 도 10b를 참조하여, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 수신된 실시 예가 설명된다. 도면의 간결성 및 설명의 편의를 위하여, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 2개의 동작 커맨드들이 수신되는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 7 및 도 10a를 참조하면, 메모리 장치(200)는 메모리 컨트롤러로부터 활성 커맨드(ACT) 및 제1 행 어드레스(RA1)를 수신할 수 있다. 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여, 제1 행 어드레스(RA1)에 대응하는 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다. 예를 들어, 도 10a에 도시된 바와 같이, 메모리 장치(200)는 선택된 워드라인(Selected WL)으로 고전압을 인가하여, 선택된 워드라인을 활성화시킬 수 있다.
메모리 장치(200)가 선택된 워드라인을 활성화함에 따라, 선택된 워드라인과 연결된 메모리 셀들에 대한 전하 공유 동작, 감지 동작, 재저장 동작 등과 같은 동작들이 수행될 수 있다. 예를 들어, 선택된 워드라인이 활성화되는 동안, 선택된 워드라인(Selected WL) 및 비트라인(BL)과 연결된 메모리 셀에 저장된 데이터를 기반으로, 메모리 장치(200)의 비트라인(BL) 및 상보 비트라인(BLb)의 전압이 도 10a에 도시된 바와 같이, 제1 레벨(L1) 및 제2 레벨(L2)로 각각 변화할 수 있다.
메모리 장치(200)는 활성 커맨드(ACT)가 수신된 시점으로부터 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인을 비활성화시킬 수 있다. 예를 들어, 메모리 장치(200)는 활성 커맨드(ACT)가 수신된 시점으로부터 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인으로 저전압을 인가할 수 있다. 예시적인 실시 예에서, 활성 기준 시간(tRAS)은 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 입출력 회로(250)에 저장되기 위해 요구되는 최소 시간 또는 그 이상의 시간일 수 있다. 또는 활성 기준 시간(tRAS)은 선택된 워드라인과 연결된 메모리 셀들에 대한 감지 동작, 전하 공유 동작, 또는 재저장 동작을 수행하는데 요구되는 최소 시간 또는 그 이상의 시간일 수 있다.
이 후에, 메모리 장치(200)는 메모리 컨트롤러로부터 제1 읽기 커맨드(RD1) 및 제2 열 어드레스(CA1)를 수신하고, 제2 읽기 커맨드(RD2) 및 제2 열 어드레스(CA2)를 수신할 수 있다. 메모리 장치(200)는 수신된 제1 읽기 커맨드(RD1)와 제2 열 어드레스(CA1), 및 제2 읽기 커맨드(RD2)와 제2 열 어드레스(CA2)에 응답하여 대응하는 제1 및 제2 데이터 출력 동작들(DOUT1, DOUT2)을 수행할 수 있다. 이는 도 7a를 참조하여 설명된 바와 유사하므로 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 도 10a에 도시된 바와 같이, 선택된 워드라인이 비활성화되더라도, 비트라인(BL) 및 상보 비트라인(BLb)의 전압이 유지되기 때문에, 1 및 제2 데이터 출력 동작들(DOUT1, DOUT2)은 정상적으로 수행될 수 있다.
메모리 장치(200)는 메모리 컨트롤러로부터 프리차지 커맨드(PRE)를 수신하고, 수신된 프리차지 커맨드(PRE)에 응답하여 프리차지 동작(PREC)을 수행할 수 있다.
메모리 장치(200)는 도 7a를 참조하여 설명된 바와 유사하게, 프리차지 커맨드(PRE)를 수신한 시점으로부터 제1 프리차지 기준 시간(tRP1)이 경과한 이후에, 활성 커맨드(ACT)를 수신할 수 있다. 이는 도 7a를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
다음으로, 도 7 및 도 10b를 참조하면, 메모리 장치(200)는 메모리 컨트롤러로부터 활성 커맨드(ACT) 및 제1 행 어드레스(RA1)를 수신할 수 있다. 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여, 제1 행 어드레스(RA1)에 대응하는 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다. 메모리 장치(200)는 활성 커맨드(ACT)가 수신된 시점으로부터 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인을 비활성화시킬 수 있다. 이는 도 10a를 참조하여 설명된 바와 유사하므로 이에 대한 상세한 설명은 생략된다.
이후에, 메모리 장치(200)는 메모리 컨트롤러부터 제1 읽기 커맨드(RD1) 및 제1 열 어드레스(CA1)를 수신할 수 있고, 제2 쓰기 커맨드(WR2) 및 제2 열 어드레스(CA2)를 수신할 수 있다. 도 7b를 참조하여 설명된 바와 유사하게, 메모리 장치(200)는 제1 읽기 커맨드(RD1) 및 제1 열 어드레스(CA1)에 응답하여, 제1 데이터 출력 동작(DOUT1)을 수행할 수 있고, 제2 쓰기 커맨드(WR2) 및 제2 열 어드레스(CA2)에 응답하여 제2 데이터 입력 동작(DIN2)을 수행할 수 있다.
이 때, 제2 데이터 입력 동작(DIN2)은 메모리 컨트롤러부터의 쓰기 데이터를 입출력 회로(250)(또는 감지 증폭부)에 저장하는 동작을 가리킨다. 예를 들어, 현재 비트라인(BL) 및 상보 비트라인(BLb)에 따른 데이터와 입력되는 쓰기 데이터가 서로 다른 경우, 도 10b에 도시된 바와 같이, 제2 데이터 입력 동작(DIN2)에 의해, 비트라인(BL) 및 상보 비트라인(BLb)의 레벨이 변화할 수 있다. 이 때, 선택된 워드라인은 비활성화되었으므로, 선택된 워드라인과 연결된 메모리 셀들로 입력 데이터가 기입되지 않을 것이다. 즉, 메모리 장치(200)는 제2 쓰기 커맨드(WR2) 및 제2 열 어드레스(CA2)에 응답하여, 셀 쓰기 동작을 수행하지 않을 수 있다.
이 후에, 메모리 장치(200)는 메모리 컨트롤러(200)로부터 프리차지 커맨드(PRE)를 수신할 수 있다. 도 10b의 실시 예에서, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(즉, 제2 쓰기 커맨드(WR2))가 존재하므로, 메모리 장치(200)는 제2 쓰기 커맨드(WR2)에 대응하는 셀 쓰기 동작을 수행하기 위하여, 프리차지 커맨드(PRE)에 응답하여, 선택된 워드라인을 활성화시키고, 셀 쓰기 동작(WR OP)을 수행할 수 있다.
예를 들어, 메모리 장치(200)는 선택된 워드라인을 활성화시키고, 비트라인(BL) 및 상보 비트라인(BLb)의 레벨에 대응하는 입력 데이터를 선택된 워드라인과 연결된 메모리 셀들에 직접적으로 기입할 수 있다. 셀 쓰기 동작(WR OP)이 완료된 이후에, 메모리 장치(200)는 선택된 워드라인을 비활성화시키고, 비트라인들에 대한 프리차지 동작(PREC)을 수행할 수 있다.
이후에, 메모리 장치(200)는 도 7b를 참조하여 설명된 바와 유사하게, 프리차지 커맨드(PRE)를 수신한 시점으로부터 제2 프리차지 기준 시간(tRP2)이 경과한 이후에, 활성 커맨드(ACT)를 수신할 수 있다. 이는 도 7b를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(200)는 활성 커맨드(ACT)에 응답하여 선택된 워드라인을 활성화하고, 프리차지 커맨드(PRE)의 수신 여부와 무관하게, 활성 기준 시간(tRAS)이 경과한 이후에, 선택된 워드라인을 비활성화할 수 있다. 이로 인하여, 선택된 워드라인으로 인가되는 고전압에 의한 교란(disturbance)이 방지될 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 장치(200)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 쓰기 커맨드(WR)가 존재하는 경우, 프리차지 커맨드(PRE)에 응답하여 선택된 워드라인을 활성화하고, 쓰기 커맨드(WR)에 대한 직접적인 쓰기 동작을 수행한다. 따라서, 선택된 워드라인이 비활성화된 상태에서 쓰기 커맨드(WR)가 수신되더라도, 정상적인 동작이 가능하다. 따라서, 향상된 신뢰성을 갖는 메모리 장치가 제공된다.
도 11은 도 7의 입출력 회로의 일부를 예시적으로 보여주는 도면이다. 설명의 편의를 위하여, 입출력 회로(250)에 포함된 하나의 감지 증폭부(251)를 기준으로 본 발명의 실시 예가 설명된다.
도 7 및 도 10을 참조하면, 감지 증폭부(251)는 감지 비트라인(SBL) 및 상보 감지 비트라인(SBLb)과 연결된다. 감지 증폭부(251)는 감지 비트라인(SBL) 및 상보 감지 비트라인(SBLb)의 레벨을 증폭 또는 유지하도록 구성될 수 있다.
제1 격리 트랜지스터(TR_ISO1)는 비트라인(BL) 및 감지 비트라인(SBL) 사이에 연결되고, 격리 신호(ISO)에 응답하여 동작한다. 제2 격리 트랜지스터(TR_ISO2)는 상보 비트라인(BLb) 및 상보 감지 비트라인(SBLb) 사이에 연결되고, 격리 신호(ISO)에 응답하여 동작한다.
제1 및 제2 격리 트랜지스터들(TR_ISO1, TR_ISO2)은 격리 신호(ISO)에 응답하여, 감지 증폭부(251)와 비트라인(BL) 및 상보 비트라인(BLb) 사이를 격리시키도록 동작할 수 있다. 제1 및 제2 격리 트랜지스터들(TR_ISO1, TR_ISO2)에 의해 감지 증폭부(251)와 비트라인(BL) 및 상보 비트라인(BLb) 사이가 격리됨으로써, 비트라인(BL) 및 상보 비트라인(BLb)의 전압에 의한 신호 교란이 방지될 수 있다.
제1 열 선택 트랜지스터(TR_CSL1)는 입출력 라인(I/O) 및 감지 비트라인(SBL) 사이에 연결되고, 열 선택 신호(CSL)에 응답하여 동작한다. 제2 열 선택 트랜지스터(TR_CSL2)는 상보 입출력 라인(I/Ob) 및 상보 감지 비트라인(SBLb) 사이에 연결되고, 열 선택 신호(CSL)에 응답하여 동작한다.
제1 및 제2 열 선택 트랜지스터들(TR_CSL1, TR_CSL2)이 열 선택 신호(CSL)에 의해 동작함에 따라, 감지 증폭부(251)에서 유지되는 데이터가 입출력 라인(I/O) 및 상보 입출력 라인(I/Ob)을 통해 외부(즉, 메모리 컨트롤러)로 제공되거나 또는 입출력 라인(I/O) 및 상보 입출력 라인(I/Ob)을 통해 외부로부터 쓰기 데이터가 감지 증폭부(251)에 저장될 수 있다. 예를 들어, 열 선택 신호에 의해 제1 및 제2 열 선택 트랜지스터들(TR_CSL1, TR_CSL2)이 턴-온됨으로써, 읽기 커맨드(RD)에 대응하는 데이터 출력 동작(DOUT) 또는 쓰기 커맨드(WR)에 대응하는 데이터 입력 동작(DIN)이 수행될 수 있다.
도 12a는 도 7의 입출력 회로의 일부 구성을 예시적으로 보여주는 도면이다. 도 12b는 도 12a의 메모리 장치로 제공되는 신호들을 보여주는 타이밍도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들과 중복되는 설명은 생략된다.
도 11의 입출력 회로(250)의 구성과 비교하여, 도 12a의 입출력 회로(250')는 비트라인(BL) 및 상보 비트라인(BLb) 사이에 연결되고, 비트라인 등화 신호(BLEQ)에 응답하여 동작하는 등화 트랜지스터(TR_EQ)를 더 포함할 수 있다. 등화 트랜지스터(TR_EQ)가 비트라인 등화 신호(BLEQ)에 응답하여 동작함에 따라, 비트라인(BL) 및 상보 비트라인(BLb)에 대한 등화 동작이 수행될 수 있다.
예를 들어, 도 12b에 도시된 바와 같이, 제1 시간(T1) 동안 선택된 워드라인이 활성화될 수 있다. 이 때, 선택된 워드라인과 연결된 메모리 셀들에 대한 감지 동작, 전하 공유 동작, 재저장 동작 등과 같은 동작들을 수행하기 위하여, 격리 신호(ISO)는 로직 하이의 레벨을 유지할 수 있다. 로직 하이의 격리 신호(ISO)에 응답하여 제1 및 제2 격리 트랜지스터들(TR_ISO1, TR_ISO2)이 턴-온되고, 이에 따라, 비트라인(BL) 및 감지 비트라인(SBL)이 연결되고, 상보 비트라인(BLb) 및 상보 감지 비트라인(SBLb)이 연결될 수 있다.
제1 시간(T1) 동안, 선택된 워드라인과 연결된 메모리 셀들에 대한 감지 동작, 전하 공유 동작, 재저장 동작 등과 같은 동작들이 수행됨으로써, 비트라인(BL)과 상보 비트라인(BLb), 및 감지 비트라인(SBL)과 상보 감지 비트라인(SBLb)은 도 12b에 도시된 바와 같은 레벨을 유지할 수 있다.
이후에, 선택된 워드라인이 비활성화되고, 격리 신호(ISO)가 로직 로우 레벨로 낮아질 수 있다. 로직 로우 레벨의 격리 신호(ISO)에 응답하여, 제1 및 제2 격리 트랜지스터들(TR_ISO1, TR_ISO2)이 턴-오프되고, 이에 따라, 비트라인(BL) 및 감지 비트라인(SBL)이 서로 격리되고, 상보 비트라인(BLb) 및 상보 감지 비트라인(SBLb)이 서로 격리될 수 있다.
이후에, 비트라인 등화 신호(BLEQ)가 제2 시간(T2)동안 로직 하이가 될 수 있다. 로직 하이의 비트라인 등화 신호(BLEQ)에 응답하여, 등화 트랜지스터(TR_EQ)가 턴-온되고, 비트라인(BL) 및 상보 비트라인(BLb)은 서로 동일한 레벨(예를 들어, 프리차지 전압)을 갖게 된다. 예시적으로, 제1 및 제2 격리 트랜지스터들(TR_ISO1, TR_ISO2)에 의해 비트라인(BL) 및 감지 비트라인(SBL)이 서로 격리되고, 상보 비트라인(BLb) 및 상보 감지 비트라인(SBLb)이 서로 격리되기 때문에, 감지 증폭부(251)에 의해 감지 비트라인(SBL) 및 상보 감지 비트라인(SBLb)의 레벨들은 유지될 것이다.
즉, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 감지 증폭부(251)에 저장된 이후에 (또는 감지 비트라인(SBL) 및 상보 감지 비트라인(SBLb)에 저장된 이후에), 비트라인(BL) 및 상보 비트라인(BLb)의 레벨을 서로 동일하게 등화시킴으로써, 비트라인들의 전압 레벨에 의한 신호 교란 또는 데이터 교란이 방지될 수 있다. 뿐만 아니라, 선택된 워드라인과 연결된 메모리 셀들에 저장된 데이터가 감지 증폭부(251)에 저장되었으므로, 이후의 데이터 출력 동작 또는 데이터 쓰기 동작은 정상적으로 수행될 수 있다. 따라서, 향상된 신뢰성을 갖는 메모리 장치가 제공된다.
예시적인 실시 예에서, 도 11 내지 도 12a를 참조하여 설명된 제어 신호들(ISO, CSL, BLEQ)은 제어 로직 회로(240)에 의해 제어될 수 있다. 제어 로직 회로(240)는 활성 커맨드(ACT), 쓰기 커맨드(WR), 읽기 커맨드(RD), 또는 타이머(270)로부터의 비활성 신호 등에 응답하여 제어 신호들(ISO, CSL, BLEQ)을 생성할 수 있다.
도 13은 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 메모리 모듈(1000)은 RCD(1100)(Register Clock Driver), 복수의 DRAM 장치들(1210~1290), 및 복수의 데이터 버퍼들(DB)을 포함할 수 있다. RCD(1100)는 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러))로부터 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신할 수 있다. RCD(1100)는 수신된 신호들을 기반으로, 커맨드/어드레스(CA)를 복수의 DRAM 장치들(1210~1290)로 전달하고, 복수의 데이터 버퍼들(DB)을 제어할 수 있다.
복수의 DRAM 장치들(1210~1290) 각각은 메모리 데이터 라인들(MDQ)을 통해 복수의 데이터 버퍼들(DB)과 각각 연결될 수 있다. 예시적으로, 복수의 DRAM 장치들(2210~2290)은 도 1 내지 도 12b의 메모리 장치(100, 200)이거나 또는 도 1 내지 도 12b의 동작 방법을 기반으로 동작할 수 있다. 복수의 데이터 버퍼들(DB)은 복수의 데이터 라인들(DQ)을 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터를 송수신할 수 있다.
예시적으로, 도 13에 도시된 메모리 모듈(2000)은 LR-DIMM(Load Reduced Dual In-line Memory Module)의 폼 팩터일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 모듈(2000)은 복수의 데이터 버퍼들(DB)이 생략된 RDIMM(Registered DIMM)의 폼 팩터를 가질 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치가 적용된 전자 시스템을 보여주는 블록도이다. 도 14를 참조하면, 전자 시스템(2000)은 휴대용 통신 단말기, PDA, PMP, 스마트폰, 또는 웨어러블 장치 형태 또는 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 시스템의 형태로 구현될 수 있다.
전자 시스템(2000)은 애플리케이션 프로세서(1100)(또는 중앙 처리 장치), 디스플레이(2220), 및 이미지 센서(2230)를 포함할 수 있다. 애플리케이션 프로세서(2100)는 DigRF 마스터(2110), DSI(Display Serial Interface) 호스트(2120), CSI(Camera Serial Interface) 호스트(2130), 및 물리 계층(2140)을 포함할 수 있다.
DSI 호스트(2120)는 DSI를 통해 디스플레이(2220)의 DSI 장치(2225)와 통신할 수 있다. 예시적으로, DSI 호스트(2120)에는 광 시리얼라이저(SER)가 구현될 수 있다. DSI 장치(2225)에는 광 디시리얼라이저(DES)가 구현될 수 있다. CSI 호스트(1130)는 CSI를 통해 이미지 센서(2230)의 CSI 장치(2235)와 통신할 수 있다. 예시적으로, CSI 호스트(2130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(2235)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 시스템(2000)은 애플리케이션 프로세서(2100)와 통신하고, 물리 계층(2242), DigRF 슬레이브(2244), 및 안테나(2246)를 포함하는 RF(Radio Frequency) 칩(2240)을 더 포함할 수 있다. 예시적으로, RF 칩(2240)의 물리 계층(2242)과 애플리케이션 프로세서(2100)의 물리 계층(2140)은 MIPI DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 시스템(2000)은 워킹 메모리(Working Memory; 2250) 및 임베디드/카드 스토리지(2255)를 더 포함할 수 있다. 워킹 메모리(2250) 및 임베디드/카드 스토리지(2255)는 애플리케이션 프로세서(2100)로부터 제공받은 데이터를 저장할 수 있다. 워킹 메모리(2250) 및 임베디드/카드 스토리지(2255)는 저장된 데이터를 애플리케이션 프로세서(2100)로 제공할 수 있다. 워킹 메모리(2250)는 애플리케이션 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예시적인 실시 예에서, 워킹 메모리(2250)는 도 1 내지 도 12b를 참조하여 설명된 메모리 장치일 수 있다. 또는 워킹 메모리(2250)는 도 1 내지 도 12b를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
전자 시스템(2000)은 WIMAX(World Interoperability for Microwave Access; 2260), WLAN(Wireless Local Area Network; 2262), UWB(Ultra Wideband; 2264) 등을 통해 외부 시스템과 통신할 수 있다.
전자 시스템(2000)은 음성 정보를 처리하기 위한 스피커(2270) 및 마이크(2275)를 더 포함할 수 있다. 예시적으로, 전자 시스템(2000)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(2280)를 더 포함할 수 있다. 전자 시스템(2000)은 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(2290)을 더 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드라인들과 연결된 복수의 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory) 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    외부 장치로부터 제1 활성 커맨드를 수신하는 단계;
    상기 활성 커맨드가 수신된 이후에, 상기 외부 장치로부터 적어도 하나의 동작 커맨드를 수신하는 단계;
    상기 적어도 하나의 동작 커맨드를 수신한 이후에, 프리차지 커맨드를 수신하는 단계; 및
    상기 프리차지 커맨드가 수신된 이후에, 상기 외부 장치로부터 제2 활성 커맨드를 수신하는 단계를 포함하고,
    상기 적어도 하나의 동작 커맨드가 쓰기 커맨드를 포함하지 않는 경우, 상기 프리차지 커맨드가 수신된 시점으로부터 제1 프리차지 기준 시간이 경과한 이후에, 상기 제2 활성 커맨드가 수신되고, 상기 적어도 하나의 동작 커맨드가 상기 쓰기 커맨드를 포함하는 경우, 상기 프리차지 커맨드가 수신된 시점으로부터 제2 프리차지 기준 시간이 경과한 이후에, 상기 제2 활성 커맨드가 수신되는 동작 방법.
  2. 제 1 항에 있어서,
    상기 제2 프리차지 기준 시간은 상기 제1 프리차지 기준 시간보다 긴 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 활성 커맨드에 응답하여 상기 복수의 워드라인들 중 선택 워드라인이 활성화되고,
    상기 제1 활성 커맨드가 수신된 시점으로부터 활성 기준 시간이 경과한 이후에, 상기 선택 워드라인이 비활성화되는 동작 방법.
  4. 제 3 항에 있어서,
    상기 제2 프리차지 기준 시간 동안, 상기 적어도 하나의 동작 커맨드가 상기 쓰기 커맨드를 포함하는 경우, 상기 프리차지 커맨드에 응답하여 상기 비활성화된 선택 워드라인이 재 활성화되고, 상기 선택 워드라인이 재 활성화된 이후에, 상기 재 활성화된 선택 워드라인과 연결된 선택 메모리 셀들에 상기 쓰기 커맨드에 대응하는 쓰기 데이터가 기입되는 동작 방법.
  5. 제 5 항에 있어서,
    상기 쓰기 데이터는 상기 쓰기 커맨드가 수신된 시점으로부터 쓰기 레이턴시가 경과한 이후에 수신되는 동작 방법.
  6. 제 5 항에 있어서,
    상기 쓰기 데이터가 상기 선택 메모리 셀들에 기입된 이후에, 상기 재 활성화된 워드라인이 비활성화되고, 상기 선택 메모리 셀들과 연결된 비트라인들이 프리차지되는 동작 방법.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 동작 커맨드가 읽기 커맨드를 포함하는 경우, 상기 읽기 커맨드가 수신된 시점으로부터 읽기 레이턴시 이후에, 상기 읽기 커맨드에 대응하는 읽기 데이터가 출력되는 동작 방법.
  8. 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    외부 장치로부터 활성 커맨드를 수신하는 단계;
    상기 활성 커맨드를 수신한 이후에, 상기 외부 장치로부터 적어도 하나의 동작 커맨드를 수신하는 단계;
    상기 적어도 하나의 동작 커맨드를 수신한 이후에, 상기 외부 장치로부터 프리차지 커맨드를 수신하는 단계; 및
    상기 적어도 하나의 동작 커맨드가 쓰기 커맨드를 포함하는 경우, 상기 쓰기 커맨드에 대응하는 쓰기 데이터를 상기 프리차지 커맨드를 수신한 이후에 상기 복수의 워드라인들 중 선택 워드라인에 연결된 선택 메모리 셀들에 기입하는 단계를 포함하는 동작 방법.
  9. 복수의 워드라인들 및 복수의 비트라인들과 연결된 복수의 동적 랜덤 엑세스메모리(DRAM; Dynamic Random Access Memory) 셀들을 포함하는 메모리 셀 어레이;
    외부 장치로부터의 행 어드레스를 기반으로 상기 복수의 워드라인들 중 선택 워드라인을 선택하도록 구성된 행 디코더;
    상기 외부 장치로부터의 열 어드레스를 기반으로 상기 복수의 비트라인들 중 선택 비트라인을 선택하도록 구성된 열 디코더;
    상기 복수의 비트라인들과 연결되고, 상기 외부 장치와 데이터를 주고받도록 구성된 입출력 회로;
    상기 외부 장치로부터 수신된 활성 커맨드, 적어도 하나의 동작 커맨드, 및 프리차지 커맨드를 디코딩하도록 구성된 커맨드 디코더;
    상기 커맨드 디코더의 디코딩 결과를 기반으로 상기 적어도 하나의 동작 커맨드 중 쓰기 커맨드를 검출하도록 구성된 쓰기 커맨드 검출기; 및
    상기 활성 커맨드에 응답하여, 상기 선택 워드라인을 활성화시키도록 구성된 제어 로직 회로를 포함하고,
    상기 쓰기 커맨드 검출기에 의해 상기 쓰기 커맨드가 검출된 경우, 상기 제어 로직 회로는 상기 프리차지 커맨드를 수신한 이후에, 상기 쓰기 커맨드에 대응하는 쓰기 데이터를 상기 복수의 메모리 셀들 중 상기 선택 워드라인과 연결된 선택 메모리 셀들에 기입하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 활성 커맨드가 수신된 시점으로 활성 기준 시간을 카운팅하고, 상기 활성 기준 시간이 경과한 경우, 비활성 신호를 출력하도록 구성된 타이머를 더 포함하고,
    상기 제어 로직 회로는 상기 비활성 신호에 응답하여, 상기 선택 워드라인을 비활성화시키는 메모리 장치.

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