KR0167690B1 - 어드레스 교란을 제거한 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :

반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 :

어드레스 버퍼로 부터 발생되는 어드레스신호들이 동시에 인에이블될 경우에 발생되는 어드레스 교란을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

3. 발명의 해결방법의 요지 :

어드레스 버퍼로 부터 발생되는 어드레스신호 및 상보 어드레스신호가 동시에 인에이블될 경우에 이를 감지하여 상기 어드레스신호들과 대응되는 워드라인을 디세이블시키는 디세이블수단을 구비한다.

4. 발명의 중요한 용도 :

고집적 반도체 메모리 장치에 적합하게 사용된다.

Description

어드레스 교란을 제거한 반도체 메모리 장치

제1도는 종래의 기술에 따른 어드레스 버퍼의 회로도.

제2도는 종래의 기술에 따른 프리 디코더와 디코더의 회로도.

제3도는 종래의 기술에 따른 시뮬레이션 파형도.

제4a, 4b도는 본 발명에 따른 어드레스 버퍼와 프리디코더의 블럭도.

제5도는 제4a도에 도시된 디세이블회로의 구체회로도.

제6도는 본 발명에 따른 시뮬레이션 파형도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스 교란(Disturbance)을 제거한 반도체 메모리 장치에 관한 것이다.

스태틱 램(이하 SRAM이라 칭함)에 있어서 어드레스 입력전압 레벨은 통상적으로 2.2V이상으로부터 0.8V이하로 사용하게 되어 있으나 시스템 동작시, 상기 SRAM을 억세시하기 위한 어드레스가 시스템으로 부터 출력되지 않아 어드레스가 하이 임피던스상태로 되는 즉 불안정한 전압 레벨이 되는 경우가 발생한다. 이를 어드레스 교란 현상이라고 하는데 이러한 어드레스의 불안전한 전압레벨에 의해, 디코딩을 하기 위한 SRAM 어드레스 버퍼의 출력 신호들을 동시에 인에이블 되게하며, 결국 다수의 워드라인 WL이 동시에 선택되어, 비트라인 BL의 하이레벨 저하에 의한 메모리 쎌 데이타 플립(Flip)현상을 초래하게 된다.

상기한 동작을 제1도 및 제2도를 통하여 설명하면 다음과 같다.

제1도는 종래의 기술에 따른 어드레스 버퍼의 회로도이고, 제2도는 어드레스 버퍼의 출력신호들을 입력으로 하는 프리디코더와, 상기 프로디코더의 출력들을 입력으로 하는 디코더를 보여주고 있다.

제1도를 참조하면, 외부의 어드레스 신호 XA0, XA1를 각기 입력으로 하는 제1어드레스 버퍼(4)와 제2어드레스 버퍼(5)는 각기 두 인버어터(1,2)와, 지연 회로(3)로 구성된다. 상기 제1어드레스 버퍼(4)와 제2어드레스 버퍼(5)의 출력은 대응되는 어드레스신호 A0, A1와 상보 어드레스신호 A0B, A1B를 출력한다.

제2도를 참조하면, 상기 어드레스 신호들 A0, A1, A0B, A1B을 조합한 신호가 입력되는 프리디코더(10)와, 상기 프리디코더(10)의 출력에 응답하여 워드라인 WL1, WL2을 제어하기 위한 신호를 출력하는 디코더(20)가 도시되어 있다.

상기 프로디코더(10)는 다수개의 낸드게이트(6)와 인버어터(7)를 가진다. 상세한 동작은 후술될 제3도를 설명될 것이다.

제3도는 종래의 기술에 따라 고전압과 저전압이 불완전한 레벨에서 천이하는 어드레스 교란 발생시의 시뮬레이션 파형도이다.

제3도를 참조하며, 상기 A1, A1B동시에 인에이블되면, 상기 워드라인 WL1, WL2인 다중선택됨을 알 수 있다.

한편, 상기 프리디코더(10)와 디코더(20) 및 워드라인을 특정 부분만을 도시하여 설명하였지만 전반적인 반도체 메모리 장치에 적용되어진다.

따라서, 본 발명의 목적은 어드레스 교란을 제거할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 워드라인이 다중선택되는 것을 방지할수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 어드레스 버퍼로 부터 발생되는 어드레스신호 및 상보 어드레스신호가 동시에 인에이블될 경우에 이를 감지하여 상기 어드레스신호들과 대응되는 워드라인을 디세이블시키는 디세이블수단을 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제4a도는 본 발명에 따라 어드레스 버퍼의 출력신호를 인가받아 디세이블 신호를 출력하기 위한 회로도이고, 제4b는 본 발명에 따라 어드레스 버퍼의 출력신호와 디세이블신호를 인가받는 프리디코더와 디코더를 도시한 회로도이다.

제4a도를 참조하면, 상기 제1 및 제2어드레스 버퍼(4, 5)로 부터 발생되는 어드레스 신호들 A0, A0B, A1, A1B을 조합하여 디세이블 신호 DS를 출력하는 디세이블 발생회로(30)가 도시되어 있고, 구체적인 회로도는 후술될 제5도에서 설명될 것이다.

제4b도를 참조하면, 상기 어드레스 신호들 A0, A0B, A1, A1B과 상기 디세이블 신호 DS를 조합하여 상기 디코더(20)에 출력신호를 인가하는 제1∼제4프리디코더(10A)∼(10D)를 가지고 프리디코더(10)는 종래의 문제점인 상기 워드라인이 다중선택되는 것을 방지할 수 있게 된다.

제5도는 제4a도에 도시된 디세이블 발생회로에 대한 구체회로도이다. 상기 디세이블 발생회로(30)의 구성을 살펴보면, 상기 어드레스 신호 A0, A0B를 입력으로 하는 낸드게이트(41)와, 상기 어드레스 신호 A1, A1B를 입력으로 하는 낸드게이트(42)와, 상기 낸드게이트들(41, 42)의 출력신호을 입력으로 하는 낸드게이트(43)와, 상기 낸드게이트(43)의 출력을 반전시키는 인버어터(44)를 가진다.

동작을 설명하면, 상기 제1어드레스 버퍼(4)의 출력인 어드레스 신호A1, A1B가 둘다 하이레벨이거나, 혹은 상기 제2어드레서 버퍼(5)의 출력인 어드레스 신호 A2, A2B가 둘다 하이레벨일 때, 디세이블 신호 DS가 로우레벨이 되어 상기 낸드게이트(6)를 사용하는 프리디코더(10)가 디세이블 되게한다. 따라서, 그에 해당하는 워드라인들도 모두 디세이블 된다. 또한 정상적인 동작시에는 어드레스 신호 A1, A1B가 서로 다른 논리레벨상태를 유지함으로, 상기 디세이블 신호 DS는 항상 하이레벨 상태를 유지하게 된다. 그러므로 상기 프리디코더(10)는 제1 및 제2어드레스 버퍼들(4, 5)의 출력 신호들인 어드레스 신호 A1, A1B, A2, A2B의 제어를 받게 된다.

부연설명하면, 상기 워드라인 다중선택의 원인이 되는 Ai, AiB신호가 동시에 인에이블 되었을 경우, 동시에 인에이블 되었음을 알리는 신호를 그 어드레스에 해당하는 프리디코더(10)나 디코더 경로에 같이 인가해줌으로써 워드라인이 다중 선택되는 것을 방지한다. 이와같이 동작할 경우 인에이블 되는 워드라인이 하나도 없게되는데, 이는 정상적으로 동작하는 경우가 아니므로 아무런 문제가 되지 않는다.

제6도는 본 발명에 따른 시뮬레이션 파형도이다.

제6도를 참조하면, 제3도에서와 동일한 조건에서 본 발명에 따른 상기 디세이블 신호 DS를 상기 프리디코더(10)에 인가함으로써 상기 워드라인 WL1, WL2이 다중 선택되지 않음을 확인 할 수 있다.

상기한 바와 같이 본 발명은 어드레스 교란을 방지할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 외부의 어드레스 인가받아 어드레스 제어신호 및 상보 제어신호를 출력하는 어드레스 버퍼와, 상기 어드레스 제어신호를 인가받아 워드라인을 제어하는 디코더를 적어도 구비하는 반도체 메모리 장치에 있어서: 상기 어드레스 제어신호 및 상보 제어신호가 동시에 인에이블될 경우에 이를 감지하여 상기 어드레스 제어신호와 대응되는 상기 워드라인을 디세이블시키는 디세이블수단을 가지는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 디세이블수단은 상기 어드레스 제어신호 및 상보 제어신호를 인가받아 상기 워드라인을 디세이블시킴을 특징으로 반도체 메모리 장치.
3. 제2항에 있어서, 상기 디세이블수단은 낸드게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.