KR20140028618A - 쓰기 페일을 줄이는 메모리 장치, 이를 포함하는 메모리 시스템 및 그 쓰기 방법 - Google Patents

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Abstract

쓰기 페일을 줄이는 메모리 장치, 이를 포함하는 메모리 시스템 및 그 쓰기 방법이 개시된다. 본 발명의 메모리 시스템은 복수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치의 지정된 메모리 셀들로 데이터가 기입되고, 상기 지정된 메모리 셀들이 포함된 워드라인이 프리차아지된 후, 상기 프리차아지 직전에 기입된 데이터는 동일한 메모리 셀들로 다시 재기입됨으로써, 기입(쓰기) 불량을 줄일 수 있다.

Description

쓰기 페일을 줄이는 메모리 장치, 이를 포함하는 메모리 시스템 및 그 쓰기 방법{MEMORY DEVICE FOR REDUCIMG WRITE FAIL, SYSTEM INCLUDINMG THA SAME, AND METHOD THERE-OF}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 장치의 데이터 쓰기 방법에 관한 것이다.
반도체 장치의 집적도는 점점 증가하고 있다. 즉, 반도체 장치 내에 집적되는 소자의 크기, 소자간 간격 및 경로 길이 등이 점점 줄어든다. 마찬가지로, 디램(DRAM)의 셀 커패시터(cell capacitor)의 콘택 사이즈가 줄어듦에 따라 콘택 저항이 증가한다. 또한, 공정 미세화에 따른 디램 쓰기 경로의 저항 성분증가, 예컨대, 비트라인(bitline)의 저항 증가(Rbl), 콘택 저항 증가 (Rc) 등으로 인한 쓰기의 어려움 및 쓰기 시간(Write time)의 증가가 초래되고 있다. 또한 반도체 장치의 집적도 향상을 위하여 셀 트랜지스터의 사이즈가 축소됨에 따라, 셀 트랜지스터의 구동 능력(Ids)은 저하된다.
이와 같이, 반도체 장치의 공정 미세화에 따른 반도체 장치의 파라미터를 완화할 필요가 있다.
따라서, 본 발명이 해결하려는 과제는 메모리 장치의 공정 미세화에 따른 쓰기 실패 확률을 줄이는 데이터 쓰기 방법, 상기 방법을 수행하는 메모리 장치 및 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 메모리 시스템이 제공된다. 상기 메모리 시스템은 복수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
상기 메모리 장치는 지정된 메모리 셀들로 데이터를 기입하고, 상기 지정된 메모리 셀들이 포함된 워드라인을 프리차아지한 후, 상기 프리차아지 직전에 기입한 데이터를 동일한 메모리 셀들로 재기입(rewrite)한다.
상기 메모리 컨트롤러는 상기 메모리 장치에 상기 프리차아지 후와 상기 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 수행한 후 상기 재기입을 위한 재기입 명령을 상기 메모리 장치에 인가할 수 있다.
상기 메모리 컨트롤러는, 호스트로부터 수신된 명령들을 저장하기 위한 큐; 상기 호스트로부터 기입 명령 및 독출 명령을 수신하여 상기 기입 큐에 순차적으로 저장하며, 상기 큐에 저장된 명령들을 스케쥴링하는 아비터; 및 상기 아비터에 의해 스케쥴링된 명령을 실행하기 위해 상기 메모리 장치를 준비시키는 트랜잭션부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 각각이 복수의 워드라인 및 복수의 비트라인들 사이에 형성되는 메모리 셀들을 포함하는 메모리 뱅크들을 복수개 구비하는 메모리 장치의 데이터 기입 방법이 제공된다.
상기 데이터 기입 방법은 상기 메모리 뱅크들 중 적어도 하나의 메모리 뱅크 및 지정된 워드라인을 액티브하는 단계; 상기 액티브된 뱅크 및 워드라인에 연속적으로 데이터 셋을 기입하는 단계; 상기 액티브된 워드라인을 프리차아지 하는 단계; 및 상기 프리차아지 후 상기 프라차아지 직전에 기입된 데이터 셋을 동일한 메모리 셀들로 재기입하는 단계를 포함한다.
상기 데이터 기입 방법은 상기 프리차아지 후와 상기 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 수행하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 각각이 복수의 워드라인 및 복수의 비트라인들 사이에 형성되는 메모리 셀들을 포함하는 메모리 뱅크들을 복수개 구비하는 메모리 장치로의 데이터 기입 방법이 제공된다.
상기 데이터 기입 방법은 호스트로부터 기입 명령 및 기입 데이터를 수신하여 기입 큐에 저장하는 단계; 상기 기입 명령에 따라 상기 메모리 장치로 인가하기 위한 일련의 명령 시퀀스를 생성하여 상기 메모리 장치로 인가하는 단계; 및 상기 메모리 장치의 프라차아지 직전에 기입된 데이터 셋에 대해서는 재기입 명령을 상기 메모리 장치로 인가하는 단계를 포함한다.
상기 데이터 기입 방법은 상기 메모리 장치의 프리차아지 후와 상기 동일한 데이터의 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 실행시키는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 메모리 장치에서 불충분한 기입(Write) 동작이 일어난 경우에 동일한 데이터에 대해 기입 동작을 재수행 함으로써 기입(쓰기) 불량을 개선한다. 이에 따라 메모리 장치의 공정 미세화에 따라 쓰기 실패 확률을 줄일 수 있다.
또한, 쓰기 회복 시간(tWR: Write recovery time)등과 같은 메모리 장치(예컨대, DRAM)의 파라미터를 효율적으로 완화할 수 있다. 이에 따라 완화된 파라미터로 메모리 장치의 수율을 높일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 구성 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 컨트롤러의 개략적인 구성 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성 블록도이다.
도 4는 도 3에 도시된 메모리 셀의 일 실시예를 개략적으로 나타내는 도면이다.
도 5는 도 4에 도시된 메모리 셀로의 데이터 기입 경로(write path)를 개념적으로 나타내는 회로도이다.
도 6은 본 발명의 실시예에 따른 데이터 쓰기 방법을 나타내는 플로우차트이다.
도 7은 본 발명의 실시예에 따른 명령 큐 및 명령에 따른 실행 시퀀스를 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 데이터 쓰기 방법의 동작을 나타내는 개략적인 신호 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 데이터 쓰기 방법의 동작을 나타내는 개략적인 신호 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 구성 블록도이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 기입 동작의 스케쥴링 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 기입 동작의 스케쥴링 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 15는 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 다른 실시예를 나타낸 블럭도이다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 다른 실시예를 나타낸다.
도 18은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 또다른 일실시예를 나타낸다.
도 19는 도 1에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 20은 도 19에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 구성 블록도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 컨트롤러의 개략적인 구성 블록도이다. 도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구성 블록도이다.
도 1 내지 도 3을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함한다.
메모리 컨트롤러(10)는, 아비터(110), 명령 큐(120, 130), 트랙잭션부(140), 및 메모리 인터페이스(150)를 포함할 수 있다. 명령 큐(120, 130)는 도 2에 도시된 바와 같이, 기입 큐(120) 및 독출 큐(130)를 포함할 수 있다. 본 발명의 실시예에서는 기입 큐(120) 및 독출 큐(130)가 별도의 큐로 구현되는 것으로 기술하나, 본 발명의 다른 실시예에서는, 하나의 큐로 구현될 수도 있다.
아비터(110)는 호스트(20)로부터 기입 명령 및 독출 명령을 수신하여 독출 명령은 독출 큐(130)에, 기입 명령은 기입 큐(120)에 순차적으로 저장한다.
독출 큐(130)는 독출 명령(command)와 어드레스를 저장할 수 있다.
기입 큐(120)는 기입 명령(command), 어드레스 및 기입 데이터를 저장할 수 있다. 다른 실시예에서는, 기입 큐(120)에는 기입 명령과 어드레스가 저장되고, 관련 기입 데이터는 다른 메모리(예컨대, 데이터 큐나 버퍼)(미도시)에 저장될 수 있다.
아비터(110)는 명령 큐(120, 130)에 있는 호스트(20)의 명령(또는 request)들로부터 실제로 메모리 장치(200)에 필요한 명령(CMD)을 만들어 스케줄링할 수 있다.
메모리 컨트롤러(100)는 메모리 장치(200)에 대한 동작 제어를 위해 상기 명령뿐 아니라 독출 명령(read) 또는 기입 명령(write)에 보조적으로 필요한 명령을 자체적으로 생성하여 실행할 수 있다. 예를 들어, 메모리 장치(200)가 DRAM을 메모리로 이용하는 경우, 리드 요청(read) 또는 라이트 요청(write)을 수행하기 위해 아비터(110)는 각 로우(Row)를 열고 닫는 액티브 명령(active)/프리챠지 명령(precharge)을 자체적으로 생성할 수 있다.
아비터(110)는 호스트(20)로부터 수신한 명령들과 자체적으로 생성한 액티브 명령(active)/프리챠지 명령(precharge)들을 우선순위에 따라 스케줄링한다.
아비터(110)는 스케줄링에 의해 생성된 명령들(CMD)을 메모리 인터페이스(150)를 통해 메모리 장치(200)로 전송하여 동작을 제어한다.
트랜잭션부(140)는 아비터(110)에서 출력되는 명령들을 실행하기 위해 미리 메모리 장치(200)를 준비한다.
메모리 컨트롤러(100)는 기입 큐(130)에 저장되어 있는 데이터, 즉 메모리 장치(200)로 쓰기가 이루어지지 않은 기입 데이터에 대하여 호스트로부터 독출(리드) 요청이 수신되는 경우에는, 메모리 컨트롤러(100)의 기입 큐(130)에서 독출하여 호스트(20)로 전송할 수 있다.
메모리 컨트롤러(100)는 호스트(20)로부터의 명령 중 독출 명령을 우선적으로 수행할 수 있다. 메모리 컨트롤러(100)는 호스트(20)로부터의 명령 중 기입 명령은 기입 큐(130)에 저장한 후 미리 정해진 스케쥴링 방법에 따라 저장된 명령의 실행 순서를 스케쥴링한다. 즉, 메모리 컨트롤러의 스케쥴링 방법에 따라 우선 순위를 두어 기입 큐(130)에 저장된 기입 동작을 수행하고 수행된 명령은 기입 큐(130)에서 삭제할 수 있다.
기입 큐(130)의 기입 명령 엔트리를 지정하기 위한 포인터는 순차적으로 증가할 수 있다. 예컨대, 기입 큐(130)에서 포인터가 지정한 기입 명령을 수행하면, 다음 단계로 포인터는 다음 기입 명령 엔트리로 이동하여 다음 기입 명령을 가리킬 수 있다. 그러나, 본 발명의 실시예에 따르면, 메모리 컨트롤러(100)는 tWR(tWR: Write recovery time)이 충분하지 않은 마지막 기입 싸이클인 경우 해당 기입 명령(예컨대, 프리차아지 직전의 기입 명령)의 수행 후 포인터를 다음 엔트리로 이동시키지 않고 해당 기입 동작이 재 수행되도록 제어한다.
예컨대, 메모리 컨트롤러(100)는 메모리 장치(200)의 프리차아지 직전에 기입된 데이터에 대한 기입 명령 엔트리는 해당 명령의 실행 후에도 기입 큐(130)에서 삭제하지 않고 유지함으로써, 프리차아지 후(이는 프리차아지 직후 뿐만 아니라, 프리차아지 후 다른 명령 수행 후를 포함함)에 다시 한번 동일한 기입 명령을 재실행하도록 한다.
메모리 장치(200)는 메모리 셀 어레이(210), 로우 디코더(220), 센스앰프(230), 컬럼 디코더(240), 제어 로직(250), 및 데이터 입출력 회로(260)를 구비한다.
메모리 장치(200)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(210)는 수많은 메모리 셀들이 로우(row) 방향과 컬럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다. 센스 앰프(230)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 도 1의 메모리 셀 어레이(210)는 복수(예컨대, 4개, 8개 등)의 메모리 뱅크를 가질 수 있으나, 이에 한정되는 것은 아니다.
데이터 입출력 회로(260)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(210)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(210)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(260)를 통하여 외부로 출력된다.
데이터가 기입되거나 혹은 독출될 메모리셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(미도시)로 입력된다. 어드레스 버퍼(미도시)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(220)는 데이터가 입력 혹은 출력될 메모리셀과 연결된 워드라인을 지정하기 위하여 어드레스 버퍼(미도시)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다.
즉, 로우 디코더(220)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블한다.
컬럼 디코더(240)는 데이터가 입력 혹은 출력될 메모리셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼로부터 출력된 어드레스 신호(ADD) 중 컬럼 어드레스(column address)를 디코딩한다.
메모리 셀 어레이(210)는 로우 및 칼럼 어드레스에 의해 지정된 메모리셀로부터 데이터를 출력하거나 혹은 메모리셀로 데이터를 기입한다.
제어 로직(250)은 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호를 내부적으로 발생한다.
제어 로직(250)은 동작 모드를 지정하기 위한 MRS/EMRS 회로(미도시)를 포함할 수 있다.
MRS/EMRS 회로는 메모리 장치(200)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다.
또한 도 3에는 도시되지는 않았지만, 메모리 장치(200)는 클럭 신호를 발생하기 위한 클럭 회로(미도시), 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로(미도시) 등을 더 구비할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 어레이(210)의 일부를 개략적으로 나타내는 도면이다. 이를 참조하면, 메모리 셀(210)은 워드라인(WL)과 비트라인(BL)에 접속되는 억세스 트랜지스터(TA)와 억세스 트랜지스터(TA)에 의해 선택적으로 비트라인에 접속되는 메모리 셀(MC)를 포함할 수 있다. 메모리 셀(MC)은 셀 커패시터로 구현될 수 있다.
도 5는 도 4에 도시된 메모리 셀로의 데이터 기입 경로(write path)를 개념적으로 나타내는 회로도이다. 도 5에 도시된 바와 같이, 데이터는 비트라인(BL) 및 억세스 트랜지스터(TA)를 통하여 메모리 셀(MC)에 기입된다.
비트라인(BL)에는 비트라인 저항(Rbl)이 존재하고, 억세스 트랜지스터(TA) 및 셀 커패시터(MC)에는 콘택 저항(Rc)이 존재한다.
비트라인(BL)이 미세화되고 길어질수록 비트라인 저항(Rbl) 역시 증가하며, 또한 셀 커패시터(MC)의 콘택 사이즈가 줄어들면 콘택 저항(Rc)이 증가한다.
따라서, 비트라인(BL)을 통해 메모리셀(MC)로 흐르는 전류(Ids)가 감소한다. 이에 따라, 메모리셀(MC)로의 데이터 기입은 어려워질 수 있다.
도 6은 본 발명의 실시예에 따른 데이터 쓰기 방법을 나타내는 플로우차트이다.
도 2, 3, 및 6을 참조하면, 호스트로부터 기입 명령 및 기입 데이터를 수신한다(S110). 기입 명령은 기입 큐(120)에 저장되고, 기입 데이터는 데이터 큐에 저장된다(S120). 예컨대, 기입 큐(120)에는 기입 명령 및 어드레스가 저장될 수 있다. 어드레스는 뱅크 어드레스, 로우 어드레스 및 칼럼 어드레스를 포함할 수 있다.
메모리 컨트롤러(100)는 기입 데이터를 메모리 장치(200)에 기입하기 위한 일련의 커맨드 시퀀스(예컨대, Active, Write, Pre-charge 등)를 생성하여 메모리 장치(200)에 인가한다(S130).
메모리 컨트롤러(100)는 프리차아지 후에 프리차아지 직전의 데이터에 대한 재기입 명령을 메모리로 인가한다(S140). 여기서, 재기입 명령이란, 프리차아지 직전에 기입된 데이터와 동일한 데이터를 동일한 어드레스에 다시 기입하기 위한 명령으로서, 일련의 커맨드 시퀀스를 포함할 수 있다.
메모리 컨트롤러(100)는 프리차아지 직전의 데이터를 재기입하기 위하여, 해당 데이터를 삭제하지 않고 재기입 명령시까지 저장한다.
도 7은 본 발명의 실시예에 따른 명령 큐 및 명령에 따른 명령 시퀀스를 나타내는 도면이다. 도 8은 본 발명의 실시예에 따른 데이터 쓰기 방법의 동작을 나타내는 개략적인 신호 타이밍도이다. 도 8은 특히, 클럭 기입 레이턴시(CWL:Clock Write Latency)가 5이고, 버스트 길이(BL: Burst Length)가 8인 DDR(double data rate) DRAM 장치의 버스트 기입 동작(burst write operation)을 나타낸다.
도 7 및 8을 참조하면, 기입 큐에는 T3에 도시된 바와 같이 write(a, m, n) 및 write(a, m, p) 명령이 순차적으로 저장되어 있다. write(a, m, n) 명령은, 뱅크 어드레스가 "a"이고 로우 어드레스가 "m"이며 칼럼 어드레스가 "n"인 메모리셀에 데이터를 기입하라는 명령을 의미하고, write(a, m, p) 명령은, 뱅크 어드레스가 "a"이고 로우 어드레스가 "m"이며 칼럼 어드레스가 "p"인 메모리셀에 데이터를 기입하라는 명령을 의미한다.
이러한 기입 명령(기입 큐에 저장되어 있는 write(a, m, n) 및 write(a, m, p))을 실행하기 위하여, 아비터(110)는, 메모리 장치(200)에 인가할 일련의 명령 시퀀스를 생성한다. 예컨대, 아비터(110)는, T4에 도시된 바와 같이 Active(a, m), Write(a, m, n), Write(a, m, p), Pre-charge(a)를 생성하여 메모리 장치(200)로 인가할 수 있다.
도 8에 도시된 바와 같이, 메모리 컨트롤러(100)로부터 발생된 명령 시퀀스는, 클럭 신호(CLK)에 동기되어 active, write, write, pre-charge(PRE) 순으로 순차적으로 메모리 장치(200)로 입력될 수 있고, 각 명령 사이(예컨대, 첫 번째 기입 명령과 두 번째 기입 명령 사이 또는, 기입 명령과 프리차아지 명령 사이) 에는 "NOP"가 개입될 수 있다.
액티브 명령(Active)에 응답하여, 해당 뱅크의 해당 워드라인(WL)이 인에이블된다.
클럭 기입 레이턴시(CWL)가 5이므로 데이터(DQ)는 해당 기입 명령(write)보다 5 클럭 싸이클 후에 입력될 수 있다. 입력된 데이터는 프리차아지 시점(Tm)까지 해당 어드레스의 메모리 셀들로 기입될 수 있다.
활성화되어 있던 워드라인(WL)은 프리차아지 명령(PRE)에 응답하여, 디스에이블된다. 따라서, 상대적으로 더 늦게 입력된 두 번째 버스트 데이터(Dset2)의 기입 구간(tD2)은 상대적으로 더 빨리 입력된 첫 번째 버스트 데이터(Dset1)의 기입 구간(tD1) 보다 짧다. 따라서, 두 번째 버스트 데이터(Dset2)는 첫 번째 버스트 데이터(Dset1)에 비하여 상대적으로 데이터를 기입할 수 있는 시간이 짧다. 이에 따라 프리차아지 직전의 버스트 데이터(Dset2)는 충분하게 기입되지 않을 수 있다.
예컨대, 메모리의 뱅크와 워드라인을 액티브(또는 인에이블)한 이후 연속적인 버스트 기입 동작을 하고 다음에 프리차아지 동작이 수행될 때, 마지막 기입 싸이클 동작은 다음의 프리차아지 동작으로 인해 워드라인이 바로 디스에이블되므로, 상대적으로 다른 기입 싸이클에 대비하여 데이터 기입 구간이 짧다. 따라서 프리차아지 전의 마지막 기입 싸이클(Last write cycle)의 메모리 셀이 상대적으로 데이터를 기입하기 어려운 조건이 된다.
이를 보완하기 위하여 본 발명의 실시예에 따르면, 아비터(110)는, 마지막 기입 싸이클의 데이터(Dset2)를 이후(예컨대, 프리차아지 이후)에 다시 재기입(Rewrite)하도록 한다. 여기서, 마지막 기입 싸이클의 데이터란 프리차아지 직전에 쓰여지는 데이터(Dset2)를 의미한다.
호스트(20)로부터 수신된 기입 데이터는 메모리 컨트롤러(100) 내의 데이터 큐에 임시 저장된다. 기입 데이터 중 마지막 기입 싸이클에 해당하는 데이터는 그 데이터의 기입 동작 후 바로 프리차아지 동작이 이루어 질 경우에 메모리셀에 충분히 기입할 시간이 없이 프리차아지 동작이 수행된다. 따라서, 메모리 컨트롤러(100)는, 마지막 기입 싸이클에 해당하는 데이터를 기입 큐(130) 나 데이터 큐에서 지우지 않고 유지하고 있다가, 프리차아지 동작 후에, 동일한 데이터를 다시 메모리 장치(200)의 동일 주소에 기입하는 재기입(rewrite) 동작을 수행한다.
이를 위하여, 아비터(110)는 도 7에 도시된 바와 같이, write(a, m, p)를 다시 생성하여 메모리 장치(200)로 인가한다. 이 때, write(a, m, p)를 수행하기 위하여 해당 뱅크 및 워드라인을 인에이블 하기 위해 active(a, m) 이 먼저 메모리 장치(200)로 인가될 수 있다. 즉, 아비터(110)는 프라차아직 직전의 기입 명령인 write(a, m, p)를 다시 실행하기 위해, 일련의 명령 시퀀스(active(a, m) 및 write(a, m, p))를 다시 생성하여 메모리 장치(200)로 인가함으로써 도 8의 (b)에 도시된 바와 같이, 재기입 동작을 수행할 수 있다. 시간상으로 도 8의 (a), 및 (b) 순으로 동작이 이루어진다.
도 8에서는 도시되지 않았지만, 이러한 재기입 명령의 수행 전에 다른 명령(예컨대, 데이터 독출 등)이 수행될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 데이터 쓰기 방법의 동작을 나타내는 개략적인 신호 타이밍도이다. 도 9 역시, 클럭 기입 레이턴시(CWL:Clock Write Latency)가 5이고, 버스트 길이(BL: Burst Length)가 8인 DDR(double data rate) DRAM 장치의 버스트 기입 동작(burst write operation)을 나타낸다.
특히, 도 9는, 하나의 워드라인(WLn)에 데이터를 기입하고 다른 워드라인(WLn+1)의 데이터를 독출한 후 워드라인(WLn)에 마지막 데이터를 재기입하는 경우에 해당한다.
도 9의 (a)와 (b)를 참조하면, 워드라인(WLn)에 데이터(Dset1, Dset2)를 기입하고 나서 워드라인(WLn)의 프리차아지가 수행되며, 워드라인(WLn)의 프리차아지(tRP, Precharge command period) 이후 다른 워드라인(Wn+1)을 액티브한 다음 tRCD(ACT to internal read or write delay time)만큼 기다린 후, 독출 명령(Read command)을 인가하면, 독출 명령으로부터 tAA(internal read command to first data)후에 워드라인(Wn+1)의 데이터가 독출된다. 따라서 프리차아지 이후 수행되는 독출 명령의 레이턴시는 “tRP+tRCD+tAA”에 상응하는 것이다.
다른 워드라인(Wn+1)에 대한 독출 명령 수행 후, 워드라인(WLn)의 프리차아지 직전에 워드라인(WLn)에 기입된 데이터(Dset2)에 대해서는 도 9의 (c)에 도시된 바와 같이, 재기입이 이루어질 수 있다. 시간상으로 도 9의 (a), (b), 및 (c) 순으로 동작이 이루어진다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성 블록도이다.
이를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템은 메모리 컨트롤러(100a) 및 메모리 장치(200a)를 포함한다. 메모리 장치(200a)는 기입 큐(270)를 구비한다. 메모리 컨트롤러(100a)의 구성은 도 2에 도시된 메모리 컨트롤러(100)의 구성과 유사할 수 있다.
메모리 장치(200a)는 도 3에 도시된 메모리 장치(200)의 구성에 기입 큐(270)를 더 구비할 수 있다.
도 10에 도시된 실시예는, 메모리 장치(200a) 내부에 기입 명령 및 어드레스를 저장할 수 있는 기입 큐(270)와, 필요에 따라서 이와 연계된 데이터를 저장할 수 있는 별도의 저장공간이 구비되는 경우이다.
메모리 장치(200a)는 메모리 컨트롤러(100a)로부터 인가되는 기입 명령들을 기입 큐(270)에 저장한다. 메모리 장치(200a)는 기입 큐(270)에 저장된 기입 명령들을 순차적으로 실행하고, 기입 큐(200a)에 저장된 기입 명령 엔트리들 중 실행된 기입 명령 엔트리는 삭제할 수 있다. 하지만, 프리차아지 직전에 기입된 데이터에 대한 기입 명령 엔트리는 실행 후에도 삭제하지 않고 유지함으로써, 프리차아지 후에 해당 기입 명령을 재실행할 수 있다.
메모리 장치(200a)는 상기 프리차아지 후와 상기 동일한 데이터의 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 수행할 수 있다. 즉, 상기 프리차아지 후와 상기 동일한 데이터의 재기입 전에 다른 명령이나 동작이 개입될 수 있다.
도 10에 도시된 실시예에 따르면, 메모리 장치(200a)는 동일한 데이터의 재기입을 위한 재기입 명령을 메모리 컨트롤러(100a)의 개입없이 자체적으로 수행할 수 있다.
메모리 장치(200a)는 기입 큐(270)에 저장된 기입 명령에 따라 데이터를 메모리 셀로 기입하는 동안에는 메모리 컨트롤러(100a)로 “기입 동작 중”임을 나타내는 상태 신호(WT)를 보낼 수 있다. 상태 신호(WT)는 메모리 컨트롤러(100a)와 메모리 장치(200a) 간의 통상의 신호라인들이 아닌 별도로 구비된 신호 라인을 이용하여 전송될 수 있다. 즉, 메모리 컨트롤러(100a)와 메모리 장치(200a) 간에 상태 신호(WT)를 위한 별도의 신호 라인이 구비될 수 있다.
다른 실시예에서는, 상태 신호(WT)는 기존의 신호 라인 중의 하나를 이용하여 전송될 수도 있다.
메모리 컨트롤러(100a)는 메모리 장치(200a)로부터 출력되는 상태 신호(WT)를 참조하여, 메모리 장치(200a)를 억세스한다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 구성 블록도이다.
이를 참조하면, 본 발명의 또 다른 실시예에 따른 메모리 시스템은 메모리 컨트롤러(100b) 및 메모리 장치(200b)를 포함한다. 메모리 장치(200b)는 이벤트 검출기(280)를 구비한다. 메모리 컨트롤러(100b)의 구성은 도 2에 도시된 메모리 컨트롤러(100)의 구성과 유사할 수 있다.
메모리 장치(200b)는 도 3에 도시된 메모리 장치(200)의 구성에 이벤트 검출기(280)를 더 구비할 수 있다.
이벤트 검출기(280)는 기입 동작 후 해당 페이지에 대해 프리차아지를 수행하는지 여부를 검출한다. 이 경우, 이벤트 검출기(280)는 메모리 컨트롤러(100b)로 경고 신호(AT)를 보낸다.
메모리 장치(200b)의 경고 신호(AT)는 기입 명령이 제대로 수행되지 않았음을 메모리 컨트롤러(100b)에게 알려주는 역할을 한다.
메모리 컨트롤러(100b)는 메모리 장치(200b)로부터 경고 신호(AT)를 수신하면 경고 신호(AT)에 대응하는 동작(예컨대, 프리차아지 직전의 데이터 기입 동작)을 수행하지 않은 것으로 처리하고, 추후에 다시 재수행한다.
도 11에 도시된 실시예에 따르면, 메모리 장치(200b)로부터 경고 신호(AT)에 응답하여 메모리 컨트롤러(200b)가 해당 데이터를 재기입하도록 메모리 장치(200b)에 재기입 명령을 인가할 수 있다.
경고 신호(AT)는 메모리 컨트롤러(100b)와 메모리 장치(200b) 간의 통상의 신호라인들이 아닌 별도로 구비된 신호 라인을 이용하여 전송될 수 있다. 즉, 메모리 컨트롤러(100b)와 메모리 장치(200b) 간에 경고 신호(AT)를 위한 별도의 신호 라인이 구비될 수 있다.
다른 실시예에서는, 경고 신호(AT)는 기존의 신호 라인 중의 하나를 이용하여 전송될 수도 있다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 기입 동작의 스케쥴링 방법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 메모리 시스템에서는 기입 큐를 이용하여 기입 동작을 스케쥴링한다. 이를 통해 데이터 재기입 동작으로 인하여 발생할 수 있는 시스템의 성능 저하를 줄일 수 있다.
기입 큐는 상술한 바와 같이 메모리 컨트롤러(100) 내에 있을 수도 있고, 메모리 장치(200) 내에 있을 수도 있다.
도 12a에 도시된 바와 같이, A에서부터 H까지의 데이터 기입 명령들(Write command)이 있다고 가정한다.
각 기입 명령(Write command)은 도 12a에 도시된 바와 같이, 뱅크 어드레스(BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함한다. 즉, 각 기입 명령은 해당 어드레스에 해당 데이터를 기입하기 위한 명령이다.
이와 같이 A에서부터 H까지의 데이터 기입 명령들이 기입 큐에 저장되어 있을 때, 메모리 컨트롤러(100)는 도 12b에 도시된 바와 같이 A에서부터 H까지 순차적으로 기입 명령이 수행되도록 스케쥴링할 수 있다.
반면, 도 12c에 도시된 바와 같이, 어드레스 정보를 참조하여, 기입 명령들을 스케쥴링할 수도 있다.
예컨대, 로우 어드레스(RA)가 동일한 기입 명령들이 순차적으로 수행되도록 스케쥴링할 수 있다. 도 12c에 도시된 바와 같이, 먼저 A 기입 명령 후 A 기입 명령과 동일한 로우 어드레스를 가지는 C, E, G 기입 명령이 순차적으로 수행되도록 스케쥴링하고, 다음으로, B 기입 명령 후 B 기입 명령과 동일한 로우 어드레스를 가지는 D, F, H 기입 명령이 순차적으로 수행되도록 스케쥴링할 수 있다.
도 12b 및 도 12c에서 tRP는 프리차아지 명령 시간(precharge commane period 또는 precharge to active delay), tRRD는 액티브 명령과 액티브 명령 간 시간(Active to Active command period), tAA는 내부 독출 명령과 첫번째 데이터 간의 딜레이 시간(internal read command to first data delay time)을 의미한다.
또한, tCCD는 내부 기입 명령과 내부 기입 명령 간 딜레이 시간(write to Write Delay), tRCD는 액티브 명령과 내부 독출 또는 기입 명령 간 딜레이 시간(ACT to internal read or write delay)을 의미한다.
도 12b 및 도 12c에서 알 수 있듯이, 경우 1(도 12b)은 총 실행 시간이 훨씬 길고, 경우 2(도 12c)는 총 실행 시간이 짧다. 따라서, 복수의 기입 명령들간의 실행 순서를 스케쥴링함으로써 총 실행 시간을 줄일 수 있다.
도 13은 본 발명의 다른 실시예에 따른 기입 동작의 스케쥴링 방법을 설명하기 위한 도면이다.
본 발명의 다른 실시예에 따르면, 뱅크 어드레스(BA)와 로우 어드레스(RA)가 같은 기입 명령들을 연속해서 실행하고, 그런 경우가 없으면 뱅크 어드레스(BA)가 서로 다른 기입 명령들을 연속해서 수행하게 한다.
이런 우선 순위를 가지고 메모리 장치(예컨대, DRAM)의 동작을 스케쥴링하면 뱅크 어드레스(BA)가 같고, 로우 어드레스(RA)가 다른 기입 명령들이 연속으로 수행되는 경우를 방지할 수 있다. 따라서 시스템의 성능 저하를 막을 수 있다.
도 14는 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함한 모듈의 일실시예를 나타낸 블럭도이다.
도 14를 참조하면, 모듈(500)은 메모리컨트롤러(510), 입출력인터페이스 장치(511) 및 복수의 메모리 장치들(550-1 ~ 550-4)을 포함할 수 있다.
메모리 컨트롤러(510)와 입출력 인터페이스 장치(511)는 메모리 장치들(550)과 별도로 구현되어 호스트와 통신할 수 있다.
실시예에 따라, 메모리 컨트롤러(510)와 입출력 인터페이스 장치(511)는 하나의 칩에 구현될 수 있다. 복수의 메모리 장치들(550-1 ~ 550-4) 각각은 상기 칩을 통해 호스트와 데이터 교환을 할 수 있다.
입출력 인터페이스 장치(511)는 광학 인터페이스로 구현될 수 있다. 이경우, 입출력 인터페이스 장치(511)는 복수의 메모리 장치들(550-1 ~ 550-4) 각각의 입출력 동작을 제어할 수 있는 입출력제어장치(미도시) 및 입출력되는 신호를 광신호로 변환시킬 수 있는 신호변환장치(미도시)를 포함할 수 있다.
입출력 인터페이스 장치(511)는 광학적 통신을 이용하여 메모리 컨트롤러(510)와 호스트 사이에서 데이터 교환을 제공한다.
입출력 인터페이스 장치(511)는 광섬유(optical fiber) 또는 도파관(waveguide)을 이용하여 데이터를 송수신할 수 있다. 상기 교환되는 데이터는 SATA(Serial ATA) 규격에 따르는 것과 같은 고속의 신호를 송수신하는 경우에 적합하며, 파장분할다중(Wavelength Division Multiplex) 방식으로 데이터를 송수신하는 것도 가능하다.
도 15는 본 발명의 실시예들에 따른 다수의 메모리 장치를 포함하는 메모리모듈의 다른 실시예를 나타낸 블럭도이다.
도 15를 참조하면, 메모리 모듈(600)은 복수의 메모리 장치들(610-1 ~ 610-5)을 포함할 수 있다. 복수의 메모리 장치들(610-1 ~ 610-5) 중 어느 하나(610-3)는 메모리 컨트롤러(620)와 직접 연결되어 통신할 수 있다. 복수의 메모리 장치들(610-1 ~ 610-5) 상호 간에 체인(chain) 방식으로 연결될 수 있다 메모리 컨트롤러(620)와 직접 연결되지 않은 나머지 메모리 장치(610-1, 610-2, 610-4, 610-5)는 체인을 따라 간접적으로 호스트와 통신할 수 있다.
실시예에 따라, 메모리 장치(610)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 모듈(600) 내에 구현될 수 있고 또한 메모리 장치(610)와 적층된 구조로 구현될 수도 있다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시예를 나타낸다.
도 16을 참조하면, 데이터 처리 시스템(800)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
데이터 처리 시스템(800)은 메모리 장치(840)를 포함한다. 메모리 장치(840)는 메모리 장치(840)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(850)를 포함한다.
메모리 컨트롤러(850)는 본 발명의 실시예에 따른 메모리 컨트롤러(100, 100a, 100b)에 해당하고, 메모리 장치(840)는 본 발명의 실시예에 따른 메모리 장치(200, 200a, 200b)에 해당할 수 있다.
프로세서(820)는 입력 장치(830)를 통하여 입력된 데이터에 따라 메모리 장치(840)에 저장된 데이터를 디스플레이(810)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(830)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(820)는 데이터 처리 시스템(800)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(850)의 동작을 제어할 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 다른 실시예를 나타낸다.
도 17을 참조하면, 데이터 처리 시스템(900)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
데이터 처리 시스템(900)은 메모리 장치(950)를 포함한다. 메모리 장치(950)는 메모리 장치(950)의 동작을 제어할 수 있는 메모리 컨트롤러(960)를 포함한다. 메모리 컨트롤러(960)는 프로세서(940)의 제어에 따라 메모리 장치(950)의 데이터(DATA) 액세스 동작, 예컨대 프로그램 (program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(950)에 프로그램된 페이지 데이터는 프로세서(940)와 메모리 컨트롤러(960)의 제어에 따라 디스플레이(930)를 통하여 디스플레이될 수 있다.
무선 송수신기(910)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(910)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(940)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(940)는 무선 송수신기(910)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(960) 또는 디스플레이(930)로 전송할 수 있다. 메모리 컨트롤러(960)는 프로세서(940)에 의하여 처리된 신호를 메모리 장치(950)에 프로그램할 수 있다.
또한, 무선 송수신기(910)는 프로세서(940)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(920)는 프로세서(940)의 동작을 제어하기 위한 제어 신호 또는 프로세서(940)에 의하여 처리될 데이터(DATA)를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(940)는 메모리 컨트롤러(960)로부터 출력된 데이터(DATA), 무선 송수신기(910)로부터 출력된 데이터(DATA), 또는 입력 장치(920)로부터 출력된 데이터(DATA)가 디스플레이(930)를 통하여 디스플레이될 수 있도록 디스플레이(930)의 동작을 제어할 수 있다.
메모리 컨트롤러(960)는 본 발명의 실시예에 따른 메모리 컨트롤러(100, 100a, 100b)에 해당하고, 메모리 장치(950)는 본 발명의 실시예에 따른 메모리 장치(200, 200a, 200b)에 해당할 수 있다.
도 18은 도 1에 도시된 메모리 장치를 포함하는 데이터 처리 시스템의 또다른 일실시예를 나타낸다.
도 18을 참조하면, 데이터 처리 시스템(1000)은 이미지 처리 장치, 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
데이터 처리 시스템(1000)은 메모리 장치(1040)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1050)를 포함한 메모리 장치(1040)를 포함한다.
데이터 처리 시스템(1000)의 센서(1010)는 이미지 센서, 온도센서, 모션센서, 음성센서 등일 수 있다. 멀티미디어 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(1020) 또는 메모리 장치(1040)로 전송된다. 프로세서(1020)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(1030)를 통하여 디스플레이되거나 또는 메모리 장치(1040)에 저장될 수 있다.
또한, 메모리 장치(1040)에 저장된 데이터는 프로세서(1010) 또는 메모리 컨트롤러(1050)의 제어에 따라 디스플레이(1030)를 통하여 디스플레이된다. 메모리 컨트롤러(1050)는 메모리 장치(1040)의 동작을 제어할 수 있다.
메모리 컨트롤러(1050)는 본 발명의 실시예에 따른 메모리 컨트롤러(100, 100a, 100b)에 해당하고, 메모리 장치(1040)는 본 발명의 실시예에 따른 메모리 장치(200, 200a, 200b)에 해당할 수 있다.
도 19는 도 1에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 19를 참조하면, 멀티-칩 패키지(1300)는 패키지 기판(1310)상에 순차적으로 적층되는 다수의 반도체 장치들(1330~1350, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1330~1350) 각각은 상술한 메모리 컨트롤러 또는 메모리 장치일 수 있다. 메모리 장치는 상술한 휘발성 메모리 장치 또는 비휘발성 메모리 장치일수 있다.
다수의 반도체 장치들(1330~1350)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1320) 등이 사용될 수 있다.
일례로, 도 16과 같이, 제1 반도체 장치(1330)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1340)와 제3 반도체 장치(1350)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1340)의 메모리 장치와 제3 반도체 장치(1350)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 도 17과 같이, 제1 반도체 장치 내지 제3 반도체 장치(1330~1350) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또 다른 일례로, 도 18과 같이, 제1 반도체 장치(Die 1, 1330)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1330) 또는 제2 반도체 장치(1340)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1340) 또는 제3 반도체 장치(1350)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 복수의 메모리 셀 어레이 다이가 적층된 구조로써 구현될 수 있다. 상기 적층된 구조로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 20은 도 19에 도시된 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 20을 참조하면, 멀티-칩 패키지(1300')는 실리콘 관통전극(TSV, 1360)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1330~1350)을 포함한다. 다이들(Die1~3, 1330~1350) 각각은 메모리 장치(200)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 반도체 장치(10)의 일예로써 메모리 셀 어레이를 포함하는 반도체 메모리 장치가 적용될 수 있으며, 도 1의 장치가 반도체 메모리 장치(200)인 경우 상기 다이들(1330~1350)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1360)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1360)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1360)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 시스템
100, 100a, 100b: 메모리 컨트롤러
110: 아비터
120: 기입 큐
130: 독출 큐
140: 트랙잭션부
150: 메모리 인터페이스
200, 200a, 200b: 메모리 장치
210: 메모리 셀 어레이
220: 로우 디코더
230: 센스앰프
240: 컬럼 디코더
250: 제어 로직
260: 데이터 입출력 회로
270: 기입 큐
280: 이벤트 검출기

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 메모리 장치는
    지정된 메모리 셀들로 데이터를 기입하고, 상기 지정된 메모리 셀들이 포함된 워드라인을 프리차아지한 후, 상기 프리차아지 직전에 기입한 데이터를 동일한 메모리 셀들로 재기입(rewrite)하는 메모리 시스템.
  2. 제1 항에 있어서, 상기 메모리 컨트롤러는
    상기 메모리 장치에 상기 프리차아지 후와 상기 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 수행한 후,
    상기 재기입을 위한 재기입 명령을 상기 메모리 장치에 인가하는 메모리 시스템.
  3. 제1항에 있어서, 상기 메모리 컨트롤러는,
    호스트로부터 수신된 명령들을 저장하기 위한 큐;
    상기 호스트로부터 기입 명령 및 독출 명령을 수신하여 상기 기입 큐에 순차적으로 저장하며, 상기 큐에 저장된 명령들을 스케쥴링하는 아비터; 및
    상기 아비터에 의해 스케쥴링된 명령을 실행하기 위해 상기 메모리 장치를 준비시키는 트랜잭션부를 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 큐는
    상기 기입 명령들을 저장하기 위한 기입 큐; 및
    상기 독출 명령들을 저장하기 위한 독출 큐를 포함하는 메모리 시스템.
  5. 제4항에 있어서, 상기 메모리 컨트롤러는
    상기 기입 큐에 저장된 기입 명령 엔트리들 중 실행된 기입 명령 엔트리는 삭제하고,
    상기 프리차아지 직전에 기입된 데이터에 대한 기입 명령 엔트리는 실행 후에도 삭제하지 않고 유지하는 메모리 시스템.
  6. 제2항에 있어서, 상기 메모리 장치는
    상기 메모리 컨트롤러로 경고 신호를 전송하고,
    상기 메모리 컨트롤러는 상기 경고 신호에 응답하여 상기 재기입 명령을 상기 메모리 장치로 인가하는 메모리 시스템.
  7. 제6항에 있어서, 상기 메모리 장치는
    기입 동작 이후 해당 페이지에 대해 프리차아지를 수행하는지 여부를 검출하는 이벤트 검출기를 더 포함하고,
    상기 검출 결과에 따라 상기 경고 신호를 발생하는 메모리 시스템.
  8. 제1 항에 있어서, 상기 메모리 장치는
    상기 프리차아지 후와 상기 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 수행한 후,
    상기 재기입을 위한 재기입 명령을 상기 메모리 컨트롤러의 개입없이 자체적으로 수행하는 메모리 시스템.
  9. 제8항에 있어서, 상기 메모리 장치는
    상기 메모리 컨트롤러로부터 인가되는 기입 명령들을 저장하기 위한 기입 큐를 더 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 메모리 장치는
    상기 기입 큐에 저장된 기입 명령들을 순차적으로 실행하고,
    상기 기입 큐에 저장된 기입 명령 엔트리들 중 실행된 기입 명령 엔트리는 삭제하며,
    상기 프리차아지 직전에 기입된 데이터에 대한 기입 명령 엔트리는 실행 후에도 삭제하지 않고 유지하는 메모리 시스템.
  11. 제10항에 있어서, 상기 메모리 장치는
    상기 재기입 명령을 실행하고 있음을 상기 메모리 컨트롤러로 알려주는 상태 신호를 상기 메모리 컨트롤러로 전송하는 메모리 시스템.
  12. 제1항에 있어서, 상기 메모리 컨트롤러는
    복수의 기입 명령들에 대하여, 로우 어드레스가 같은 기입 명령들이 순차적으로 수행되도록 스케쥴링하는 메모리 시스템.
  13. 제1항에 있어서, 상기 메모리 컨트롤러는
    복수의 기입 명령들에 대하여, 뱅크 어드레스 및 로우 어드레스가 같은 기입 명령들이 순차적으로 수행되도록 스케쥴링하는 메모리 시스템.
  14. 각각이 복수의 워드라인 및 복수의 비트라인들 사이에 형성되는 메모리 셀들을 포함하는 메모리 뱅크들을 복수개 구비하는 메모리 장치의 데이터 기입 방법에 있어서,
    상기 메모리 뱅크들 중 적어도 하나의 메모리 뱅크 및 지정된 워드라인을 액티브하는 단계;
    상기 액티브된 뱅크 및 워드라인에 연속적으로 데이터 셋을 기입하는 단계;
    상기 액티브된 워드라인을 프리차아지 하는 단계; 및
    상기 프리차아지 후 상기 프라차아지 직전에 기입된 데이터 셋을 동일한 메모리 셀들로 재기입하는 단계를 포함하는 데이터 기입 방법.
  15. 제14항에 있어서, 상기 데이터 기입 방법은
    상기 프리차아지 후와 상기 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 수행하는 단계를 더 포함하는 데이터 기입 방법.
  16. 제14항에 있어서, 상기 재기입하는 단계는
    메모리 컨트롤러로부터 재기입 명령 및 재기입 데이터 셋을 수신하는 단계;
    상기 재기입 명령에 응답하여 상기 재기입 데이터 셋을 상기 동일한 메모리 셀들로 기입하는 단계를 포함하며,
    상기 재기입 명령은 상기 뱅크 및 워드라인에 대한 액티브 명령 및 기입 명령을 포함하고,
    상기 재기입 데이터 셋은 상기 프라차아지 직전에 기입된 데이터 셋과 동일한 데이터 기입 방법.
  17. 제14 항에 있어서, 상기 데이터 기입 방법은
    메모리 컨트롤러로부터 인가되는 기입 명령들을 기입 큐에 저장하는 단계를 더 포함하는 데이터 기입 방법.
  18. 각각이 복수의 워드라인 및 복수의 비트라인들 사이에 형성되는 메모리 셀들을 포함하는 메모리 뱅크들을 복수개 구비하는 메모리 장치로의 데이터 기입 방법에 있어서,
    호스트로부터 기입 명령 및 기입 데이터를 수신하여 기입 큐에 저장하는 단계;
    상기 기입 명령에 따라 상기 메모리 장치로 인가하기 위한 일련의 명령 시퀀스를 생성하여 상기 메모리 장치로 인가하는 단계; 및
    상기 메모리 장치의 프라차아지 직전에 기입된 데이터 셋에 대해서는 재기입 명령을 상기 메모리 장치로 인가하는 단계를 포함하는 데이터 기입 방법.
  19. 제18항에 있어서, 상기 데이터 기입 방법은
    상기 메모리 장치의 프리차아지 후와 상기 동일한 데이터의 재기입 전에 적어도 하나의 독출 명령 또는 기입 명령을 실행시키는 단계를 더 포함하는 데이터 기입 방법.
  20. 제18항에 있어서, 상기 일련의 명령 시퀀스는
    상기 메모리 뱅크들 중 적어도 하나의 메모리 뱅크 및 지정된 워드라인을 액티브하는 액티브 명령,
    상기 액티브된 뱅크 및 워드라인에 연속적으로 데이터 셋을 기입하기 위한 기입 명령; 및
    상기 액티브된 워드라인을 프리차아지하는 프리차아지 명령을 포함하는 데이터 기입 방법.
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