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QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
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Diese Anmeldung beansprucht die Priorität der
koreanischen Patentanmeldung Nr. 0-2012-0095223 , welche am 29. August 2012 beim koreanischen Amt für gewerblichen Rechtsschutz eingereicht wurde und deren Offenbarung hierin durch Bezugnahme in ihrer Gesamtheit mit eingebunden ist.
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TECHNISCHES GEBIET
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Das vorliegende erfinderische Konzept bezieht sich auf eine Speichervorrichtung und genauer auf ein Verfahren zum Schreiben von Daten zu einer Speichervorrichtung.
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DISKUSSION DES STANDES DER TECHNIK
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Der erhöhte Grad von Integration von Halbleitervorrichtungen hat Elemente in der Größe und einem Abstand zwischen den Elementen verringert. Beispielsweise nimmt eine dynamische Direktzugriffsspeicher(DRAM = Dynamic Random Access Memory)-Vorrichtung in der Größe, im Kontaktwiderstand und im Bitleitungswiderstand eines DRAM-Schreibweges ab, wodurch eine Schreibzeit durch den DRAM-Schreibweg erhöht wird. Weiterhin nimmt, wenn die Größe von Zelltransistoren verringert wird, um den Integrationsgrad von Halbleitervorrichtungen zu erhöhen, die Betriebsleistungsfähigkeit der Zelltransistoren ab. Demzufolge können Halbleitervorrichtungen mehr Zeit für eine Schreiboperation benötigen.
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KURZFASSUNG
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts weist ein Speichersystem eine Speichervorrichtung und einen Speichercontroller auf. Die Speichervorrichtung weist eine Mehrzahl von Speicherzellen auf. Der Speichercontroller ist konfiguriert, um kontinuierlich eine Mehrzahl von Schreibbefehlen auf der Speichervorrichtung durchzuführen. In dem Speichersystem führt die Speichervorrichtung eine erste Schreiboperation entsprechend einem letzten Schreibbefehl der Mehrzahl von Schreibbefehlen durch, führt eine Vor-Lade-Operation durch und führt dann eine zweite Schreiboperation entsprechend dem letzten Schreibbefehl nach der Vor-Lade-Operation durch. Die erste Schreiboperation und die zweite Schreiboperation schreiben ein gleiches Datum beziehungsweise gleiche Daten zu Speicherzellen einer Mehrzahl von Speicherzellen, welche eine gleiche Adresse haben.
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Die Vor-Lade-Operation kann in Antwort auf einen Vor-Lade-Befehl, welcher von dem Speichercontroller ausgegeben wird, oder einem intern erzeugten Vor-Lade-Befehl in der Speichervorrichtung durchgeführt werden.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist ein Verfahren zum Schreiben von Daten zu einer Speichervorrichtung vorgesehen. Eine Wortleitung in einer Speicherbank wird in Antwort auf einen Aktivier-Befehl aktiviert. Eine Mehrzahl von Datensätzen wird kontinuierlich zu Speicherzellen, welche der Wortleitung zugeordnet sind, in Antwort auf einen entsprechenden Schreibbefehl einer Mehrzahl von Schreibbefehlen geschrieben. Die Wortleitung wird vor-geladen, nachdem ein letzter Schreibbefehl der Mehrzahl von Schreibbefehlen durchgeführt ist. In Antwort auf den letzten Schreibbefehl wird der letzte Datensatz zu den Speicherzellen nach dem Vor-Laden geschrieben.
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Das Vor-Laden kann in Antwort auf einen Vor-Lade-Befehl durchgeführt werden, welcher von einem Speichercontroller ausgegeben wird, oder auf einen intern erzeugten Vor-Lade-Befehl in der Speichervorrichtung.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist ein Verfahren zum Schreiben von Daten vorgesehen. Eine Mehrzahl von Schreibanfragen und eine Mehrzahl von Datensätzen werden von einem Host empfangen. Eine Sequenz einer Mehrzahl von Schreibbefehlen von der Mehrzahl von Schreibanfragen wird gemäß einem vorbestimmten Terminierungsverfahren bzw. Zeitplanungsverfahren erzeugt, und die Sequenz wird auf eine Speichervorrichtung zwischen einem Aktivierungsbefehl und einem Vor-Lade-Befehl angewandt. Ein letzter Schreibbefehl der Mehrzahl von Schreibbefehlen wird auf die Speichervorrichtung nach dem Vor-Lade-Befehl angewandt.
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Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts weist ein Speichercontroller einen Arbiter auf. Der Arbiter ist konfiguriert, um einen Aktivierungsbefehl, einen Vor-Lade-Befehl und eine Mehrzahl von Schreibbefehlen zu erzeugen, welche eine gemeinsame Zeilenadresse haben und konfiguriert sind, um kontinuierlich die Mehrzahl von Schreibbefehlen zwischen dem Aktivierungsbefehl und dem Vor-Lade-Befehl auszugeben, wobei der Vor-Lade-Befehl ausgegeben wird, nachdem eine erste Schreiboperation in Antwort auf einen letzten Schreibbefehl der Mehrzahl von Schreibbefehlen durchgeführt ist, wobei der letzte Schreibbefehl für eine zweite Schreiboperation nach dem Vor-Lade-Befehl ausgegeben wird, und wobei die erste Schreiboperation und die zweite Schreiboperation einen gleichen Datensatz zu Speicherzellen einer Mehrzahl von Speicherzellen schreibt, welche eine gleiche Spaltenadresse haben.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Diese und andere Merkmale des erfinderischen Konzepts werden offensichtlicher werden durch ein Beschreiben von detaillierten beispielhaften Ausführungsformen davon im Detail unter Bezugnahme auf die beigefügten Zeichnungen, von welchen:
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1 ein Blockschaltbild eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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2 ein Blockschaltbild eines Speichercontrollers gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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3 ein Blockschaltbild einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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4 ein Blockschaltbild einer Speicherzelle, welche in 3 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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5 ein Schaltbild ist, welches konzeptuell einen Datenschreibpfad zu der Speicherzelle, welche in 4 veranschaulicht ist, zeigt;
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6 ein Flussdiagramm eines Verfahrens zum Schreiben von Daten zu einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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7 ein Diagramm einer Befehlsschlange und einer Ausführungssequenz gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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8A und 8B Signalzeitverlaufsdarstellungen sind, welche eine Datenschreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulichen;
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9A bis 9C Signalzeitverlaufsdarstellungen sind, welche eine Datenschreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulichen;
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10 ein Blockschaltbild eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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11 ein Blockschaltbild eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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12A bis 12C Diagramme zum Erklären eines Verfahrens zur Terminierung bzw. Zeitplanung einer Schreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts sind;
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13 ein Diagramm zum Erklären eines Verfahrens zur Terminierung einer Schreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
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14 ein Blockschaltbild eines Moduls ist, welches eine Mehrzahl von Speichervorrichtungen gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist;
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15 ein Blockschaltbild eines Moduls ist, welches eine Mehrzahl von Speichervorrichtungen gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist;
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16 ein Blockschaltbild eines Datenverarbeitungssystems ist, welches die Speichervorrichtung aufweist, welche in 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist;
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17 ein Blockschaltbild eines Datenverarbeitungssystems ist, welches die Speichervorrichtung aufweist, welche in 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist;
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18 ein Blockschaltbild eines Datenverarbeitungssystems ist, welches die Speichervorrichtung aufweist, welche in 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist;
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19 ein Diagramm eines Multi-Chip-Gehäuses ist, welches die Halbleitervorrichtung aufweist, welche in 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist; und
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20 ein dreidimensionales Konzeptdiagramm eines Beispiels des Multi-Chip-Gehäuses ist, welches in 19 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist.
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DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
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Beispielhafte Ausführungsformen des erfinderischen Konzepts werden unten stehend detaillierter unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Dieses erfinderische Konzept kann jedoch in verschiedenen Formen ausgeführt werden und sollte nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt angesehen werden. In den Zeichnungen können die Größe und relativen Größen von Schichten und Bereichen zur Klarheit übertrieben sein. Gleiche Zahlen können sich auf gleiche Elemente über die Beschreibung und Zeichnungen hinweg beziehen.
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Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als ”verbunden” oder ”gekoppelt” mit einem anderen Element, es mit dem anderen Element direkt verbunden oder gekoppelt sein kann oder zwischenliegende Elemente gegenwärtig sein können.
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Wenn hierin verwendet, ist der Singular ”einer/eine/eines” und ”der/die/das” vorgesehen, um ebenso die Plural-Formen einzuschließen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt.
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1 ist ein Blockschaltbild eines Speichersystems 10 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 2 ist ein Blockschaltbild eines Speichercontrollers 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 3 ist ein Blockschaltbild einer Speichervorrichtung 200 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf die 1–3 weist das Speichersystem 10 den Speichercontroller 100 und die Speichervorrichtung 200 auf.
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Der Speichercontroller 100 weist einen Arbiter 110, eine Befehlsschlange, eine Transaktionsverarbeitungseinheit 140 und ein Speicherinterface beziehungsweise eine Speicherschnittstelle 150 auf. Die Befehlsschlange weist eine Schreibschlange 130 und eine Leseschlange 120 auf, wie in 2 veranschaulicht ist. In einer beispielhaften Ausführungsform können die Schreibschlange 130 und die Leseschlange 120 in eine einzelne Schlange integriert sein.
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Der Arbiter 110 empfängt eine Schreibanfrage und eine Leseanfrage und erzeugt einen Schreibbefehl aus der Schreibanfrage und einen Lesebefehl aus der Leseanfrage, wobei er sequenziell den Lesebefehl in der Leseschlange 120 und den Schreibbefehl in der Schreibschlange 130 speichert. Die Leseschlange 120 kann einen Lesebefehl und eine Adresse speichern. Die Schreibschlange 130 kann einen Schreibbefehl, eine Adresse und Schreibdaten speichern. In einer beispielhaften Ausführungsform können die Schreibdaten in einem Speicher (beispielsweise einer Datenschlange oder einem Puffer (nicht gezeigt)) gespeichert werden, während der Schreibbefehl und die Adresse in der Schreibschlange 130 gespeichert werden.
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Der Arbiter 100 terminiert oder ordnet die Sequenz der Lese- und/oder Schreib-Befehle um, welche in den Schlangen 120 und 130 gespeichert sind, gemäß einem vorbestimmten Terminierungsalgorithmus und speichert die Befehle.
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Der Speichercontroller 100 erzeugt und führt andere Befehle aus, um den Betrieb der Speichervorrichtung 200 zu steuern. Beispielsweise erzeugt, wenn die Speichervorrichtung 200 eine DRAM-Vorrichtung aufweist, der Arbiter 110 auch einen Aktivierungsbefehl und einen Vor-Lade-Befehl, um jede Zeile zu öffnen und zu schließen, um eine Lese- oder Schreibanfrage von dem Host auszuführen. Der Arbiter 110 legt Befehle fest beziehungsweise terminiert Befehle von den Anfragen, welche von dem Host 20 empfangen werden und die aktiven und Vor-Lade-Befehle gemäß einem vorbestimmten Terminierungsverfahren. Der Arbiter 110 überträgt die Befehle, einschließlich eines Aktivierungsbefehls, eines Lese-/Schreibbefehls und eines Vor-Lade-Befehls gemäß dem Terminierungsverfahren der Speichervorrichtung 200 über die Speicherschnittstelle 150, um den Betrieb der Speichervorrichtung 200 zu steuern.
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Die Transaktionsverarbeitungseinheit 140 bereitet die Speichervorrichtung 200 vor, um die Befehle CMD, welche von dem Arbiter 110 ausgegeben werden, auszuführen. Die Transaktionsverarbeitungseinheit 140 kann dazu dienen, Daten für den Host 20 ohne ein Zugreifen auf die Speichervorrichtung 200 vorzusehen. Beispielsweise kann, wenn eine Leseanfrage von dem Host 20 hinsichtlich Daten empfangen wird, welche in der Schreibschlange 130 gespeichert worden sind, in anderen Worten, Schreibdaten, welche nicht zu der Speichervorrichtung 200 geschrieben worden sind, der Speichercontroller 100 die Daten aus der Schreibschlange 130 lesen und sie zu dem Host 20 ohne auf ein Zugreifen auf die Speichervorrichtung 200 übertragen.
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Der Speichercontroller 100 kann einen Lesebefehl vor irgendwelchen anderen Befehlen, vor einem Schreibbefehl unter mehreren Lese- oder Schreibanfragen ausführen, welche von dem Host 20 empfangen werden. Der Speichercontroller 100 speichert einen Schreibbefehl in der Schreibschlange 130 und terminiert dann eine Ausführungssequenz von Befehlen, welche in der Schreibschlange 130 gespeichert sind, gemäß einem vorbestimmten Terminierverfahren. Beispielsweise kann ein Schreibbefehl, welcher in der Schreibschlange 130 gespeichert ist, gemäß der Priorität, welche durch das Terminierverfahren des Speichercontrollers 100 bestimmt wird, ausgeführt werden, und dann kann der Schreibbefehl von der Schreibschlange 130 gelöscht werden.
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Ein Zeiger beziehungsweise Pointer, welcher einen Schreibbefehlseintrag in der Schreibschlange 130 bezeichnet, kann sequenziell erhöht werden. Beispielsweise kann, sobald ein Schreibbefehl, welcher durch einen Zeiger in der Schreibschlange 130 bezeichnet ist, ausgeführt wird, der Zeiger zu einem nächsten Schreibbefehlseintrag verschoben werden. Nachdem jedoch ein Schreibbefehl (beispielsweise ein Schreibbefehl gerade bevor einem Vor-Lade-Befehl) zu einem letzten Schreibzyklus, in welchem eine Schreib-Recovery-Zeit (tWR in den 8A und 9B) nicht ausreichend ist, ausgeführt wird, schiebt der Speichercontroller 100 den Zeiger nicht zu einem nächsten Eintrag, sondern er steuert den Schreibbefehl, so dass er wieder ausgeführt wird. Beispielsweise führt, wenn ein Schreibbefehlseintrag Daten entspricht, die gerade vor dem Vor-Laden der Speichervorrichtung 200 geschrieben sind, und der Speichercontroller nicht ausreichend Zeit hat, um die Daten zu schreiben, der Speichercontroller 100 den Schreibbefehl wiederum aus durch ein Beibehalten des Schreibbefehlseintrags in der Schreibschlange 130 anstelle des Löschens desselben nachdem der Schreibbefehl entsprechend dem Eintrag ausgeführt ist. In einer beispielhaften Ausführungsform kann der Speichercontroller 100 den Schreibbefehlseintrag nach der Ausführung eines anderen Befehls, welcher dem Vor-Laden folgt, ausführen. Das Vor-Laden kann in Antwort auf einen Vor-Lade-Befehl durchgeführt werden, welcher von dem Speichercontroller 100 ausgegeben wird oder einem intern erzeugten Vor-Lade-Befehl in der Speichervorrichtung 200. Beispielsweise kann eine Auto-Vor-Lade-Operation durch einen intern erzeugten Vor-Lade-Befehl durchgeführt werden, ohne dass ein Vor-Lade-Befehl von dem Speichercontroller 100 ausgegeben wird.
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Die Speichervorrichtung 200 weist ein Speicherzell-Array 210, einen Zeilendecoder 220, einen Leseverstärker 230, einen Spaltendecoder 240, eine Steuerlogik 250 und eine Dateneingabe-/Ausgabeschaltung 260 auf. Der Betrieb der Speichervorrichtung 200 wird später beschrieben werden.
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Das Speicherzell-Array 210 ist ein Datenspeicherbereich, in welchem Speicherzellen in einer Zeilenrichtung und einer Spaltenrichtung angeordnet sind. Der Leseverstärker 230 tastet Daten in den Speicherzellen ab und verstärkt diese und speichert Daten in den Speicherzellen. Das Speicherzell-Array 210, welches in 3 veranschaulicht ist, kann eine Mehrzahl von (beispielsweise vier oder acht) Speicherbänken aufweisen, das erfinderische Konzept ist jedoch nicht auf die vier oder acht Speicherbänke beschränkt.
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Daten DQ, welche durch die Dateneingabe-/Ausgabeschaltung 260 zugeführt werden, werden zu dem Speicherzell-Array 210 basierend auf einem Adresssignal ADD geschrieben. Die Daten DQ, welche von dem Speicherzell-Array 210 basierend auf dem Adresssignal ADD gelesen werden, werden durch die Dateneingabe-/Ausgabeschaltung 260 ausgegeben.
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Das Adresssignal ADD wird einem Adresspuffer (nicht gezeigt) zugeführt, um eine Speicherzelle zu bezeichnen, zu welcher oder von welcher Daten geschrieben oder gelesen werden. Der Adresspuffer speichert vorübergehend das Adresssignal ADD.
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Der Zeilendecoder 220 decodiert eine Zeilenadresse in dem Adresssignal ADD, welches von dem Adresspuffer ausgegeben wird, um eine Wortleitung, welche mit einer Speicherzelle verbunden ist, zu oder von welcher Daten zugeführt oder ausgegeben werden, zu bezeichnen. Beispielsweise decodiert der Zeilendecoder 220 eine Zeilenadresse, welche von dem Adresspuffer ausgegeben wird, und aktiviert eine Wortleitung in einen Datenschreib- oder Lesemodus.
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Der Spaltendecoder 240 decodiert eine Spaltenadresse in dem Adresssignal ADD, welches von dem Adresspuffer ausgegeben wird, um eine Bitleitung, welche mit einer Speicherzelle verbunden ist, zu welcher oder von welcher Daten zugeführt oder ausgegeben werden, zu bezeichnen.
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Das Speicherzell-Array 210 gibt Daten aus von oder schreibt Daten zu einer Speicherzelle, welche durch eine Zeilenadresse und eine Spaltenadresse bezeichnet ist.
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Die Steuerlogik 250 empfängt und decodiert ein externes Befehlssignal CMD und erzeugt ein decodiertes Befehlssignal. Die Steuerlogik 250 kann eine Modusregistersatz/eine erweiterte Modusregistersatz(MRS = Mode Register Set/EMRS = Extended Mode Register Set)-Schaltung (nicht gezeigt) aufweisen, welche einen Betriebsmodus setzt. Die MRS/EMRS-Schaltung setzt ein internes Modusregister in Antwort auf einen MRS/EMRS-Befehl zum Wählen des Betriebsmodus der Speichervorrichtung 200 und/oder des Adresssignals ADD.
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Obwohl in 3 nicht gezeigt, kann die Speichervorrichtung 200 auch eine Taktschaltung aufweisen, welche ein Taktsignal erzeugt, und eine Leistungsschaltung, welche eine externe Leistungsversorgungsspannung empfängt und eine interne Spannung erzeugt oder verteilt.
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4 ist ein Blockschaltbild einer Speicherzelle 210 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 4 weist die Speicherzelle 210 einen Zugriffstransistor TA auf, welcher mit einer Wortleitung WL und einer Bitleitung BL verbunden ist, und eine Speicherzelle MC, welche selektiv durch den Zugriffstransistor TA mit der Bitleitung BL verbunden ist. Die Speicherzelle MC kann einen Zellkondensator aufweisen.
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5 ist ein Schaltbild, welches einen Datenschreibweg zu der Speicherzelle MC zeigt, welche in 4 veranschaulicht ist. Bezug nehmend auf 5 werden Daten zu der Speicherzelle MC durch die Bitleitung BL und den Zugriffstransistor TA geschrieben.
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Der Datenschreibweg weist einen Bitleitungswiderstand Rb1 der Bitleitung BL und einen Kontaktwiderstand Rc zwischen dem Zugriffstransistor TA und der Speicherzelle (oder der Zellkapazität beziehungsweise dem Zellkondensator) MC auf. Wenn die Bitleitung BL feiner und länger wird, nimmt der Bitleitungswiderstand Rb1 zu. Wenn die Kontaktgröße der Speicherzelle MC abnimmt, nimmt der Kontaktwiderstand Rc zu. Demnach nimmt der Strom Ids, welcher zu der Speicherzelle MC durch die Bitleitung BL fließt ab, wenn der Integrationsgrad der Speicherzelle 210 zunimmt. Als ein Ergebnis benötigt es mehr Zeit, Daten zu der Speicherzelle zu schreiben durch den erhöhten Widerstand des Datenschreibwegs. Beispielsweise benötigt die Schreib-Recovery-Zeit (tWR) mehr Taktzyklen, um Schreibdaten korrekt in die Speicherzelle 210 zu schreiben, was die Schreibleistungsfähigkeit verringern wird.
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6 ist ein Flussdiagramm eines Verfahrens zum Schreiben von Daten zu der Speichervorrichtung 200 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf die 2, 3 und 6 werden ein Schreibbefehl und Schreibdaten von einem Host in Operation S110 empfangen. Der Schreibbefehl wird in der Schreibschlange 130 gespeichert und die Schreibdaten werden in der Datenschlange in Operation S120 gespeichert. Beispielsweise werden der Schreibbefehl und eine Adresse in der Schreibschlange 130 gespeichert. Die Adresse kann eine Bankadresse, eine Zeilenadresse und eine Spaltenadresse aufweisen.
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Der Speichercontroller 100 erzeugt eine Sequenz von Befehlen (beispielsweise ein Aktivierungsbefehl, einen Schreibbefehl und einen Vor-Lade-Befehl) zum Schreiben der Daten zu der Speichervorrichtung 200 und wendet die Sequenz von Befehlen auf die Speichervorrichtung 200 in Operation S130 an. Der Speichercontroller 100 wendet, nachdem er den Vor-Lade-Befehl ausgegeben hat, den Schreibbefehl wiederum an, um die Daten korrekt zu der Speichervorrichtung 200 in Operation S140 zu schreiben. Hierin nachstehend wird der wiederholte Schreibbefehl austauschbar als Wieder-Schreib-Befehl beziehungsweise Re-Schreib-Befehl verwendet. Um die Daten wieder zu schreiben, welche gerade bevor der Vor-Ladung geschrieben wurden, speichert der Speichercontroller 100 die Daten bis zur Ausführung des Wieder-Schreib-Befehls. Beispielsweise kann, nachdem die Ausführung des Wieder-Schreib-Befehls vollendet ist, der Speichercontroller 100 den Schreibbefehl und Daten löschen.
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7 ist ein Diagramm einer Befehlsschlange und einer Ausführungssequenz gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Die 8A und 8B sind Signalzeitverlaufsdarstellungen, welche eine Datenschreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulichen. Insbesondere veranschaulicht 8 die Burst-Schreiboperation eines Doppeldatenraten(DDR)-DRAM mit einer Taktschreiblatenz (CWR = Clock Write Latency) von fünf und einer Burstlänge (BL) von acht.
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Bezug nehmend auf 7 und die 8A und 8B werden Schreibbefehle ”schreibe (a, m, n)” und ”schreibe (a, m, p)” sequenziell in einer Schreibschlange gespeichert, wie in Tabelle D3 gezeigt ist. In Antwort auf den Schreibbefehl ”schreibe (a, m, n)” werden Daten zu Speicherzellen geschrieben, deren Adressinformationen eine Bankadresse von ”a”, eine Zeilenadresse von ”m” und eine Spaltenadresse von ”n” aufweist. In Antwort auf den Schreibbefehl ”schreibe (a, m, p)” werden Daten zu Speicherzellen geschrieben, deren Adressinformationen eine Bankadresse von ”a”, eine Zeilenadresse von ”m” und eine Spaltenadresse ”p” aufweist.
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Um die Schreibbefehle (beispielsweise ”schreibe (a, m, n)” und ”schreibe (a, m, p)”, welche in der Schreibschlange gespeichert sind) auszuführen, erzeugt der Arbiter 110 eine Sequenz von Befehlen (oder eine Befehlssequenz), welche auf die Speichervorrichtung 200 anzuwenden ist. Beispielsweise kann der Arbiter 110 eine Sequenz von Befehlen wie beispielsweise einen Aktivierbefehl ”aktiviere (a, m)”, einen ersten Schreibbefehl ”schreibe (a, m, n)”, einen zweiten Schreibbefehl ”schreibe (a, m, p)” und einen Vor-Lade-Befehl ”lade vor (a)” erzeugen und die Sequenz von Befehlen auf die Speichervorrichtung 200 anwenden, wie in Tabelle T4 der 7 veranschaulicht ist.
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Bezug nehmend auf die 8A und 8B kann die Befehlssequenz (oder eine Ausführungssequenz), welche durch den Speichercontroller 100 erzeugt wird, auf die Speichervorrichtung 200 in der Reihenfolge eines Aktivierungsbefehls aktiviere, eines ersten Schreibbefehls schreibe 1 bei T0, eines zweiten Schreibbefehls schreibe 2 bei T4 und eines Vor-Lade-Befehls PRE bei Tm in Synchronisation mit dem Taktsignal CLK angewandt werden. Ein Nicht-Operations-Befehl NOP kann zwischen Befehlen (beispielsweise zwischen dem ersten Schreibbefehl Schreibe 1 und dem zweiten Schreibbefehl Schreibe 2 oder dem zweiten Schreibbefehl Schreibe 2 und dem Vor-Lade-Befehl PRE) platziert werden.
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In Antwort auf den Aktivierungsbefehl Aktiviere, wird eine entsprechende Wortleitung WL in einer entsprechenden Bank aktiviert. Dann aktiviert der erste Schreibbefehl Schreibe 1 einen Datenschreibweg einschließlich einer entsprechenden Bitleitung, um Daten DQ zu schreiben. Da die Taktschreiblatenz fünf ist, werden die Daten DQ zu der Speichervorrichtung 200 bei T5 fünf Taktzyklen nach dem ersten Schreibbefehl Schreibe 1 bei T0 geschrieben. Die Daten DQ können zu den Speicherzellen geschrieben werden, welche der Wortleitung WL und der Bitleitung BL zugeordnet sind, bevor der Vor-Lade-Befehl PRE bei Tm ausgegeben wird.
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In Antwort auf den zweiten Schreibbefehl Schreibe 2, wird ein Datenschreibweg aktiviert und zweite Burstdaten Dset 2 werden zu der Speichervorrichtung 200 bei T9 geschrieben. Wenn der Vor-Lade-Befehl PRE ausgegeben wird, bevor die zweiten Burstdaten Dset 2 korrekt geschrieben werden, haben die zweiten Burstdaten Dset 2 eine nicht ausreichende Schreib-Recovery-Zeit (tWR). Die Wortleitung WL, welche aktiviert worden ist, wird in Antwort auf den Vor-Lade-Befehl PRE deaktiviert. Eine zweite Schreibperiode beziehungsweise Schreib-Zeitdauer tD2 von zweiten Burstdaten Dset 2 ist eine Zeitperiode, gemessen zwischen den ersten Daten D0 bei T9 und dem Vor-Lade-Befehl PRE bei Tm. Eine erste Schreibperiode tD1 der ersten Burstdaten Dset 1 ist eine Zeitperiode gemessen zwischen den ersten Daten D0 bei T5 und dem Vor-Lade-Befehl PRE bei Tm. Demzufolge ist die zweite Schreibperiode tD2 kürzer als die erste Schreibperiode tD1. Beispielsweise ist Zeit, welche gegeben wird, um die zweiten Burstdaten Dset 2 zu schreiben kürzer als Zeit, welche gegeben wird, um die ersten Burstdaten Dset 1 zu schreiben. Als ein Ergebnis können die zweiten Burstdaten Dset 2, welche gerade vor dem Vor-Lade-Befehl PRE geschrieben worden sind, aufgrund einer nicht ausreichenden Schreib-Recovery-Zeit (tWR) nicht ordnungsgemäß geschrieben werden.
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Wenn beispielsweise eine Bank und eine Wortleitung in der Speichervorrichtung 200 aktiviert oder freigeschaltet werden, und dann eine Mehrzahl von Schreibbefehlen kontinuierlich vor einen Vor-Lade-Befehl ausgeübt werden, hat der letzte Schreibzyklus, welcher dem letzten Schreibbefehl der mehreren Schreibbefehle entspricht, eine kürzere Datenschreibperiode als diejenige der vorangehenden Schreibzyklen. Demnach werden entsprechende Daten nicht ausreichend in eine Speicherzelle, welche dem letzten Schreibzyklus vor dem Vor-Lade-Befehl entspricht, geschrieben. Gemäß einer beispielhaften Ausführungsform steuert der Arbiter 110 die Daten Dset 2 des letzten Schreibzyklus, so dass sie danach wieder geschrieben werden (beispielsweise nach dem Vor-Lade-Befehl). Hier zeigen ”Daten in dem letzten Zyklus” die Daten Dset 2 an, welche gerade vor dem Vor-Laden geschrieben worden sind.
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Für eine Schreibanfrage werden Daten, welche von dem Host 20 empfangen werden, vorübergehend in der Datenschlange in dem Speichercontroller 100 gespeichert. Die Daten, welche dem letzten Schreibzyklus entsprechen, können nicht ausreichend in die Speichervorrichtung 200 geschrieben werden, wenn es eine nicht ausreichende Schreib-Recovery-Zeit für die Daten gibt. Demnach löscht der Speichercontroller 100 die Daten für den letzten Schreibzyklus von der Schreibschlange 130 oder der Datenschlange nicht, sondern behält die Daten bei und schreibt die Daten wieder zu derselben Adresse in der Speichervorrichtung nach dem Vor-Lade-Befehl.
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In dieser Operation erzeugt der Arbiter 110 den Schreibbefehl ”schreibe (a, m, p)” wie in 7 gezeigt ist, wieder, und übt den Schreibbefehl auf die Speichervorrichtung 200 aus. Der Aktivierungsbefehl ”aktiviere (a, m)” wird auf die Speichervorrichtung 200 ausgeübt, um zuerst eine Bank und eine Wortleitung entsprechend dem Schreibbefehl ”schreibe (a, m, p)” zu aktivieren. Beispielsweise regeneriert der Arbiter 110 und wendet an eine Sequenz von Befehlen ”aktiviere (a, m)” und ”schreibe (a, m, p)” zu der Speichervorrichtung 200, um den Schreibbefehl ”schreibe (a, m, p)”, welcher gerade vor dem Vor-Laden ausgeführt wurde, auszuführen, so dass die Wieder-Schreib-Operation ausgeführt wird, wie in 8B veranschaulicht ist, wenn der Schreibbefehl ”schreibe (a, m, p)” eine nicht ausreichende Schreib-Recovery-Zeit (tWR) hat. Die Operation wird in der Reihenfolge der 8A und 8B in der Zeitdomäne durchgeführt. Obwohl in den 8A und 8B nicht gezeigt, können andere Befehle (beispielsweise ein Lesebefehl) vor dem Wieder-Schreib-Befehl ausgeführt werden.
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Die 9A bis 9C sind Signalzeitverlaufsdarstellungen, welche eine Datenschreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulichen. Die 9A bis 9C veranschaulichen auch die Burst-Schreiboperation des DDR DRAM mit einer CWL von fünf und einer BL von acht. Beispielsweise zeigen die 9A bis 9C einen Fall, in dem Daten zu einer Wortleitung WLn geschrieben werden, dann Daten von einer anderen Wortleitung WLn + 1 gelesen werden, und dann die letzten Daten zu der Wortleitung WLn wieder geschrieben werden.
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Bezug nehmend auf die 9A und 9B wird, nachdem Dset 1 und Dset 2 zu der Wortleitung WLn geschrieben sind, die Wortleitung WLn durch einen Vor-Lade-Befehl bei Tm vorgeladen, bevor die Wortleitung WLn + 1 aktiviert wird. Die Wortleitung WLn + 1 muss nach einer Zeilen-Vor-Lade-Zeit (tRP) aktiviert werden. Die Zeilen-Vor-Lade-Zeit (tRP) ist die Anzahl von Taktzyklen, welche benötigt wird, um einen Zugriff auf die aktivierte Wortleitung WLn zu beenden, und um einen Zugriff zu der nächsten Wortleitung WLn + 1 zu öffnen. Nach dem Vor-Lade-Befehl für die Wortleitung WLn wird die Wortleitung WLn + 1 aktiviert, und dann wird ein Lesebefehl Read auf die Wortleitung WLn + 1 nach einer Zeit tRCD (das heißt der Anzahl von Zyklen von dem Aktivierungsbefehl zu einem Lese-/Schreibbefehl) ausgeübt. Dann werden Daten von der Wortleitung WLn + 1 gelesen, eine Zeit tAA (das heißt die Anzahl von Taktzyklen von dem Lesebefehl zu ersten Daten) nachdem der Lesebefehl ausgeübt ist. Demnach ist die Latenz des Lesebefehls, welcher nach dem Vor-Laden ausgeführt wird ”tRP + tRCD + tAA”.
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Nachdem der Lesebefehl auf der Wortleitung WLn + 1 ausgeführt ist, werden die Daten Dset 2, welche zu der Wortleitung WLn vor dem Vor-Laden der Wortleitung WLn geschrieben wurden, wie in 9C veranschaulicht, wieder geschrieben. Die Operationen werden in der Reihenfolge der 9A, 9B und 9C in der Zeitdomäne durchgeführt.
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10 ist ein Blockschaltbild eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 10 weist das Speichersystem einen Speichercontroller 100a und eine Speichervorrichtung 200a auf. Die Speichervorrichtung 200a weist eine Schreibschlange 270 auf. Die Struktur des Speichercontrollers 100a kann ähnlich zu derjenigen des Speichercontrollers 100, welcher in 2 veranschaulicht ist, sein. Beispielsweise weist die Speichervorrichtung 200a die Schreibschlange 270 zusätzlich zu der Struktur der Speichervorrichtung 200, welche in 3 veranschaulicht ist, auf. 10 zeigt eine Speichervorrichtung 200a, welche die Schreibschlange 270 zum Speichern eines Schreibbefehls und einer Adresse und einen getrennten Speicherplatz zum Speichern relevanter Daten aufweist.
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Die Speichervorrichtung 200a speichert Schreibbefehle, welche von dem Speichercontroller 100a empfangen werden, in der Schreibschlange 270. Die Speichervorrichtung 200a kann sequenziell die Schreibbefehle, welche in der Schreibschlange 270 gespeichert sind, ausführen, und einen Schreibbefehlseintrag löschen, welcher von der Schreibschlange 270 ausgeführt worden ist. Die Speichervorrichtung 200a kann jedoch einen Schreibbefehlseintrag für Daten beibehalten, welche gerade vor einem Vor-Lade-Befehl geschrieben worden sind, auch nach der Ausführung des Schreibbefehlseintrags. Beispielsweise behält, wenn der Vor-Lade-Befehl ausgegeben wird, bevor die Daten korrekt in die Speichervorrichtung 200a geschrieben sind, die Speichervorrichtung 200a den Schreibbefehlseintrag für das Wiederschreiben der Daten nach dem Vor-Lade-Befehl bei.
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Die Speichervorrichtung 200a kann wenigstens einen Lese- oder Schreibbefehl nach dem Vor-Lade-Befehl und vor dem Wiederschreiben der Daten ausführen. Beispielsweise kann nach dem Vor-Lade-Befehl und vor dem Wiederschreiben der Daten ein unterschiedlicher Befehl oder eine unterschiedliche Operation durchgeführt werden.
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Die Speichervorrichtung 200a kann einen Wieder-Schreib-Befehl zum Wiederschreiben derselben Daten, wie diejenige, welche vorher geschrieben worden sind, ohne eine Intervention des Speichercontrollers 100a ausführen. Während Daten zu einer Speicherzelle in Antwort auf einen Schreibbefehl, welcher in der Schreibschlange 270 gespeichert ist, geschrieben werden, kann die Speichervorrichtung 200a ein Statussignal beziehungsweise Zustandssignal WT, welches „unter einer Schreiboperation” beziehungsweise „in einer Schreiboperation” anzeigt zu dem Speichercontroller 100a senden. Das Zustandssignal WT wird unter Verwendung einer getrennten Signalleitung zwischen dem Speichercontroller 100a und der Speichervorrichtung 200a übertragen. Beispielsweise ist eine spezielle Signalleitung für das Zustandssignal WT zwischen dem Speichercontroller 100a und der Speichervorrichtung 200a vorgesehen. Alternativ kann das Zustandssignal WT unter Verwendung einer der existierenden Signalleitungen übertragen werden. Der Speichercontroller 100a greift auf die Speichervorrichtung 200a basierend auf dem Zustandssignal WT zu, welches von der Speichervorrichtung 200a ausgegeben wird.
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11 ist ein Blockschaltbild eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 11 weist das Speichersystem einen Speichercontroller 100b und eine Speichervorrichtung 200b auf. Die Speichervorrichtung 200b weist einen Ereignisdetektor 280 auf. Die Struktur des Speichercontrollers 100b kann ähnlich zu derjenigen des Speichercontrollers 100 sein, welcher in 2 veranschaulicht ist. Beispielsweise weist die Speichervorrichtung 200b den Ereignisdetektor 280 zusätzlich zu der Struktur der Speichervorrichtung 200 auf, welche in 3 veranschaulicht ist.
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Der Ereignisdetektor 280 erfasst, ob ein Vor-Lade-Befehl auf einer Seite durchgeführt wird, nachdem ein Schreibbefehl auf der Seite ausgeführt wird. Hiernach wird die Seite austauschbar als eine aktivierte Wortleitung verwendet. Zu dieser Zeit sendet der Ereignisdetektor 280 ein Alarmsignal AT zu dem Speichercontroller 100b. Das Alarmsignal AT informiert den Speichercontroller 100b, dass der Schreibbefehl nicht ordnungsgemäß ausgeführt wurde. Bei einem Empfangen des Alarmsignals AT von der Speichervorrichtung 200b berücksichtigt der Speichercontroller 100b, dass eine Operation (beispielsweise eine Schreiboperation gerade vor dem Vor-Laden), welche dem Alarmsignal AT entspricht, nicht durchgeführt wurde, und führt die Operation danach durch.
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Gemäß der Ausführungsform, welche in 11 veranschaulicht ist, kann der Speichercontroller 100b einen Wieder-Schreib-Befehl auf die Speichervorrichtung 200b in Antwort auf das Alarmsignal AT, welches von der Speichervorrichtung 200b empfangen wird, ausüben, so dass relevante Daten wieder geschrieben werden.
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Das Alarmsignal AT wird unter Verwendung einer getrennten Signalleitung zwischen dem Speichercontroller 100b und der Speichervorrichtung 200b übertragen. Beispielsweise ist eine spezielle Signalleitung für das Alarmsignal AT zwischen dem Speichercontroller 100b und der Speichervorrichtung 200b vorgesehen. Alternativ kann das Alarmsignal AT unter Verwendung einer der existierenden Signalleitungen übertragen werden.
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Die 12A bis 12C sind Diagramme zum Erklären eines Verfahrens zum Terminieren einer Schreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Gemäß einer beispielhaften Ausführungsform terminiert ein Speichersystem Operationen unter Verwendung einer Schreibschlange, um die Anzahl von Aktivier- und Vor-Lade-Befehlen zu verringern und um die Leistungsfähigkeit eines Speichersystems zu verbessern.
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Eine Schreibschlange kann innerhalb des Speichercontrollers 100 oder der Speichervorrichtung 200 enthalten sein, wie oben stehend beschrieben ist. Es wird angenommen, dass es Schreibbefehle A bis H gibt, wie in 12A gezeigt ist. Wie in 12A gezeigt ist, weist jeder der Schreibbefehle A bis H eine Bankadresse BA, eine Zeilenadresse RA und eine Spaltenadresse CA auf. Jeder der Schreibbefehle A bis H ist zum Schreiben von Daten zu bestimmten Adressen.
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Wenn die Schreibbefehle A bis H in der Schreibschlange gespeichert werden, kann der Speichercontroller 100 diese so terminieren, dass sie sequenziell ausgeführt werden, wie in 12B gezeigt ist.
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Alternativ kann der Speichercontroller 100 diese Bezug nehmend auf Adressinformationen terminieren, wie in 12C gezeigt ist. Beispielsweise können die Schreibbefehle A bis H terminiert werden, so dass Schreibbefehle, welche dieselbe Zeilenadresse RA haben, sequenziell ausgeführt werden können. Bezug nehmend auf 12C können, nachdem der Schreibbefehl A ausgeführt ist, die Schreibbefehle C, E und G, welche dieselbe Zeilenadresse RA wie der Schreibbefehl A haben, terminiert werden, so dass sie sequenziell ausgeführt werden. Danach wird der Schreibbefehl B ausgeführt und dann können Schreibbefehle D, F und H, welche dieselbe Zeilenadresse RA wie der Schreibbefehl B haben, terminiert werden, so dass sie sequenziell ausgeführt werden.
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In den 12B und 12C bezeichnet tRP eine Vor-Lade-Befehlsperiode oder eine Vor-Lade-zu-Aktivier-Verzögerung, tRRD bezeichnet eine Aktivier-zu-Aktivier-Befehlsperiode, tAA bezeichnet eine interne Lesebefehls-zu-erste Daten-Verzögerung, tCCD bezeichnet eine Schreib-zu-Schreib-Verzögerung und tRCD bezeichnet eine Aktivier-zu-Interne-Leseverzögerung oder eine Aktivier-zu-Schreibverzögerung.
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Wie in den 12B und 12C veranschaulicht ist, ist eine Gesamtausführungszeit viel länger in einem Fall, welcher in 12B gezeigt ist, als in einem Fall, welcher in 12C gezeigt ist. Demzufolge kann die Gesamtausführungszeit durch den Zeitplan beziehungsweise die Terminierung einer Mehrzahl von Schreibbefehlen verringert werden.
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13 ist ein Diagramm zum Erklären eines Verfahrens zum Terminieren einer Schreiboperation gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Gemäß einer beispielhaften Ausführungsform werden Schreibbefehle, welche dieselbe Bankadresse BA und dieselbe Zeilenadresse RA haben, sequenziell ausgeführt. Wenn keine Adressen dieselbe Bankadresse BA und dieselbe Zeilenadresse RA aufweisen, werden Schreibbefehle, welche dieselbe Bankadresse BA haben, sequenziell ausgeführt.
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Wenn die Operationen einer Speichervorrichtung (beispielsweise DRAM) gemäß der oben beschriebenen Priorität terminiert werden, kann ein Fall, in dem Schreibbefehle, welche dieselbe Bankadresse BA, aber verschiedene Zeilenadressen RA haben, sequenziell ausgeführt werden, verhindert werden. Als ein Ergebnis wird eine Verschlechterung der Systemleistungsfähigkeit verhindert.
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14 ist ein Blockschaltbild eines Moduls 500, welches eine Mehrzahl von Speichervorrichtungen 550-1 bis 550-4 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Bezug nehmend auf 14 weist das Modul 500 einen Speichercontroller 510, eine Eingabe-/Ausgabe(IO)-Schnittstelle 511 und die Speichervorrichtungen 550-1 bis 550-4 auf. Der Speichercontroller 510 und die IO-Schnittstelle 511 sind zwischen einem Host und den Speichervorrichtungen 550-1 bis 550-4 mit dem Host kommunizierend angeordnet.
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In einer beispielhaften Ausführungsform können der Speichercontroller 510 und die IO-Schnittstelle 511 in einem einzelnen Chip integriert sein. Jede der Speichervorrichtungen 550-1 bis 550-4 kann Daten mit dem Host über den integrierten Chip kommunizieren.
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Die IO-Schnittstelle 511 kann eine optische Schnittstelle aufweisen. In diesem Fall kann die IO-Schnittstelle 511 einen IO-Controller (nicht gezeigt) aufweisen, welcher die Eingabe- und Ausgabeoperationen der Speichervorrichtungen 550-1 bis 550-4 steuert, und einen Signalwandler (nicht gezeigt), welcher ein Eingabe- oder Ausgabesignal in ein optisches Signal umwandelt.
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Die IO-Schnittstelle 511 kann Daten unter Verwendung einer optischen Faser oder eines Wellenleiters übertragen. Die Daten sind für die Übertragung von Hochgeschwindigkeitssignalen geeignet, beispielsweise übereinstimmend mit Seriell Advantage Technology Attachment(SATA)-Standards und sie können unter Verwendung eines Wellenlängenteilungsmultiplexens (WDM) übertragen werden.
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15 ist ein Blockschaltbild eines Moduls 600, welches eine Mehrzahl von Speichervorrichtungen 610-1 bis 610-5 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Eine (beispielsweise 610-3) der Speichervorrichtungen 610-1 bis 610-5 ist direkt verbunden mit und kommuniziert mit einem Speichercontroller 620. Die Speichervorrichtungen 610-1 bis 610-5 können seriell in einer Kette miteinander verbunden sein. Die Speichervorrichtungen 610-1, 610-2, 610-4 und 610-5, welche nicht direkt mit dem Speichercontroller 620 verbunden sind, kommunizieren mit einem Host indirekt über die Kette.
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In einer beispielhaften Ausführungsform kann der Speichercontroller 620, welcher den Betrieb der Speichervorrichtungen 610-1 bis 610-5 steuert, innerhalb des Moduls 600 implementiert sein, oder er kann auf die Speichervorrichtungen 610-1 bis 610-5 geschichtet beziehungsweise gestapelt sein.
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16 ist ein Blockschaltbild eines Datenverarbeitungssystems 800, welches die Speichervorrichtung, welche in 1 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Das Datenverarbeitungssystem 800 kann als ein Personalcomputer (PC), ein Tablett PC, ein Net-Book, ein E-Lesegerät beziehungsweise E-Reader, ein persönlicher digitaler Assistent (PDA = Personal Digital Assistent), ein tragbarer Multimediaplayer (PMP = Portable Multimedia Player, ein MP3-Player oder ein MP4-Player implementiert sein.
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Das Datenverarbeitungssystem 800 weist die Speichervorrichtung 840 und einen Speichercontroller 850 auf, welcher die Datenverarbeitungsoperationen der Speichervorrichtung 840 steuert.
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Der Speichercontroller 850 kann dem Speichercontroller 100, 100a oder 100b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts entsprechen, und die Speichervorrichtung 840 kann der Speichervorrichtung 200, 200a oder 200b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts entsprechen.
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Ein Prozessor 820 kann Daten anzeigen, welche in der Speichervorrichtung 840 gespeichert sind, über eine Anzeige 810 gemäß Daten, welche über eine Eingabevorrichtung 830 zugeführt werden. Die Eingabevorrichtung 830 kann durch eine Zeigevorrichtung wie beispielsweise ein Touchpad oder eine Computermaus, ein Keypad oder eine Tastatur implementiert sein.
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Der Prozessor 820 kann den Gesamtbetrieb des Datenverarbeitungssystems 800 und den Betrieb beziehungsweise die Operationen des Speichercontrollers 850 steuern.
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17 ist ein Blockschaltbild eines Datenverarbeitungssystems 900, welches die Speichervorrichtung 950, welche in 1 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweist. Bezug nehmend auf 17 kann das Datenverarbeitungssystem 900 als ein Mobiltelefon, ein Smartphone, ein Tablet-Personal-Computer (PC), ein persönlicher digitaler Assistent (PDA = Personal Digital Assistant) oder ein Funk- beziehungsweise Radiokommunikationssystem implementiert sein.
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Das Datenverarbeitungssystem 900 weist die Speichervorrichtung 950 und einen Speichercontroller 960 auf, welcher die Operationen beziehungsweise den Betrieb der Speichervorrichtung 950 steuert. Der Speichercontroller 960 kann die Datenzugriffsoperationen, beispielsweise eine Schreiboperation oder eine Leseoperation der Speichervorrichtung 950 gemäß der Steuerung eines Prozessors 940 steuern.
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Die Daten, welche in der Speichervorrichtung 950 gespeichert sind, können durch eine Anzeige 930 gemäß der Steuerung des Prozessors 940 und/oder des Speichercontrollers 960 angezeigt werden.
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Ein Funk-Transceiver 910 überträgt oder empfängt Funksignale über eine Antenne ANT. Der Funk-Transceiver 910 kann Funksignale, welche durch die Antenne ANT empfangen werden, in Signale umwandeln, welche durch den Prozessor 940 verarbeitet werden. Demzufolge kann der Prozessor 940 die Signalausgaben von dem Funk-Transceiver 910 verarbeiten und kann die verarbeiteten Signale zu dem Speichercontroller 960 oder der Anzeige 930 übertragen. Der Speichercontroller 960 kann die Signale, welche durch den Prozessor 940 verarbeitet werden, zu der Speichervorrichtung 950 übertragen. Der Funk-Transceiver 910 kann ebenso Signale, welche von dem Prozessor 940 ausgegeben werden, in Funksignale umwandeln, und kann die Funksignale an eine externe Vorrichtung über die Antenne ANT ausgeben.
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Eine Eingabevorrichtung 920 ermöglicht es, dass Steuersignale zum Steuern des Betriebs des Prozessors 940 oder durch den Prozessor 940 zu verarbeitende Daten dem Datenverarbeitungssystem 900 zugeführt werden. Die Eingabevorrichtung 920 kann durch eine Zeigevorrichtung wie beispielsweise ein Touchpad oder eine Computermaus, ein Keypad oder eine Tastatur implementiert sein.
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Der Prozessor 940 kann den Betrieb der Anzeige 930 steuern, um Datenausgaben von dem Speichercontroller 960, Datenausgaben von dem Funk-Transceiver 910 oder Datenausgaben von der Eingabevorrichtung 920 anzuzeigen.
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Der Speichercontroller 960 kann dem Speichercontroller 100, 100a oder 100b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts entsprechen, und die Speichervorrichtung 950 kann der Speichervorrichtung 200, 200a oder 200b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts entsprechen.
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18 ist ein Blockschaltbild eines Datenverarbeitungssystems 1000, welches die Speichervorrichtung, welche in 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist, aufweist. Das Datenverarbeitungssystem 1000 kann als ein Abbildungsprozessor wie beispielsweise eine digitale Kamera, ein Mobiltelefon, welches mit einer digitalen Kamera ausgerüstet ist, ein Smartphone, welches mit einer digitalen Kamera ausgerüstet ist, oder ein Tablet-PC, welcher mit einer digitalen Kamera ausgerüstet ist, implementiert sein.
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Das Datenverarbeitungssystem 1000 weist die Speichervorrichtung 1040 und einen Speichercontroller 1050 auf, welcher die Datenverarbeitungsoperationen wie beispielsweise eine Schreiboperation und eine Leseoperation der Speichervorrichtung 1040 steuert. Ein Abbildungssensor 1010, welcher in dem Datenverarbeitungssystem 1000 enthalten ist, wandelt optische Abbildungen in digitale Signale um und gibt die digitalen Signale zu einem Prozessor 1020 oder dem Speichercontroller 1050 aus. Die digitalen Signale können durch den Prozessor 1020 gesteuert werden, so dass sie über eine Anzeige 1030 angezeigt werden oder in der Speichervorrichtung 1040 durch den Speichercontroller 1050 gespeichert werden.
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Daten, welche in der Speichervorrichtung 1040 gespeichert sind, können über die Anzeige 1030 gemäß der Steuerung des Prozessors 1020 oder des Speichercontrollers 1050 angezeigt werden. Der Speichercontroller 1050 kann die Operationen beziehungsweise den Betrieb der Speichervorrichtung 1040 steuern. Der Speichercontroller 1050 kann dem Speichercontroller 100, 100a oder 100b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts entsprechen, und die Speichervorrichtung 1040 kann der Speichervorrichtung 200, 200a oder 200b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts entsprechen.
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19 ist ein Diagramm eines Multi-Chipgehäuses 1300, welches die Halbleitervorrichtung, welche in 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist, aufweist. Bezug nehmend auf 19 weist das Multi-Chipgehäuse eine Mehrzahl von Halbleitervorrichtungen, beispielsweise einen ersten bis dritten Chip 1330, 1340 und 1350 auf, welche sequenziell auf einem Gehäusesubstrat 1310 geschichtet beziehungsweise gestapelt sind. Jede der Halbleitervorrichtungen 1330 bis 1350 kann einen Speichercontroller und/oder eine Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform aufweisen. Eine Silizium-Durchkontaktierung (TSV = Through-Silicon Via) (nicht gezeigt), ein Bondingdraht (nicht gezeigt), eine Erhöhung (nicht gezeigt) oder eine Lötkugel 1320 können verwendet werden, um die Halbleitervorrichtungen 1330 bis 1350 miteinander zu verbinden.
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Die erste Halbleitervorrichtung 1330 kann ein Logik-Vorrichtungs-Die aufweisen, welches eine Eingabe-/Ausgabe-Schnittstelle und einen Speichercontroller aufweist, und die zweite und dritte Halbleitervorrichtung 1340 und 1350 können ein Speichervorrichtungs-Die aufweisen. Beispielsweise können die zweite und dritte Halbleitervorrichtung 1340 und 1350 eine Mehrzahl von Speichervorrichtungen, welche aufeinander gestapelt beziehungsweise geschichtet sind, aufweisen, und sie können ein Speicherzell-Array aufweisen. In einer beispielhaften Ausführungsform können eine Speichervorrichtung der zweiten Halbleitervorrichtung 1340 und eine Speichervorrichtung der dritten Halbleitervorrichtung 1350 dieselben oder unterschiedliche Typen von Speicher sein.
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Alternativ kann jede der ersten bis dritten Halbleitervorrichtung 1330 bis 1350 einen Speichercontroller aufweisen. In einer beispielhaften Ausführungsform kann der Speichercontroller auf demselben Die wie ein Speicherzell-Array sein, oder er kann auf einem unterschiedlichen Die als das Speicherzell-Array sein.
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In einer beispielhaften Ausführungsform kann die erste Halbleitervorrichtung 1330 eine optische Schnittstelle aufweisen. Ein Speichercontroller kann in der ersten oder zweiten Halbleitervorrichtung 1330 oder 1340 positioniert sein, und eine Speichervorrichtung kann in der zweiten oder dritten Halbleitervorrichtung 1340 oder 1350 positioniert sein. Die Speichervorrichtung kann mit dem Speichercontroller über eine TSV verbunden sein.
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Das Multi-Chipgehäuse 1300 kann unter Verwendung eines Hybrid Memory Cube (HMC) implementiert sein, in welchem ein Speichercontroller und ein Speicherzell-Array-Die gestapelt sind. Wenn der HMC verwendet wird, erhöht sich die Leistungsfähigkeit von Speichervorrichtungen aufgrund der Zunahme der Bandbreite, und der Bereich der Speichervorrichtungen wird minimiert. Als ein Ergebnis können die Leistungsaufnahme und die Herstellungskosten verringert werden.
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20 ist ein beispielhaftes dreidimensionales Konzeptdiagramm eines Beispiels des Multi-Chipgehäuses 1300, welches in 19 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht ist. Bezug nehmend auf 20 weist das Multi-Chipgehäuse 1300' eine Mehrzahl der Dies 1330 bis 1350 auf, welche miteinander durch TSVs 1360 in einer Schichtstruktur verbunden sind. Jeder der Dies 1330 bis 1350 kann eine Mehrzahl von Schaltungsblöcken (nicht gezeigt) und eine Peripherieschaltung aufweisen, um die Funktionen der Halbleiterspeichervorrichtung 200 zu realisieren. Auf die Dies 1330 bis 1350 kann als Zell-Array Bezug genommen werden. Die Mehrzahl von Schaltungsblöcken kann durch Speicherblöcke implementiert sein.
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Die TSVs 1360 können ein leitfähiges Material einschließlich eines Materials wie beispielsweise Kupfer (Cu) aufweisen. Die TSVs 1360 sind in der Mitte eines Siliziumsubstrats angeordnet. Das Siliziumsubstrat umgibt die TSVs 1360. Ein isolierender Bereich (nicht gezeigt) kann zwischen den TSVs 1360 und dem Siliziumsubstrat angeordnet sein.
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Das vorliegende allgemeine erfinderische Konzept kann auch als ein computerlesbarer Code auf einem computerlesbaren Medium ausgeführt sein. Das computerlesbare Aufzeichnungsmedium ist irgendeine Datenspeichervorrichtung, welche Daten als ein Programm speichern kann, welche danach durch ein Computersystem gelesen werden können. Beispiele des computerlesbaren Aufzeichnungsmediums weisen einen Lesespeicher (ROM = Read Only Memory), einen Direktzugriffspeicher (RAM = Random Access Memory), CD-ROMs, magnetische Bänder, Floppy-Disks und optische Datenspeichervorrichtungen auf.
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Das computerlesbare Aufzeichnungsmedium kann auch über Netzwerkgekoppelte Computersysteme vertrieben werden, so dass der computerlesbare Code in einer verteilten Art und Weise gespeichert und ausgeführt wird. Ebenso können funktionale Programme, Codes und Codesegmente zum Erreichen des vorliegenden allgemeinen erfinderischen Konzepts leicht durch Programmierer ausgelegt beziehungsweise abgeleitet werden.
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Wie oben stehend beschrieben ist, wird gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, wenn eine Schreiboperation von Daten nicht ordnungsgemäß in einer Speichervorrichtung durchgeführt wird, eine Wieder-Schreib-Operation der Daten durchgeführt, so dass die Schreibausfallprobleme verhindert werden. Demnach wird die Wahrscheinlichkeit eines Schreibausfalls in den Feinprozessen von Speichervorrichtungen verringert. Zusätzlich können Parameter wie beispielsweise eine Schreib-Recovery-Zeit von Speichervorrichtungen (beispielsweise DRAM) effizient entlastet werden, so dass die Rendite beziehungsweise Ausbeute von Speichervorrichtungen mit den freigegebenen Parametern erhöht werden kann.
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Während das vorliegende erfinderische Konzept unter Bezugnahme auf beispielhaften Ausführungsformen davon gezeigt und beschrieben worden ist, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen in der Form und im Detail darin getätigt werden können, ohne von dem Gedanken und Umfang des erfinderischen Konzepts, wie es durch die folgenden Ansprüche definiert ist, abzuweichen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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