TW201411642A - 記憶體控制器、記憶體系統及將資料寫入至記憶體裝置的方法 - Google Patents

記憶體控制器、記憶體系統及將資料寫入至記憶體裝置的方法 Download PDF

Info

Publication number
TW201411642A
TW201411642A TW102131060A TW102131060A TW201411642A TW 201411642 A TW201411642 A TW 201411642A TW 102131060 A TW102131060 A TW 102131060A TW 102131060 A TW102131060 A TW 102131060A TW 201411642 A TW201411642 A TW 201411642A
Authority
TW
Taiwan
Prior art keywords
write
command
memory
memory device
commands
Prior art date
Application number
TW102131060A
Other languages
English (en)
Inventor
Jong-Pil Son
Chul-Woo Park
Hak-Soo Yu
Hong-Sun Hwang
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201411642A publication Critical patent/TW201411642A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0674—Disk device
    • G06F3/0676—Magnetic disk device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

一種記憶體系統包含記憶體裝置以及記憶體控制器。記憶體裝置包含多個記憶體胞。記憶體控制器經組態以在作用中命令與預充電命令之間對記憶體裝置連續地執行多個寫入命令。在記憶體系統中，當在執行具有多個寫入命令中的最後寫入命令的第一寫入操作且接著發出預充電命令之後時，針對在預充電命令之後的第二寫入操作而發出最後寫入命令。第一寫入操作以及第二寫入操作將相同資料寫入至多個記憶體胞中具有相同位址的記憶體胞。

Description

減少寫入錯誤的記憶體裝置、包含該裝置的系統及其製造方法 【相關申請案之交叉參考】
本申請案主張2012年8月29日在韓國智慧財產局申請的韓國專利申請案第0-2012-0095223號的優先權，此專利申請案的揭露內容的全文是以引用方式併入本文中。
本發明概念是關於一種記憶體裝置，且更特定言之，是關於一種將資料寫入至記憶體裝置的方法。
由於半導體裝置的整合度的增加，已減少元件的大小以及元件之間的間隙。舉例而言，在動態隨機存取記憶體(dynamic random access memory，DRAM)裝置之中縮減動態隨機存取記憶體寫入路徑的大小、接觸電阻以及位元線電阻，藉此增加通過動態隨機存取記憶體寫入路徑的寫入時間。另外，為了增加半導體 裝置的整合度，胞電晶體(cell transistor)的大小越減少，則胞電晶體的驅動效能變得越縮減。因此，半導體裝置可能會需要更多時間來進行寫入操作。
根據本發明概念的例示性實施例，一種記憶體系統包含記憶體裝置以及記憶體控制器。記憶體裝置包含多個記憶體胞(memory cell)。記憶體控制器經組態以對記憶體裝置連續地執行多個寫入命令。在記憶體系統中，記憶體裝置執行對應於多個寫入命令中的最後寫入命令的第一寫入操作，執行預充電操作，且接著在預充電操作之後執行對應於最後寫入命令的第二寫入操作。第一寫入操作以及第二寫入操作將相同資料寫入至多個記憶體胞中具有相同位址的記憶體胞。
預充電操作可回應於從記憶體控制器發出的預充電命令或記憶體裝置中在內部產生的預充電命令而執行。
根據本發明概念的例示性實施例，提供一種將資料寫入至記憶體裝置的方法。回應於作用中命令(active command)而啟動記憶體組(memory bank)中的字線。回應於多個寫入命令中的對應寫入命令而將多個資料集連續地寫入至與字線相關聯的記憶體胞。在執行多個寫入命令中的最後寫入命令之後對字線預充電。回應於最後寫入命令，在預充電之後將最後資料集寫入至記憶體胞。
預充電可回應於從記憶體控制器發出的預充電命令或記 憶體裝置中在內部產生的預充電命令而執行。
根據本發明概念的例示性實施例，提供一種將資料寫入至記憶體裝置的方法。從主機接收多個寫入請求以及多個資料集。根據預定排程方法而產生來自多個寫入請求的多個寫入命令的序列，且在作用中命令與預充電命令之間將序列施加至記憶體裝置。在預充電命令之後將多個寫入命令中的最後寫入命令施加至記憶體裝置。
根據本發明概念的例示性實施例，一種記憶體控制器包含仲裁器(arbiter)。仲裁器經組態以產生作用中命令、預充電命令以及具有共同列位址(common row address)的多個寫入命令，且經組態以在作用中命令與預充電命令之間連續地發出多個寫入命令，其中在回應於多個寫入命令中的最後寫入命令而執行第一寫入操作之後執行預充電命令，針對在預充電命令之後的第二寫入操作而發出最後寫入命令，且其中第一寫入操作以及第二寫入操作將相同資料集寫入至多個記憶體胞中具有相同行位址(same column address)的記憶體胞。
10‧‧‧記憶體系統
20‧‧‧主機
100、100a、100b‧‧‧記憶體控制器
110‧‧‧仲裁器
120‧‧‧讀取佇列
130‧‧‧寫入佇列
140‧‧‧異動處理單元
150‧‧‧記憶體介面
200、200a、200b‧‧‧記憶體裝置
210‧‧‧記憶體胞陣列/記憶體胞
220‧‧‧列解碼器
230‧‧‧感測放大器
240‧‧‧行解碼器
250‧‧‧控制邏輯
260‧‧‧資料輸入/輸出電路
270‧‧‧寫入佇列
280‧‧‧事件偵測器
500‧‧‧模組
510‧‧‧記憶體控制器
511‧‧‧輸入/輸出介面
550-1、550-2、550-3、550-4‧‧‧記憶體裝置
600‧‧‧模組
610-1、610-2、610-3、610-4、610-5‧‧‧記憶體裝置
620‧‧‧記憶體控制器
800‧‧‧資料處理系統
810‧‧‧顯示器
820‧‧‧處理器
830‧‧‧輸入裝置
840‧‧‧記憶體裝置
850‧‧‧記憶體控制器
900‧‧‧資料處理系統
910‧‧‧無線電收發器
920‧‧‧輸入裝置
930‧‧‧顯示器
940‧‧‧處理器
950‧‧‧記憶體裝置
960‧‧‧記憶體控制器
1000‧‧‧資料處理系統
1010‧‧‧影像感測器
1020‧‧‧處理器
1030‧‧‧顯示器
1040‧‧‧記憶體裝置
1050‧‧‧記憶體控制器
1300、1300'‧‧‧多晶片封裝
1310‧‧‧封裝基板
1320‧‧‧焊球
1330‧‧‧第一晶片/第一半導體裝置/晶粒
1340‧‧‧第二晶片/第二半導體裝置/晶粒
1350‧‧‧第三晶片/第三半導體裝置/晶粒
1360‧‧‧矽穿孔
A‧‧‧寫入命令
Active‧‧‧作用中命令
ADD‧‧‧位址信號
ANT‧‧‧天線
AT‧‧‧警報信號
B‧‧‧寫入命令
BA‧‧‧組位址
BL‧‧‧位元線
C‧‧‧寫入命令
CA‧‧‧行位址
CLK‧‧‧時脈信號
CMD‧‧‧外部命令信號
CWL‧‧‧時脈寫入潛時
D‧‧‧寫入命令
D0‧‧‧第一資料
DQ、D2~D7‧‧‧資料
Dset1‧‧‧第一叢發資料
Dset2‧‧‧第二叢發資料
E‧‧‧寫入命令
F‧‧‧寫入命令
G‧‧‧寫入命令
H‧‧‧寫入命令
Ids‧‧‧電流
MC‧‧‧記憶體胞
NOP‧‧‧非操作命令
PRE‧‧‧預充電命令
RA‧‧‧列位址
Rbl‧‧‧位元線電阻
Read‧‧‧讀取命令
Rc‧‧‧接觸電阻
S110、S120、S130、S140‧‧‧操作
TA‧‧‧存取電晶體
tAA‧‧‧內部讀取命令至第一資料延遲/時間
tCCD‧‧‧寫入至寫入延遲
tD1‧‧‧第一寫入週期
tD2‧‧‧第二寫入週期
tRCD‧‧‧作用中至內部讀取延遲或作用中至寫入延遲
tRP‧‧‧列預充電時間/預充電命令週期或預充電至作用中延遲
tRRD‧‧‧作用中至作用中命令週期
tWR‧‧‧寫入恢復時間
T3‧‧‧表
T4‧‧‧表/時間
T0、T1、T5~T13、Tm-1、Tm‧‧‧時間
WL、WL1、WL2、WL3、WLn、WLn+1‧‧‧字線
Write‧‧‧寫入命令
WT‧‧‧狀態信號
藉由參看隨附圖式來詳細地描述本發明概念的例示性實施例，本發明概念的此等以及其他特徵將變得更顯而易見，在圖式中：圖1為根據本發明概念的例示性實施例的記憶體系統的方塊圖。
圖2為根據本發明概念的例示性實施例的記憶體控制器的方塊圖。
圖3為根據本發明概念的例示性實施例的記憶體裝置的方塊圖。
圖4為根據本發明概念的例示性實施例的圖3所說明的記憶體胞的方塊圖。
圖5為概念上展示至圖4所說明的記憶體胞的資料寫入路徑的電路圖。
圖6為根據本發明概念的例示性實施例的將資料寫入至記憶體裝置的方法的流程圖。
圖7為根據本發明概念的例示性實施例的命令佇列以及執行序列的圖解。
圖8A以及圖8B為根據本發明概念的例示性實施例的說明資料寫入操作的信號時序圖。
圖9A至圖9C為根據本發明概念的例示性實施例的說明資料寫入操作的信號時序圖。
圖10為根據本發明概念的例示性實施例的記憶體系統的方塊圖。
圖11為根據本發明概念的例示性實施例的記憶體系統的方塊圖。
圖12A至圖12C為根據本發明概念的例示性實施例的用於解釋對寫入操作排程的方法的圖解。
圖13為根據本發明概念的例示性實施例的用於解釋對寫入 操作排程的方法的圖解。
圖14為根據本發明概念的例示性實施例的包含多個記憶體裝置的模組的方塊圖。
圖15為根據本發明概念的例示性實施例的包含多個記憶體裝置的模組的方塊圖。
圖16為根據本發明概念的例示性實施例的資料處理系統的方塊圖，資料處理系統包含圖1所說明的記憶體裝置。
圖17為根據本發明概念的例示性實施例的資料處理系統的方塊圖，資料處理系統包含圖1所說明的記憶體裝置。
圖18為根據本發明概念的例示性實施例的資料處理系統的方塊圖，資料處理系統包含圖1所說明的記憶體裝置。
圖19為根據本發明概念的例示性實施例的多晶片封裝的圖解，多晶片封裝包含圖1所說明的半導體記憶體裝置。且 圖20為根據本發明概念的例示性實施例的圖19所說明的多晶片封裝的實例的三維概念圖。
下文將參看隨附圖式來更詳細地描述本發明概念的例示性實施例。然而，本發明概念可以不同形式予以體現且不應被認作限於本文所陳述的實施例。在圖式中，可出於清楚起見而誇示層及區的大小以及相對大小。類似數字可貫穿本說明書以及圖式而指代類似元件。
應理解，當元件被稱為「連接」或「耦接」至另一元件 時，此元件可直接地連接或耦接至此另一元件，或可存在介入元件。
如本文所使用，除非上下文另有清晰指示，否則單數形式「一」及「所述」意欲亦包含複數形式。
圖1為根據本發明概念的例示性實施例的記憶體系統10的方塊圖。圖2為根據本發明概念的例示性實施例的記憶體控制器100的方塊圖。圖3為根據本發明概念的例示性實施例的記憶體裝置200的方塊圖。參看圖1至圖3，記憶體系統10包含記憶體控制器100以及記憶體裝置200。
記憶體控制器100包含仲裁器110、命令佇列、異動處理單元140以及記憶體介面150。如圖2所說明，命令佇列包含寫入佇列130以及讀取佇列120。在例示性實施例中，寫入佇列130以及讀取佇列120可整合成單一佇列。
仲裁器110接收寫入請求以及讀取請求，且從寫入請求產生寫入命令以及從讀取請求產生讀取命令，從而循序地將讀取命令儲存至讀取佇列120且將寫入命令儲存至寫入佇列130。讀取佇列120可儲存讀取命令以及位址。寫入佇列130可儲存寫入命令、位址以及寫入資料。在例示性實施例中，寫入資料可儲存於記憶體(例如，資料佇列或緩衝器(未繪示))中，而寫入命令以及位址儲存於寫入佇列130中。
仲裁器100根據預定排程演算法而對儲存於佇列120以及130中的讀取及/或寫入命令的序列排程或重新排序，且儲存此等命令。
記憶體控制器100產生以及執行用以控制記憶體裝置200的操作的其他命令。舉例而言，當記憶體裝置200包含動態隨機存取記憶體裝置時，仲裁器110亦產生作用中命令以及預充電命令，以開啟以及關閉每一列以執行來自主機的讀取或寫入請求。仲裁器110根據預定排程方法而對來自從主機20接收的請求的命令以及作用中及預充電命令排程。仲裁器110根據排程方法經由記憶體介面150而將包含作用中命令、讀取/寫入命令以及預充電命令的命令傳輸至記憶體裝置200，以控制記憶體裝置200的操作。
異動處理單元140使記憶體裝置200準備好執行從仲裁器110輸出的命令CMD。異動處理單元140可用來將資料提供至主機20而不存取記憶體裝置200。舉例而言，當從主機20接收關於已儲存於寫入佇列130中的寫入資料(換言之，尚未寫入至記憶體裝置200的寫入資料)的讀取請求時，記憶體控制器100可從寫入佇列130讀取資料且將資料傳輸至主機20而不存取記憶體裝置200。
記憶體控制器100可在從主機20接收的多個讀取或寫入請求當中的寫入命令之前的任何其他命令之前執行讀取命令。記憶體控制器100將寫入命令儲存於寫入佇列130中，且接著根據預定排程方法而對儲存於寫入佇列130中的命令的執行序列排程。舉例而言，可根據藉由記憶體控制器100的排程方法所判定的優先權來執行儲存於寫入佇列130中的寫入命令，且接著可從寫入佇列130抹除此寫入命令。
可循序地增加指定寫入佇列130中的寫入命令項目(write command entry)的指標。舉例而言，一旦執行寫入佇列130中由指標指定的寫入命令，就可將指標移位至下一寫入命令項目。然而，在寫入恢復時間(圖8A以及圖9B中的tWR)不足的最後寫入循環時執行寫入命令(例如，恰在預充電命令之前的寫入命令)之後，記憶體控制器100不將指標移位至下一項目，但控制寫入命令以再次執行。舉例而言，當寫入命令項目對應於恰在記憶體裝置200的預充電之前寫入的資料且記憶體控制器不具有足以寫入此資料的時間時，記憶體控制器100藉由使寫入命令項目保留於寫入佇列130中而非在執行對應於此項目的寫入命令之後抹除寫入命令項目來重新執行寫入命令。在例示性實施例中，記憶體控制器100可在預充電之後的任何其他命令的執行之後執行寫入命令項目。預充電可回應於從記憶體控制器100發出的預充電命令或記憶體裝置200中在內部產生的預充電命令而執行。舉例而言，在不具有從記憶體控制器100發出的預充電命令的情況下，可由在內部產生的預充電命令執行自動預充電操作。
記憶體裝置200包含記憶體胞陣列210、列解碼器(row decoder)220、感測放大器230、行解碼器(column decoder)240、控制邏輯250以及資料輸入/輸出電路260。稍後將描述記憶體裝置200的操作。
記憶體胞陣列210為記憶體胞是在列方向以及行方向上配置的資料儲存區域。感測放大器230感測以及放大記憶體胞中的資料且將資料儲存於記憶體胞中。圖3所說明的記憶體胞陣列 210可包含多個(例如，4個或8個)記憶體組，但本發明概念不限於4個或8個記憶體組。
經由資料輸入/輸出電路260而輸入的資料DQ是基於位址信號ADD而寫入至記憶體胞陣列210。基於位址信號ADD而從記憶體胞陣列210讀取的資料DQ是經由資料輸入/輸出電路260而輸出。
位址信號ADD輸入至位址緩衝器(未繪示)，以指定將供寫入或讀取資料的記憶體胞。位址緩衝器暫時地儲存位址信號ADD。
列解碼器220對於從位址緩衝器輸出的位址信號ADD中的列位址進行解碼，以指定連接至將供輸入或輸出資料的記憶體胞的字線。舉例而言，列解碼器220對於從位址緩衝器輸出的列位址進行解碼，且啟用處於資料寫入或讀取模式的字線。
行解碼器240對於從位址緩衝器輸出的位址信號ADD中的行位址進行解碼，以指定連接至將供輸入或輸出資料的記憶體胞的位元線。
記憶體胞陣列210從由列位址以及行位址指定的記憶體胞輸出資料，或將資料寫入至由列位址以及行位址指定的記憶體胞。
控制邏輯250接收外部命令信號CMD以及對於外部命令信號CMD進行解碼，且產生經解碼命令信號。控制邏輯250可包含設定操作模式的模式暫存器集/擴展模式暫存器集(mode register set/extended mode register set，MRS/EMRS)電路(未繪 示)。MRS/EMRS電路回應於用於設定記憶體裝置200的操作模式的MRS/EMRS命令及/或位址信號ADD而設定內部模式暫存器。
雖然圖3中未繪示，但記憶體裝置200亦可包含產生時脈信號的時鐘電路，以及接收外部電力供應電壓且產生或分配內部電壓的電力電路。
圖4為根據本發明概念的例示性實施例的記憶體胞210的方塊圖。參看圖4，記憶體胞210包含連接至字線WL以及位元線BL的存取電晶體TA，以及由存取電晶體TA選擇性地連接至位元線BL的記憶體胞MC。記憶體胞MC可包含胞電容器(cell capacitor)。
圖5為展示至圖4所說明的記憶體胞MC的資料寫入路徑的電路圖。參看圖5，資料是經由位元線BL以及存取電晶體TA而寫入至記憶體胞MC。
資料寫入路徑包含位元線BL的位元線電阻Rbl，以及存取電晶體TA與記憶體胞(或胞電容器)MC之間的接觸電阻Rc。位元線BL越變得愈來愈細且愈來愈長，則位元線電阻Rbl變得越增加。記憶體胞MC的接觸大小越縮減，則接觸電阻Rc變得越增加。因此，隨著記憶體胞210的整合度增加而縮減經由位元線BL而流動至記憶體胞MC的電流Ids。結果，經由資料寫入路徑中的經增加電阻，將資料寫入至記憶體胞MC需要花費更多時間。舉例而言，寫入恢復時間(tWR)需要更多時脈循環以在記憶體胞210中正確地寫入資料，此情形將縮減寫入效能。
圖6為根據本發明概念的例示性實施例的將資料寫入至 記憶體裝置200的方法的流程圖。參看圖2、圖3以及圖6，在操作S110中，從主機接收寫入命令以及寫入資料。在操作S120中，將寫入命令儲存於寫入佇列130中且將寫入資料儲存於資料佇列中。舉例而言，將寫入命令以及位址儲存於寫入佇列130中。位址可包含組位址、列位址以及行位址。
在操作S130中，記憶體控制器100產生用於將資料寫入至記憶體裝置200的命令(例如，作用中命令、寫入命令以及預充電命令)的序列，且命令的序列施加至記憶體裝置200。在操作S140中，記憶體控制器100在已發出預充電命令之後再次施加寫入命令以將資料正確地寫入至記憶體裝置200。此後，可互換地使用重複寫入命令作為重寫命令。為了重寫恰在預充電之前寫入的資料，記憶體控制器100儲存資料直至重寫命令的執行為止。舉例而言，在重寫命令的執行完成之後，記憶體控制器100可抹除寫入命令及資料。
圖7為根據本發明概念的例示性實施例的命令佇列以及執行序列的圖解。圖8A以及圖8B為根據本發明概念的例示性實施例的說明資料寫入操作的信號時序圖。詳言之，圖8說明雙資料速率(double data rate，DDR)動態隨機存取記憶體的叢發寫入操作，其中時脈寫入潛時(clock write latency，CWL)為5且叢發長度(burst length，BL)為8。
參看圖7以及圖8A及圖8B，寫入命令「write(a,m,n)」以及「write(a,m,p)」循序地儲存於寫入佇列中，如表T3所展示。回應於寫入命令「write(a,m,n)」，將資料寫入至位址資訊包含組 位址「a」、列位址「m」以及行位址「n」的記憶體胞。回應於寫入命令「write(a,m,p)」，將資料寫入至位址資訊包含組位址「a」、列位址「m」以及行位址「p」的記憶體胞。
為了執行寫入命令(例如，儲存於寫入佇列中的「write(a,m,n)」以及「write(a,m,p)」)，仲裁器110產生待施加至記憶體裝置200的命令的序列(或命令序列)。舉例而言，仲裁器110可產生諸如作用中命令「Active(a,m)」、第一寫入命令「write(a,m,n)」、第二寫入命令「write(a,m,p)」以及預充電命令「Precharge(a)」的命令的序列，且將命令的序列施加至記憶體裝置200，如圖7的表T4所說明。
參看圖8A以及圖8B，由記憶體控制器100產生的命令序列(或執行序列)可與時脈信號CLK同步地以作用中命令Active、T0時的第一寫入命令Write1、T4時的第二寫入命令Write2以及Tm時的預充電命令PRE的次序施加至記憶體裝置200。非操作命令NOP可置放於各命令之間(例如，第一寫入命令Write1與第二寫入命令Write2之間，或第二寫入命令Write2與預充電命令PRE之間)。
回應於作用中命令Active，啟用對應組中的對應字線WL。接著，第一寫入命令Write1啟用包含對應位元線的資料寫入路徑以寫入資料DQ。由於時脈寫入潛時為5，故在T5(在T0時的第一寫入命令Write1之後的五個時脈週期)時將資料DQ寫入至記憶體裝置200。在Tm時發出預充電命令PRE之前，可將資料DQ寫入至與字線WL以及位元線BL相關聯的記憶體胞。
回應於第二寫入命令Write2，在T9時啟用資料寫入路徑且將第二叢發資料Dset2寫入至記憶體裝置200。當在正確地寫入第二叢發資料Dset2之前發出預充電命令PRE時，第二叢發資料Dset2具有不足寫入恢復時間(tWR)。回應於預充電命令PRE而停用已被啟用的字線WL。第二叢發資料Dset2的第二寫入週期tD2為在T9時的第一資料D0與Tm時的預充電命令PRE之間量測的時間週期。第一叢發資料Dset1的第一寫入週期tD1為在T5時的第一資料D0與Tm時的預充電命令PRE之間量測的時間週期。因此，第二寫入週期tD2短於第一寫入週期tD1。舉例而言，經給出以寫入第二叢發資料Dset2的時間短於經給出以寫入第一叢發資料Dset1的時間。結果，歸因於不足寫入恢復時間(tWR)而可能不會適當地寫入恰在預充電命令PRE之前寫入的第二叢發資料Dset2。
舉例而言，當啟動或啟用記憶體裝置200中的組及字線且接著在預充電命令之前連續地施加多個寫入命令時，對應於多個寫入命令中的最後寫入命令的最後寫入循環具有短於先前寫入循環的資料寫入週期的資料寫入週期。因此，在預充電命令之前將對應資料不足地寫入至對應於最後寫入循環的記憶體胞中。根據例示性實施例，仲裁器110控制最後寫入循環的資料Dset2以此後(例如，在預充電命令之後)被重寫。此處，「最後循環中的資料」指示恰在預充電之前寫入的資料Dset2。
對於寫入請求，將從主機20接收的資料暫時地儲存於記憶體控制器100中的資料佇列中。當存在用於資料的不足寫入恢 復時間時，可將對應於最後寫入循環的資料不足地寫入於記憶體裝置200中。因此，記憶體控制器100不從寫入佇列130或資料佇列抹除用於最後寫入循環的資料，但保留資料且在預充電命令之後將資料重寫至記憶體裝置200中的相同位址。
在此操作中，仲裁器110重新產生如圖7所展示的寫入命令「write(a,m,p)」且將寫入命令施加至記憶體裝置200。將作用中命令「active(a,m)」首先施加至記憶體裝置200，以啟用對應於寫入命令「write(a,m,p)」的組及字線。舉例而言，仲裁器110重新產生命令「active(a,m)」以及「write(a,m,p)」的序列且將命令「active(a,m)」以及「write(a,m,p)」的序列施加至記憶體裝置200，以執行恰在預充電之前執行的寫入命令「write(a,m,p)」，使得當寫入命令「write(a,m,p)」具有不足寫入恢復時間(tWR)時，如圖8B所說明而執行重寫操作。在時域中以圖8A以及圖8B的次序來執行操作。雖然圖8A以及圖8B中未繪示，但可在重寫命令之前執行其他命令(例如，讀取命令)。
圖9A至圖9C為根據本發明概念的例示性實施例的說明資料寫入操作的信號時序圖。圖9A至圖9C亦說明雙資料速率動態隨機存取記憶體(DDR DRAM)的叢發寫入操作，其中時脈寫入潛時(CWL)為5且叢發長度(BL)為8。舉例而言，圖9A至圖9C展示如下狀況：將資料寫入至字線WLn，接著從另一字線WLn+1讀取資料，且接著將最後資料重寫至字線WLn。
參看圖9A以及圖9B，在將資料Dset1以及Dset2寫入至字線WLn之後，在啟用字線WLn+1之前在Tm時藉由預充電命 令對字線WLn預充電。要求在列預充電時間(tRP)之後啟用字線WLn+1。列預充電時間(tRP)為終止對經啟用字線WLn的存取且開啟對下一字線WLn+1的存取所需要的時脈循環的數目。在用於字線WLn的預充電命令之後，啟動字線WLn+1且接著在時間tRCD(亦即，從作用中命令至讀取/寫入命令的循環的數目)之後將讀取命令Read施加至字線WLn+1。接著，在施加讀取命令之後的時間tAA(亦即，從讀取命令至第一資料的時脈循環的數目)從字線WLn+1讀取資料。因此，在預充電之後執行的讀取命令的潛時為「tRP+tRCD+tAA」。
在對字線WLn+1執行讀取命令之後，如圖9C所說明而重寫已在字線WLn之預充電之前寫入至字線WLn的資料Dset2。在時域中以圖9A、圖9B以及圖9C的次序來執行操作。
圖10為根據本發明概念的例示性實施例的記憶體系統的方塊圖。參看圖10，記憶體系統包含記憶體控制器100a以及記憶體裝置200a。記憶體裝置200a包含寫入佇列270。記憶體控制器100a的結構可相似於圖2所說明的記憶體控制器100的結構。舉例而言，除了圖3所說明的記憶體裝置200的結構以外，記憶體裝置200a亦包含寫入佇列270。圖10展示記憶體裝置200a，記憶體裝置200a包含用於儲存寫入命令以及位址的寫入佇列270，以及用於儲存相關資料的獨立儲存空間。
記憶體裝置200a將從記憶體控制器100a接收的寫入命令儲存於寫入佇列270中。記憶體裝置200a可循序地執行儲存於寫入佇列270中的寫入命令，且從寫入佇列270抹除已執行的寫 入命令項目。然而，即使在用於已恰在預充電命令之前寫入的資料的寫入命令項目的執行之後，記憶體裝置200a亦可保留此寫入命令項目。舉例而言，當在將資料正確地寫入至記憶體裝置200a中之前發出預充電命令時，記憶體裝置200a保留用於在預充電命令之後重寫資料的寫入命令項目。
記憶體裝置200a可在預充電命令之後且在資料的重寫之前執行至少一讀取或寫入命令。舉例而言，在預充電命令之後且在資料的重寫之前，可執行不同命令或操作。
記憶體裝置200a可執行用於重寫與之前寫入的資料相同的資料的重寫命令而無記憶體控制器100a的干預。在回應於儲存於寫入佇列270中的寫入命令而將資料寫入至記憶體胞時，記憶體裝置200a可將指示「在寫入操作中」的狀態信號WT發送至記憶體控制器100a。使用獨立信號線而在記憶體控制器100a與記憶體裝置200a之間傳輸狀態信號WT。舉例而言，在記憶體控制器100a與記憶體裝置200a之間提供用於狀態信號WT的特殊信號線。或者，可使用現有信號線中的一者來傳輸狀態信號WT。記憶體控制器100a基於從記憶體裝置200a輸出的狀態信號WT而存取記憶體裝置200a。
圖11為根據本發明概念的例示性實施例的記憶體系統的方塊圖。參看圖11，記憶體系統包含記憶體控制器100b以及記憶體裝置200b。記憶體裝置200b包含事件偵測器280。記憶體控制器100b的結構可相似於圖2所說明的記憶體控制器100的結構。舉例而言，除了圖3所說明的記憶體裝置200的結構以外，記憶 體裝置200b亦包含事件偵測器280。
在對頁面執行寫入命令之後，事件偵測器280偵測是否對頁面執行預充電命令。此後，可互換地使用頁面作為經啟用字線。此時，事件偵測器280將警報信號AT發送至記憶體控制器100b。警報信號AT向記憶體控制器100b通知寫入命令尚未適當地執行。在從記憶體裝置200b接收警報信號AT之後，記憶體控制器100b認為對應於警報信號AT的操作(例如，恰在預充電之前的寫入操作)尚未執行，且此後執行此操作。
根據圖11所說明的實施例，記憶體控制器100b可回應於從記憶體裝置200b接收的警報信號AT而將重寫命令施加至記憶體裝置200b，使得重寫相關資料。
使用獨立信號線而在記憶體控制器100b與記憶體裝置200b之間傳輸警報信號AT。舉例而言，在記憶體控制器100b與記憶體裝置200b之間提供用於警報信號AT的特殊信號線。或者，可使用現有信號線中的一者來傳輸警報信號AT。
圖12A至圖12C為根據本發明概念的例示性實施例的用於解釋對寫入操作排程的方法的圖解。根據例示性實施例，記憶體系統使用寫入佇列而對寫入操作排程，以減少作用中命令以及預充電命令的數目，且改良記憶體系統的效能。
如上文所描述，寫入佇列可包含於記憶體控制器100或記憶體裝置200內。假定存在如圖12A所展示的寫入命令A至H。如圖12A所展示，寫入命令A至H中每一者包含組位址BA、列位址RA以及行位址CA。寫入命令A至H中每一者是用於將資料 寫入至某一位址。
當寫入命令A至H儲存於寫入佇列中時，記憶體控制器100可對寫入命令A至H排程，使得如圖12B所展示而循序地執行寫入命令A至H。
或者，記憶體控制器100可參考資訊位址而對寫入命令排程，如圖12C所展示。舉例而言，可對寫入命令A至H排程，使得可循序地執行具有相同列位址RA的寫入命令。參看圖12C，在執行寫入命令A之後，可對具有與寫入命令A相同的列位址RA的寫入命令C、E以及G排程以循序地執行。此後，執行寫入命令B，且接著可對具有與寫入命令B相同的列位址RA的寫入命令D、F以及H排程以循序地執行。
在圖12B以及圖12C中，tRP表示預充電命令週期或預充電至作用中延遲，tRRD表示作用中至作用中命令週期，tAA表示內部讀取命令至第一資料延遲，tCCD表示寫入至寫入延遲，且tRCD表示作用中至內部讀取延遲或作用中至寫入延遲。
如圖12B以及圖12C所說明，總執行時間在圖12B所展示的狀況下比在圖12C所展示的狀況下長得多。因此，可藉由多個寫入命令的排程而減少總執行時間。
圖13為根據本發明概念的例示性實施例的用於解釋對寫入操作排程的方法的圖解。根據例示性實施例，循序地執行具有相同組位址BA以及相同列位址RA的寫入命令。當無任何位址包含相同組位址BA以及相同列位址RA時，循序地執行具有相同組位址BA的寫入命令。
當根據上述優先權而對記憶體裝置(例如，動態隨機存取記憶體)的操作排程時，可防止循序地執行具有相同組位址BA但具有不同列位址RA的寫入命令的狀況。結果，系統效能的退化得以防止。
圖14為根據本發明概念的例示性實施例的包含多個記憶體裝置550-1至550-4的模組500的方塊圖。參看圖14，模組500包含記憶體控制器510、輸入/輸出(input/output，IO)介面511以及記憶體裝置550-1至550-4。記憶體控制器510以及輸入/輸出介面511安置於主機與記憶體裝置550-1至550-4之間，從而與主機通信。
在例示性實施例中，記憶體控制器510以及輸入/輸出介面511可整合於單一晶片中。記憶體裝置550-1至550-4中每一者可經由整合式晶片而與主機傳達資料。
輸入/輸出介面511可包含光學介面。在此狀況下，輸入/輸出介面511可包含控制記憶體裝置550-1至550-4的輸入及輸出操作的輸入/輸出控制器(未繪示)，以及將輸入或輸出信號轉換成光學信號的信號轉換器(未繪示)。
輸入/輸出介面511可使用光纖或波導來傳送資料。此資料適合於高速信號之傳輸，例如，符合串列進階附接技術(serial advantage technology attachment，SATA)標準，且此資料可使用波長分波多工(wavelength division multiplexing，WDM)予以傳輸。
圖15為根據本發明概念的例示性實施例的包含多個記憶 體裝置610-1至610-5的模組600的方塊圖。記憶體裝置610-1至610-5中的一者(例如，610-3)直接地連接至記憶體控制器620且與記憶體控制器620通信。記憶體裝置610-1至610-5可以鏈而彼此串列地連接。未直接地連接至記憶體控制器620的記憶體裝置610-1、610-2、610-4以及610-5經由此鏈而間接地與主機通信。
在例示性實施例中，控制記憶體裝置610-1至610-5的操作的記憶體控制器620可實施於模組600內或可堆疊於記憶體裝置610-1至610-5上。
圖16為根據本發明概念的例示性實施例的資料處理系統800的方塊圖，資料處理系統800包含圖1所說明的記憶體裝置。資料處理系統800可被實施為個人電腦(personal computer，PC)、平板個人電腦、迷你筆記型電腦、電子閱讀器、個人數位助理(personal digital assistant，PDA)、攜帶型多媒體播放器(portable multimedia player，PMP)、MP3播放器或MP4播放器。
資料處理系統800包含記憶體裝置840，以及控制記憶體裝置840的資料處理操作的記憶體控制器850。
記憶體控制器850可對應於根據本發明概念的例示性實施例的記憶體控制器100、100a或100b，且記憶體裝置840可對應於根據本發明概念的例示性實施例的記憶體裝置200、200a或200b。
處理器820可根據經由輸入裝置830而輸入的資料而經由顯示器810來顯示儲存於記憶體裝置840中的資料。輸入裝置830可由諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的指標裝置來實 施。
處理器820可控制資料處理系統800的整體操作以及記憶體控制器850的操作。
圖17為根據本發明概念的例示性實施例的資料處理系統900的方塊圖，資料處理系統900包含圖1所說明的記憶體裝置950。參看圖17，資料處理系統900可被實施為蜂巢式電話、智慧型手機、平板個人電腦、個人數位助理(PDA)或無線電通信系統。
資料處理系統900包含記憶體裝置950，以及控制記憶體裝置950的操作的記憶體控制器960。記憶體控制器960可根據處理器940的控制而控制記憶體裝置950的資料存取操作，例如，寫入操作以及讀取操作。
可根據處理器940及/或記憶體控制器960的控制而經由顯示器930來顯示儲存於記憶體裝置950中的資料。
無線電收發器910可經由天線ANT而傳輸或接收無線電信號。無線電收發器910可將經由天線ANT而接收的無線電信號轉換成由處理器940處理的信號。因此，處理器940可處理從無線電收發器910輸出的信號，且可將經處理信號傳輸至記憶體控制器960或顯示器930。記憶體控制器960可將經由處理器940處理的信號傳輸至記憶體裝置950。無線電收發器910亦可將從處理器940輸出的信號轉換成無線電信號，且可經由天線ANT而將無線電信號輸出至外部裝置。
輸入裝置920使能夠將用於控制處理器940的操作的控 制信號或待由處理器940處理的資料輸入至資料處理系統900。輸入裝置920可由諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的指標裝置來實施。
處理器940可控制顯示器930的操作，以顯示從記憶體控制器960輸出的資料、從無線電收發器910輸出的資料或從輸入裝置920輸出的資料。
記憶體控制器960可對應於根據本發明概念的例示性實施例的記憶體控制器100、100a或100b，且記憶體裝置950可對應於根據本發明概念的例示性實施例的記憶體裝置200、200a或200b。
圖18為根據本發明概念的例示性實施例的資料處理系統1000的方塊圖，資料處理系統1000包含圖1所說明的記憶體裝置。資料處理系統1000可被實施為影像處理器，諸如，數位相機、配備有數位相機之蜂巢式電話、配備有數位相機之智慧型手機，或配備有數位相機之平板個人電腦。
資料處理系統1000包含記憶體裝置1040，以及控制記憶體裝置1040的資料處理操作(諸如，寫入操作以及讀取操作)的記憶體控制器1050。包含於資料處理系統1000中的影像感測器1010將光學影像轉換成數位信號，且將數位信號輸出至處理器1020或記憶體控制器1050。數位信號可由處理器1020控制，以經由顯示器1030而顯示或經由記憶體控制器1050而儲存於記憶體裝置1040中。
可根據處理器1020或記憶體控制器1050的控制而經由 顯示器1030來顯示儲存於記憶體裝置1040中的資料。記憶體控制器1050可控制記憶體裝置1040的操作。記憶體控制器1050可對應於根據本發明概念的例示性實施例的記憶體控制器100、100a或100b，且記憶體裝置1040可對應於根據本發明概念的例示性實施例的記憶體裝置200、200a或200b。
圖19為根據本發明概念的例示性實施例的多晶片封裝1300的圖解，多晶片封裝1300包含圖1所說明的半導體記憶體裝置。參看圖19，多晶片封裝1300包含多個半導體裝置，例如，循序地堆疊於封裝基板1310上的第一至第三晶片1330、1340以及1350。根據例示性實施例，半導體裝置1330至1350中每一者可包含記憶體控制器及/或半導體記憶體裝置。矽穿孔(through-silicon via，TSV)(未繪示)、接線(未繪示)、凸塊(未繪示)或焊球1320可用以使半導體裝置1330至1350彼此電連接。
第一半導體裝置1330可包含邏輯裝置晶粒，邏輯裝置晶粒包含輸入/輸出介面以及記憶體控制器，且第二半導體裝置1340以及第三半導體裝置1350可包含記憶體裝置晶粒。舉例而言，第二半導體裝置1340以及第三半導體裝置1350可包含相互堆疊的多個記憶體裝置，且可包含記憶體胞陣列。在例示性實施例中，第二半導體裝置1340的記憶體裝置以及第三半導體裝置1350的記憶體裝置可為相同或不同類型的記憶體。
或者，第一半導體裝置1330至第三半導體裝置1350中每一者可包含記憶體控制器。在例示性實施例中，記憶體控制器可位於與記憶體胞陣列相同的晶粒上，或可位於與記憶體胞陣列 不同的晶粒上。
在例示性實施例中，第一半導體裝置1330可包含光學介面。記憶體控制器可定位於第一半導體裝置1330或第二半導體裝置1340中，且記憶體裝置可定位於第二半導體裝置1340或第三半導體裝置1350中。記憶體裝置可經由矽穿孔而與記憶體控制器連接。
可使用記憶體控制器以及記憶體胞陣列晶粒被堆疊的混合式記憶體立方體(hybrid memory cube，HMC)來實施多晶片封裝1300。當使用混合式記憶體立方體時，記憶體裝置的效能歸因於頻寬的增加而增加，且記憶體裝置的面積最小化。結果，可減少功率消耗以及製造成本。
圖20為根據本發明概念的例示性實施例的圖19所說明的多晶片封裝1300的實例的例示性三維概念圖。參看圖20，多晶片封裝1300'包含在堆疊結構中經由矽穿孔1360而相互連接的多個晶粒1330至1350。晶粒1330至1350中每一者可包含多個電路區塊(未繪示)以及周邊電路以實現半導體記憶體裝置200的功能。可將晶粒1330至1350稱為胞陣列(cell array)。多個電路區塊可由記憶體區塊來實施。
矽穿孔1360可包含導電材料，導電材料包含諸如銅(Cu)之金屬。矽穿孔1360配置於矽基板的中心。矽基板環繞矽穿孔1360。絕緣區(未繪示)可安置於矽穿孔1360與矽基板之間。
本一般發明概念亦可被體現為電腦可讀媒體上的電腦可讀程式碼。電腦可讀記錄媒體為可儲存資料作為程式的任何資料 儲存裝置，程式此後可由電腦系統讀取。電腦可讀記錄媒體的實例包含唯讀記憶體(read-only memory，ROM)、隨機存取記憶體(random-access memory，RAM)、CD-ROM、磁帶、軟碟以及光學資料儲存裝置。
電腦可讀記錄媒體亦可遍及網路耦接電腦系統而分散，使得以分散式方式來儲存以及執行電腦可讀程式碼。又，用以實現本一般發明概念的功能程式、程式碼以及程式碼片段可容易由程式設計師解釋。
如上文所描述，根據本發明概念的例示性實施例，當在記憶體裝置中未適當地執行資料的寫入操作時，執行資料的重寫操作，使得防止寫入錯誤問題。因此，記憶體裝置的精細程序中的寫入錯誤機率得以減少。另外，可有效地釋放記憶體裝置(例如，動態隨機存取記憶體)的參數(諸如，寫入恢復時間)，使得記憶體裝置的良率可隨著參數釋放而增加。
雖然已參考本發明概念的例示性實施例而展示以及描述本發明概念，但對於於本領域具有通常知識者將顯而易見，在不脫離由以下申請專利範圍界定的本發明概念的精神以及範疇的情況下，可在例示性實施例中進行各種形式改變以及細節改變。
S110、S120、S130、S140‧‧‧操作

Claims (27)

  1. 一種記憶體系統，包含：記憶體裝置，包含多個記憶體胞；以及記憶體控制器，經組態以對所述記憶體裝置執行多個寫入命令，其中所述記憶體裝置執行對應於所述多個寫入命令中的最後寫入命令的第一寫入操作，執行預充電操作，且接著執行對應於所述最後寫入命令的第二寫入操作，且其中所述第一寫入操作以及所述第二寫入操作將相同資料集寫入至所述多個記憶體胞中具有相同位址的記憶體胞。
  2. 如申請專利範圍第1項所述的記憶體系統，其中所述記憶體控制器在所述預充電命令之後且在所述第二寫入操作之前執行至少一讀取命令或至少一寫入命令。
  3. 如申請專利範圍第1項所述的記憶體系統，其中所述記憶體控制器包含：仲裁器，經組態以：從主機接收多個寫入請求；產生作用中命令、所述多個寫入命令以及所述預充電命令；將所述多個寫入命令儲存於佇列中；且根據排程演算法而對儲存於所述佇列中的所述命令排程。
  4. 如申請專利範圍第3項所述的記憶體系統，其中所述佇列包含：寫入佇列，經組態以儲存所述多個寫入命令；以及讀取佇列，經組態以儲存所述至少一讀取命令。
  5. 如申請專利範圍第4項所述的記憶體系統，其中所述記憶體控制器在所述第一寫入操作之後使所述最後寫入命令保留於所述寫入佇列中且針對所述第二寫入操作而發出所述最後寫入命令。
  6. 如申請專利範圍第2項所述的記憶體系統，其中所述記憶體裝置將警報信號發送至所述記憶體控制器，且所述記憶體控制器回應於所述警報信號而在所述預充電命令之後將所述最後寫入命令施加至所述記憶體裝置。
  7. 如申請專利範圍第6項所述的記憶體系統，其中所述記憶體裝置更包含經組態以偵測所述預充電命令是否被發出的事件偵測器，且所述記憶體裝置根據所述偵測的結果而產生所述警報信號。
  8. 如申請專利範圍第1項所述的記憶體系統，其中所述記憶體裝置在所述預充電命令之後且在所述第二寫入操作之前執行至少一讀取命令或至少一寫入命令而無所述記憶體控制器的干預。
  9. 如申請專利範圍第8項所述的記憶體系統，其中所述記憶體裝置更包含經組態以儲存從所述記憶體控制器接收的所述多個寫入命令的寫入佇列。
  10. 如申請專利範圍第9項所述的記憶體系統，其中所述記憶體裝置在所述第一寫入操作之後回應於所述最後寫入命令而使所述最後寫入命令保留於所述寫入佇列中，以回應於所述最後寫入命令而在所述預充電命令之後執行所述第二寫入操作。
  11. 如申請專利範圍第10項所述的記憶體系統，其中所述記 憶體裝置將指示出所述第二寫入操作正被執行的狀態信號發送至所述記憶體控制器。
  12. 如申請專利範圍第1項所述的記憶體系統，其中所述記憶體控制器對具有相同列位址的寫入命令排程以從所述多個寫入命令循序地執行。
  13. 如申請專利範圍第1項所述的記憶體系統，其中所述記憶體控制器對具有相同組位址以及相同列位址的寫入命令排程以從所述多個寫入命令循序地執行。
  14. 一種將資料寫入至記憶體裝置的方法，所述方法包含：回應於作用中命令而啟動記憶體組中的字線；回應於多個寫入命令中的對應寫入命令而將多個資料集連續地寫入至與所述字線相關聯的記憶體胞；在執行所述多個寫入命令中的最後寫入命令之後對所述字線預充電；以及回應於所述最後寫入命令而在預充電命令之後將最後資料集寫入至所述記憶體胞。
  15. 如申請專利範圍第14項所述的方法，更包含在所述預充電命令之後且在所述預充電命令之後發出的所述最後寫入命令之前執行至少一讀取命令或至少一寫入命令。
  16. 如申請專利範圍第14項所述的方法，其中在所述預充電命令之後的所述最後寫入命令是回應於來自所述記憶體裝置的警報信號而執行。
  17. 如申請專利範圍第14項所述的方法，更包含將從記憶體 控制器接收的多個寫入命令儲存於寫入佇列中。
  18. 如申請專利範圍第17項所述的方法，更包含：從儲存於所述寫入佇列中的所述多個寫入命令移除所執行的寫入命令，其中所述最後寫入命令是在所述預充電命令之後被保留且在所述預充電命令之後被執行。
  19. 如申請專利範圍第14項所述的方法，其中所述預充電是回應於從記憶體控制器發出的預充電命令或所述記憶體裝置中在內部產生的預充電命令而執行。
  20. 一種將資料寫入至記憶體裝置的方法，所述方法包含：從主機接收多個寫入請求以及多個資料集；產生多個寫入命令且將所述多個寫入命令儲存至寫入佇列；基於預定排程方法而在作用中命令與預充電命令之間將所述多個寫入命令施加至記憶體裝置；以及在執行所述預充電命令之後將所述多個寫入命令中的最後寫入命令施加至所述記憶體裝置。
  21. 如申請專利範圍第20項所述的方法，更包含在施加所述預充電命令之後且在施加所述最後寫入命令之前執行至少一讀取命令或至少一寫入命令。
  22. 如申請專利範圍第21項所述的方法，其中所述預定排程方法基於組位址以及列位址而判定所述多個寫入命令當中的優先權。
  23. 如申請專利範圍第20項所述的方法，更包含： 從儲存於所述寫入佇列中的所述多個寫入命令移除所執行的寫入命令，其中所述最後寫入命令是在所述預充電命令之後被保留且在所述預充電命令之後被執行。
  24. 一種記憶體控制器，包含：仲裁器，經組態以產生作用中命令、預充電命令以及多個寫入命令，且經組態以在所述作用中命令與所述預充電命令之間發出所述多個寫入命令，其中在回應於所述多個寫入命令中的最後寫入命令而執行第一寫入操作之後發出所述預充電命令，針對在所述預充電命令之後的第二寫入操作而發出所述最後寫入命令，且其中所述第一寫入操作以及所述第二寫入操作將相同資料集寫入至多個記憶體胞中的記憶體胞。
  25. 如申請專利範圍第24項所述的記憶體控制器，更包含：寫入佇列，經組態以儲存所述多個寫入命令。
  26. 如申請專利範圍第24項所述的記憶體控制器，其中所述資料集包含對應於叢發長度的數個資料。
  27. 如申請專利範圍第25項所述的記憶體系統，其中所述仲裁器經進一步組態以：從主機接收多個寫入請求；產生所述作用中命令、所述多個寫入命令以及所述預充電命令；將所述多個寫入命令儲存於所述寫入佇列中；以及根據預定排程演算法而對儲存於所述寫入佇列中的所述命令排程。
TW102131060A 2012-08-29 2013-08-29 記憶體控制器、記憶體系統及將資料寫入至記憶體裝置的方法 TW201411642A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120095223A KR20140028618A (ko) 2012-08-29 2012-08-29 쓰기 페일을 줄이는 메모리 장치, 이를 포함하는 메모리 시스템 및 그 쓰기 방법

Publications (1)

Publication Number Publication Date
TW201411642A true TW201411642A (zh) 2014-03-16

Family

ID=50098571

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102131060A TW201411642A (zh) 2012-08-29 2013-08-29 記憶體控制器、記憶體系統及將資料寫入至記憶體裝置的方法

Country Status (6)

Country Link
US (2) US9335951B2 (zh)
JP (1) JP2014049135A (zh)
KR (1) KR20140028618A (zh)
CN (1) CN103680594B (zh)
DE (1) DE102013109327A1 (zh)
TW (1) TW201411642A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660272B (zh) * 2016-06-17 2019-05-21 鈺創科技股份有限公司 低接腳總數高頻寬記憶體及記憶體匯流排
TWI706247B (zh) * 2014-05-08 2020-10-01 美商美光科技公司 記憶體中輕量一致性

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9304709B2 (en) 2013-09-06 2016-04-05 Western Digital Technologies, Inc. High performance system providing selective merging of dataframe segments in hardware
KR20150043045A (ko) * 2013-10-14 2015-04-22 에스케이하이닉스 주식회사 반도체 장치
KR20150056704A (ko) * 2013-11-15 2015-05-27 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US9514802B2 (en) * 2014-10-27 2016-12-06 Samsung Electronics Co., Ltd. Volatile memory self-defresh
TWI588652B (zh) * 2015-09-01 2017-06-21 慧榮科技股份有限公司 讀取及寫入命令排程方法以及使用該方法的裝置
TWI621015B (zh) * 2015-09-01 2018-04-11 慧榮科技股份有限公司 讀取及寫入命令排程方法以及使用該方法的裝置
US10025531B2 (en) * 2015-09-10 2018-07-17 HoneycombData Inc. Reducing read command latency in storage devices
CN111176559B (zh) * 2015-12-04 2023-07-11 成都华为技术有限公司 数据写入方法及装置、双活系统
US10162522B1 (en) * 2016-09-30 2018-12-25 Cadence Design Systems, Inc. Architecture of single channel memory controller to support high bandwidth memory of pseudo channel mode or legacy mode
KR20180049502A (ko) 2016-11-03 2018-05-11 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20180053113A (ko) * 2016-11-11 2018-05-21 에스케이하이닉스 주식회사 반도체장치
JP6862951B2 (ja) * 2017-03-15 2021-04-21 富士通株式会社 メモリ制御装置、情報処理装置およびメモリ制御方法
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10425260B2 (en) * 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10128842B1 (en) 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
KR20200004002A (ko) * 2018-07-03 2020-01-13 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US10692567B2 (en) * 2018-09-06 2020-06-23 M31 Technology Corporation Method for assisting memory cell in access operation and operating memory cell, and memory device having assist circuit with predefined assist strength
KR20200089886A (ko) * 2019-01-18 2020-07-28 에스케이하이닉스 주식회사 데이터 저장 시스템 및 이를 위한 프리차지 정책 설정 방법
KR20210076497A (ko) * 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
US20210303215A1 (en) * 2020-03-27 2021-09-30 Etron Technology, Inc. Memory controller, memory, and related memory system
US11222685B2 (en) * 2020-05-15 2022-01-11 Advanced Micro Devices, Inc. Refresh management for DRAM
US11561862B2 (en) 2020-05-29 2023-01-24 Advanced Micro Devices, Inc. Refresh management for DRAM
CN114168495A (zh) * 2020-09-10 2022-03-11 西部数据技术公司 存储设备的增强的预读能力
KR20220046211A (ko) * 2020-10-07 2022-04-14 에스케이하이닉스 주식회사 저항성 메모리 장치를 제어하기 위한 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US11972145B2 (en) * 2021-01-21 2024-04-30 Micron Technology, Inc. Opportunistic data movement
US11995008B2 (en) * 2021-06-22 2024-05-28 Advanced Micro Devices, Inc. Memory controller with hybrid DRAM/persistent memory channel arbitration
US12026401B2 (en) * 2022-06-30 2024-07-02 Advanced Micro Devices, Inc. DRAM row management for processing in memory

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990079983A (ko) 1998-04-10 1999-11-05 김영환 메모리 제어기의 큐잉 장치
US6295586B1 (en) 1998-12-04 2001-09-25 Advanced Micro Devices, Inc. Queue based memory controller
US6360305B1 (en) * 1998-12-04 2002-03-19 Advanced Micro Devices, Inc. Method and apparatus for optimizing memory performance with opportunistic pre-charging
KR20020089428A (ko) 2000-04-03 2002-11-29 어드밴스드 마이크로 디바이시즈, 인코포레이티드 개선된 메모리 요청 중재 메커니즘을 갖는 메모리컨트롤러를 포함하는 버스 브릿지
US6661721B2 (en) * 2001-12-13 2003-12-09 Infineon Technologies Ag Systems and methods for executing precharge commands using posted precharge in integrated circuit memory devices with memory banks each including local precharge control circuits
KR100487522B1 (ko) * 2002-04-01 2005-05-03 삼성전자주식회사 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법
US7149857B2 (en) * 2002-05-14 2006-12-12 Micron Technology, Inc. Out of order DRAM sequencer
KR100720260B1 (ko) * 2004-11-15 2007-05-22 주식회사 하이닉스반도체 반도체 메모리 장치의 로컬 입출력 라인 프리차지 회로
JP4667092B2 (ja) 2005-03-17 2011-04-06 富士通株式会社 情報処理装置、情報処理装置におけるデータ制御方法
JP2006268734A (ja) 2005-03-25 2006-10-05 Kyocera Mita Corp メモリアクセス制御装置
JP2008015699A (ja) 2006-07-04 2008-01-24 Canon Inc メモリコントローラ
US7644248B2 (en) 2006-09-27 2010-01-05 Intel Corporation Mechanism to generate logically dedicated read and write channels in a memory controller
CN100555451C (zh) * 2007-12-26 2009-10-28 中国航天时代电子公司第七七一研究所 一种自定时sram访问控制电路
JP2009259114A (ja) 2008-04-18 2009-11-05 Toshiba Corp システム半導体装置
JP2010003067A (ja) 2008-06-19 2010-01-07 Sony Corp メモリシステムおよびそのアクセス制御方法、並びにプログラム
JP5414209B2 (ja) * 2008-06-30 2014-02-12 キヤノン株式会社 メモリコントローラおよびその制御方法
JP5428687B2 (ja) 2009-09-14 2014-02-26 株式会社リコー メモリ制御装置
US9753847B2 (en) * 2009-10-27 2017-09-05 Western Digital Technologies, Inc. Non-volatile semiconductor memory segregating sequential, random, and system data to reduce garbage collection for page based mapping
US8631214B2 (en) * 2010-11-03 2014-01-14 Kabushiki Kaisha Toshiba Memory control circuit, control method therefor, and image processing apparatus
KR101206238B1 (ko) 2011-02-18 2012-11-28 삼성중공업 주식회사 버스요금 결제 시스템 및 그 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706247B (zh) * 2014-05-08 2020-10-01 美商美光科技公司 記憶體中輕量一致性
US10825496B2 (en) 2014-05-08 2020-11-03 Micron Technology, Inc. In-memory lightweight memory coherence protocol
TWI719662B (zh) * 2014-05-08 2021-02-21 美商美光科技公司 記憶體中輕量一致性
US11908546B2 (en) 2014-05-08 2024-02-20 Micron Technology, Inc. In-memory lightweight memory coherence protocol
TWI660272B (zh) * 2016-06-17 2019-05-21 鈺創科技股份有限公司 低接腳總數高頻寬記憶體及記憶體匯流排
US10380060B2 (en) 2016-06-17 2019-08-13 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus
US10642776B2 (en) 2016-06-17 2020-05-05 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus
US11086811B2 (en) 2016-06-17 2021-08-10 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus
US11669482B2 (en) 2016-06-17 2023-06-06 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus

Also Published As

Publication number Publication date
CN103680594A (zh) 2014-03-26
DE102013109327A1 (de) 2014-03-06
US9335951B2 (en) 2016-05-10
US20140068203A1 (en) 2014-03-06
CN103680594B (zh) 2018-03-27
KR20140028618A (ko) 2014-03-10
JP2014049135A (ja) 2014-03-17
US20160224243A1 (en) 2016-08-04

Similar Documents

Publication Publication Date Title
US9335951B2 (en) Memory device for reducing a write fail, a system including the same, and a method thereof
JP7456083B2 (ja) ロウハンマ緩和のホスト支援のためのリフレッシュコマンド制御
US9767050B2 (en) Memory systems that adjust an auto-refresh operation responsive to a self-refresh operation history
US10636476B2 (en) Row hammer mitigation with randomization of target row selection
US10248340B2 (en) Semiconductor apparatus, memory module and operation method thereof
US9607678B2 (en) Semiconductor memory device and memory system including same
JP2020166832A5 (zh)
CN101465158B (zh) 半导体存储器、存储器系统和存储器访问控制方法
US20170140810A1 (en) Memory device and memory system including the same for controlling collision between access operation and refresh operation
CN110675904B (zh) 存储器设备及其操作方法
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
KR20170045795A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US9792978B2 (en) Semiconductor memory device and memory system including the same
KR102408613B1 (ko) 메모리 모듈의 동작 방법, 및 메모리 모듈을 제어하는 프로세서의 동작 방법, 및 사용자 시스템
KR20210091647A (ko) 비휘발성 메모리에 대한 자동 증분 기입 카운트
KR101861647B1 (ko) 메모리 시스템 및 그 리프레시 제어 방법
US20220374168A1 (en) Memory with memory-initiated command insertion, and associated systems, devices, and methods
KR102458340B1 (ko) 메모리 장치
US11922031B1 (en) Apparatus with directed refresh management mechanism
US20240144988A1 (en) Memory device, memory system including memory device, and method of operating memory device