CN103680594A - 降低写失败的存储器件、包括该存储器件的系统及其方法 - Google Patents

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Abstract

存储器系统包括存储器件和存储器控制器。存储器件包括多个存储单元。存储器控制器被配置为在激活命令和预充电命令之间在存储器件上连续地执行多个写命令。在存储器系统中，当在执行具有所述多个写命令当中的最后的写命令的第一写操作之后并且然后发出所述预充电命令时，在所述预充电命令之后发出用于第二写操作的所述最后的写命令。第一写操作和第二写操作将相同的数据集写到所述多个存储单元当中具有相同地址的存储单元。

Description

降低写失败的存储器件、包括该存储器件的系统及其方法
相关申请的交叉引用
本申请要求2012年8月29日向韩国知识产权局提交的第10-2012-0095223号韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本发明构思涉及存储器件，而且更具体地，涉及将数据写到存储器件的方法。
背景技术
半导体器件的增加的集成度已经减小了元件的尺寸和元件之间的间隙。例如，动态随机存取存储器（DRAM）设备减小了DRAM写路径的尺寸、接触电阻和位线电阻，从而增加了通过DRAM写路径的写时间。另外，由于单元晶体管的尺寸被减小以增加半导体器件的集成度，因此单元晶体管的驱动性能下降。因此，半导体器件可能需要更多的时间用于写操作。
发明内容
根据本发明构思的示范性实施例，存储器系统包括存储器件和存储器控制器。存储器件包括多个存储单元。存储器控制器被配置为在存储器件上连续地执行多个写命令。在存储器系统中，所述存储器件执行与多个写命令当中的最后的写命令对应的第一写操作，执行预充电操作并且然后在预充电操作之后执行与所述最后的写命令对应的第二写操作。第一写操作和第二写操作将相同的数据集写到所述多个存储单元当中具有相同地址的存储单元。
可以响应于从所述存储器控制器发出的预充电命令或在所述存储器件中的内部产生的预充电命令而执行所述预充电操作。
根据本发明构思的示范性实施例，提供了一种将数据写到存储器件的方法。响应于激活命令，激活存储体中的字线。响应于多个写命令中相应的写命令，连续地将多个数据集写到与所述字线相关联的存储单元。在执行了所述多个写命令中的最后的写命令之后，预充电所述字线。在预充电之后，响应于所述最后的写命令而将最后的数据集写到存储单元。
可以响应于从所述存储器控制器发出的预充电命令或在所述存储器件中的内部产生的预充电命令而执行所述预充电操作。
根据本发明构思的示范性实施例，提供了一种将数据写到存储器件的方法。从主机接收多个写请求和多个数据集。根据预定义的调度方法，从多个写请求生成多个写命令的序列，并且在激活命令和预充电命令之间将所述序列施加到存储器件。在预充电命令之后，将多个写命令中的最后的写命令施加到存储器件。
根据本发明构思的示范性实施例，存储器控制器包括判优器。该判优器被配置为生成激活命令、预充电命令和具有公共行地址的多个写命令，该判优器还被配置为在激活命令和预充电命令之间连续发出多个写命令，其中，在响应于所述多个写命令当中的最后的写命令执行第一写操作之后发出预充电命令，在预充电命令之后发出用于第二写操作的所述最后的写命令，而且其中，第一写操作和第二写操作将相同的数据集写到所述多个存储单元中具有相同地址的存储单元。
附图说明
通过结合附图详细描述本发明构思的示范性实施例，本发明构思的这些和其他特征将变得更加明显，在附图中：
图1是根据本发明构思的示范性实施例的存储器系统的框图；
图2是根据本发明构思的示范性实施例的存储器控制器的框图；
图3是根据本发明构思的示范性实施例的存储器件的框图；
图4是根据本发明构思的示范性实施例的图3中所示的存储单元的框图；
图5是在概念上示出图4中所示的到存储单元MC的数据写路径的电路图；
图6是根据本发明构思的示范性实施例的将数据写到存储器件的方法的流程图；
图7是根据本发明构思的示范性实施例的命令队列和执行顺序；
图8A和图8B是示出根据本发明构思的示范性实施例的数据写操作的信号时序图；
图9A至图9C是示出根据本发明构思的示范性实施例的数据写操作的信号时序图；
图10是根据本发明构思的示范性实施例的存储器系统的框图；
图11是根据本发明构思的示范性实施例的存储器系统的框图；
图12A至图12C是用于解释根据本发明构思的示范性实施例的调度写操作的方法的示图；
图13是用于解释根据本发明构思的示范性实施例的调度写操作的方法的示图；
图14是根据本发明构思的示范性实施例的包括多个存储器件的模块的框图；
图15是根据本发明构思的示范性实施例的包括多个存储器件的模块的框图；
图16是根据本发明构思的示范性实施例的包括图1所示的存储器件的数据处理系统的框图；
图17是根据本发明构思的示范性实施例的包括图1所示的存储器件的数据处理系统的框图；
图18是根据本发明构思的示范性实施例的包括图1所示的存储器件的数据处理系统的框图；
图19是根据本发明构思的示范性实施例的包括图1所示的半导体存储器件的多芯片封装的示图；以及
图20是根据本发明构思的示范性实施例的图19所示的多芯片封装的例子的示范性三维概念图。
具体实施方式
下面将参照附图更加详细地描述本发明构思的示范性实施例。然而，本发明构思可以以不同的形式来具体实现，而且不应被解释为受限于这里所阐明的实施例。在附图中，为了清晰，层和区域的尺寸和相对尺寸可以被夸大。贯穿说明书和附图，相同的参考数字可以指代相同的元件。
应该理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接“连接到”或“耦接到”其他元件，或者可以存在居间的元件。
如这里使用的，单数形式“一”、“一个”和“该”意欲也包括复数形式，除非上下文另有明显指示。
图1是根据本发明构思的示范性实施例的存储器系统10的框图。图2是根据本发明构思的示范性实施例的存储器控制器100的框图。图3是根据本发明构思的示范性实施例的存储器件200的框图。参照图1至图3，存储器系统10包括存储器控制器100和存储器件200。
存储器控制器100包括判优器110、命令队列、事务处理单元140和存储器接口150。命令队列包括写队列130和读队列120，如图2所示。在示范性实施例中，写队列130和读队列120可以被集成到单一队列中。
判优器110接收写请求和读请求，并且根据写请求生成写命令而且根据读请求生成读命令，继而将读命令保存到读队列120而且将写命令存储到写队列130。读队列120可以存储读命令和地址。写队列130可以存储写命令、地址和写数据。在示范性实施例中，写数据可以被存储在存储器中（例如，数据队列或缓冲区（未示出）），同时写命令和地址被存储在写队列130中。
判优器100按照预定的调度算法调度或重新排序存储在队列120和130中的读和/或写命令的顺序并且存储命令。
存储器控制器100生成并执行控制存储器件200的操作的其他命令。例如，当存储器件200包括DRAM设备时，判优器110还生成激活命令和预充电命令，以打开和关闭每一行以便执行来自主机的读或写请求。判优器110按照预定的调度方法调度从主机20接收到的请求的命令以及激活命令和预充电命令。判优器110根据调度方法经由存储器接口150向存储器件200发送包括激活命令、读/写命令和预充电命令的命令，以控制存储器件200的操作。
事务处理单元140使存储器件200准备执行从判优器110输出的命令CMD。事务处理单元140可以用于在不访问存储器件200的情况下向主机20提供数据。例如，当从主机20接收到对于已经被存储在写队列130中的写数据的读请求时，换句话说，写数据还没有被写到存储器件200，存储器控制器100可以在不访问存储器件200的情况下从写队列130读取数据和并且将其发送到主机20。
存储器控制器100可以在执行从主机20接收到的多个读或写请求当中的写命令之前、先于任何其他命令来执行读命令。存储器控制器100将写命令存储在写队列130中，然后根据预定的调度方法调度存储在写队列130中的命令的执行顺序。例如，可以根据由存储器控制器100的调度方法所确定的优先级来执行存储在写队列130中的写命令，然后可以从写队列130擦除写命令。
指定写队列130中的写命令条目的指针可以依次增加。例如，当写队列130中由指针所指定的写命令被执行时，该指针可以被移到下一写命令条目。然而，在写恢复时间（图8A和图9B中的tWR）不足的最后的写周期中执行了写命令（例如，写命令恰好在预充电命令之前）之后，存储器控制器100不将指针移到下一条目，而是控制写命令被再次执行。例如，当写命令条目对应于恰好在存储器件200的预充电之前写的数据，而且存储器控制器没有足够的时间来写该数据，存储器控制器100通过将写命令条目保留在写队列130中而不是在执行了与该条目相对应的写命令之后将其擦除，来重新执行写命令。在示范性实施例中，存储器控制器100可以在执行预充电后的任何其他命令之后执行写命令条目。可以响应于从所述存储器控制器100发出的预充电命令或在所述存储器件200中的内部产生的预充电命令而执行所述预充电。例如，可以在没有从存储器控制器100发出的预充电命令的情况下，通过内部产生的预充电命令来执行自动预充电操作。
存储器件200包括存储单元阵列210、行译码器220、读放大器230、列译码器240、控制逻辑250和数据输入/输出电路260。下面将描述存储器件200的操作。
存储单元阵列210是存储单元沿行方向和列方向布置的数据存储区域。读放大器230感测和放大存储单元中的数据并且将数据存储在存储单元。图3中所示的存储单元阵列210可以包括多个（例如，4个或8个）存储体，但是本发明构思并不限于4个或8个存储体。
通过数据输入/输出电路260输入的数据DQ基于地址信号ADD被写到存储单元阵列210。基于地址信号ADD从存储器单元阵列210读取的数据DQ通过数据输入/输出电路260被输出。
地址信号ADD被输入到地址缓冲区（未示出）以指定数据将被写到的存储单元或者将从其读数据的存储单元。地址缓冲区临时存储地址信号ADD。
行解码器220对从地址缓冲器输出的地址信号ADD中的行地址解码，以指定连接到数据将被输入到或从其输出的存储单元的字线。例如，行解码器220对从地址缓冲区输出的行地址解码并且在数据写或读模式中使能字线。
列解码器240对从地址缓冲器输出的地址信号ADD中的列地址解码，以指定连接到数据将被输入到或从其输出的存储单元的位线。
存储单元阵列210输出来自由行地址和列地址所指定的存储单元的数据或将数据写到该存储单元。
控制逻辑250接收并解码外部命令信号CMD，并生成解码的命令信号。控制逻辑250可以包括用于设置操作模式的模式寄存器设置/扩展模式寄存器设置（MRS/EMRS）电路（未示出）。MRS/EMRS电路响应于用于设置存储器件200的操作模式和/或地址信号ADD的MRS/EMRS命令而设置内部模式寄存器。
虽然图3中未示出，但是存储器件200还可以包括生成时钟信号的时钟电路和接收外部电源电压并生成或分配内部电压的电力电路。
图4是根据本发明构思的示范性实施例的存储单元210的框图。参照图4，存储单元210包括存取晶体管TA和存储单元MC，存取晶体管TA连接到字线WL和位线BL，而且存储单元MC由存取晶体管TA选择性地连接到位线BL。存储单元MC可以包括单元电容器。
图5是示出图4中所示的到存储单元MC的数据写路径的电路图。参照图5，数据通过位线BL和存取晶体管TA被写到存储单元MC。
数据写路径包括位线BL的位线电阻Rbl以及存取晶体管TA和存储单元（或单元电容器）MC之间的接触电阻Rc。当位线BL变得更细且更长时，位线电阻Rbl增大。当存储单元MC的接触尺寸减小时，接触电阻Rc增大。因此，当存储单元210的集成度的增加时，通过位线BL流到存储单元MC的电流Ids减小。结果，需要更多的时间来通过电阻增大的数据写路径将数据写到存储单元MC。例如，写恢复时间（tWR）需要更多的时钟周期才能将数据正确地写在存储单元210中，这将降低写性能。
图6是根据本发明构思的示范性实施例的将数据写到存储器件200的方法的流程图。参照图2、图3和图6，在操作S110中，从主机接收写命令和写数据。在操作S120中，写命令被存储在写队列130中，而且写数据被存储在数据队列中。例如，写命令和地址被存储在写队列130中。地址可以包括存储体地址、行地址和列地址。
在操作S130中，存储器控制器100生成用于将数据写到存储器件20的命令（例如，激活命令、写命令和预充电命令）的序列，并将命令的序列施加到存储器件200。在操作S140中，存储器控制器100在发出预充电命令之后再次施加写命令，以将数据正确地写到存储器件200。此后，重复的写命令被互换地用作重写命令。为了重写恰好在预充电前写入的数据，存储器控制器100存储数据直到重写命令的执行。例如，在完成重写命令的执行之后，存储器控制器100可以擦除写命令和数据。
图7是根据本发明构思的示范性实施例的命令队列和执行顺序。图8A和图8B是示出根据本发明构思的示范性实施例的数据写操作的信号时序图。具体地，图8图示了在写延迟时钟（CWL）为5且突发长度（burst length,BL）为8的情况下，双倍数据速率（DDR）DRAM的突发写操作。
参照图7、图8A和图8B，写命令“write(a,m,n)”和“write(a,m,p)”被顺序地存储在写队列中，如表T3所示。响应于写命令“write(a,m,n)”，数据被写到存储单元，该存储单元的地址信息包括存储体地址“a”、行地址“m”和列地址“n”。响应于写命令“write(a,m,p)”，数据被写到存储单元，该存储单元的地址信息包括存储体地址“a”、行地址“m”和列地址“p”。
为了执行写命令（例如，存储在写队列中的“write(a,m,n)”和“write(a,m,p)”），判优器110生成将被施加到存储器件200的命令的序列（或命令序列）。例如，判优器110可以生成诸如激活命令“Active(a,m)”、第一写命令“write(a,m,n)”、第二写命“write(a,m,p)”和预充电命令“Precharge(a)”的命令的序列，并且将该命令的序列施加到存储器件200，如图7的表T4所示。
参照图8A和图8B，以与时钟信号CLK同步的激活命令Active、T0处的第一写命令Write1、T4处的第二写命令Write2和Tm处的预充电命令PRE的顺序，将由存储器控制器100生成的命令序列（或执行序列）施加到存储器件200。不操作命令NOP可以被置于命令之间（例如，第一写命令Write1和第二次写命令Write2之间或第二写命令Write2和预充电命令PRE之间）。
响应于激活命令Active，相应存储体中的相应字线WL被使能。然后，第一写命令Write1使能包括相应位线的数据写路径以便写数据DQ。由于时钟写延迟是5，因此数据DQ在T0处第一写命令Write1之后的五个时钟周期的T5处被写到存储器件200。数据DQ可以在Tm处发出预充电命令PRE之前被写到与字线WL和位线BL相关联的存储单元。
响应于第二写命令Write2，数据写路径被使能，而且在T9处第二突发数据Dset2被写到存储器件200。当在第二突发数据Dset2被正确写入之前发出预充电命令PRE时，第二突发数据Dset2没有足够的写恢复时间（tWR）。响应于预充电命令PRE，已经被使能的字线WL被禁用。第二突发数据Dset2的第二写时段tD2是T9处的第一数据D0和Tm处的预充电命令PRE之间测量的时间段。第一突发数据Dset1的第一写时段Td1是T5处的第一数据D0和Tm处的预充电命令PRE之间测量的时间段。因此，第二写时段tD2短于第一写时段tD1。例如，用于写第二突发数据Dset2的时间短于用于写第一突发数据Dset1的时间。结果，恰好在预充电命令PRE前写入的第二突发数据Dset2可能由于没有足够的写恢复时间（tWR）而无法被正确写入。
例如，当存储器件200中的存储体和字线被激活或使能然后多个写命令在预充电命令之前被连续施加时，与多个写命令中最后的写命令相对应的最后的写周期的数据写时段短于先前的写周期的数据写时段。因此，相应数据被不充分地写到与预充电命令之前的最后的写周期相对应的存储单元。根据示范性实施例，判优器110控制最后的写周期的数据Dset2随后（例如，在预充电命令之后）被重写。在这里，“最后的周期中的数据”指示恰好在预充电前写入的数据。
对于写请求，从主机20接收到的数据被临时存储在存储器控制器100的数据队列中。因此，当没有足够的数据写恢复时间时，与最后的写周期相对应的数据可能被不充分地写到存储器件200。因此，存储器控制器100不从写队列130或数据队列中擦除最后的写周期的数据，而是保留该数据并且在预充电命令之后将该数据重写到存储器件200中的相同地址。
在此操作中，判优器110重新生成图7所示的写命令“write(a,m,p)”，并将该写命令施加到存储器件200。激活命令“active(a,m)”首先被施加到存储器件200以使能与写命令“write(a,m,p)”相对应的存储体和字线。例如，判优器110重新生成激活命令“active(a,m)”和“write(a,m,p)”的命令的序列并且将其施加到存储器件200以执行恰好在预充电之前执行的写命令“write(a,m,p)”，从而在写命令“write(a,m,p)”没有足够的写恢复时间（tWR）时如图8B所示执行重写操作。操作在时域按照图8A和图8B的顺序被执行。虽然图8A和图8B中未示出，但是在重写命令之前可以执行其他命令（例如，读命令）。
图9A至图9C是示出根据本发明构思的示范性实施例的数据写操作的信号时序图。图9A至图9C还图示了在CWL为5且BL为8的情况下，DDRDRAM的突发写操作。例如，图9A至图9C示出了将数据写到字线WLn、然后从另一字线WLn+1读数据、然后将最后的数据重写到字线WLn的情况。
参照图9A和图9B，在数据Dset1和Dset2被写到字线WLn之后，在字线WLn+1被使能之前，通过Tm处的预充电命令，字线WLn被预充电。在行预充电时间（tRP）之后，字线WLn+1被请求使能。行预充电时间（tRP）是终止访问使能的字线WLn并且开始访问下一字线WLn+1所需的时钟周期的数量。在字线WLn的预充电命令之后，字线WLn+1被激活，然后在时间tRCD（即，从激活命令到读/写命令的周期的数量）之后读命令Read被施加到字线WLn+1。然后，在施加了读命令之后的时间tAA（即，从读命令到第一数据的时钟周期的数量）从字线WLn+1读数据。因此，预充电之后执行的读命令的延迟是“tRP+tRCD+tAA”。
在字线WLn+1上执行读命令之后，在字线WLn的预充电之前已写到字线WLn的数据Dset2被重写，如图9C所示。操作在时域按照图9A、图9B和图9C的顺序被执行。
图10是根据本发明构思的示范性实施例的存储器系统的框图。参照图10，存储器系统包括存储器控制器100a和存储器件200a。存储器件200a包括写队列270。存储器控制器100a的结构可以类似于图2所示在存储器控制器100。例如，存储器件200a除了包括图3中所示的存储器件200的结构以外，还包括写队列270。图10示出了存储器件200a，其包括用于存储写命令和地址的写队列270以及用于存储相关数据的单独的存储空间。
存储器件200a在写队列270存储从存储器控制器100a接收的写命令。存储器件200a可以顺序地执行在写队列270中存储的写命令并且从写队列27擦除已经执行的写命令条目。然而，即使在执行了写命令条目之后，存储器件200a可以保留恰好在预充电命令之前已经写入的数据的写命令条目。例如，在数据被正确写入存储器件200a之前发出了预充电命令时，存储器件200a保留写命令条目，以用于在预充电命令之后重写数据。
存储器件200a可以在预充电命令之后和在数据重写之前执行一个读或写命令。例如，在预充电命令之后和在数据重写之前，可以执行不同的命令或操作。
存储器件200a可以执行重写命令，以用于重写与没有存储器控制器100a的干涉之前写入的数据相同的数据。当响应于存储在写队列270中的写命令而将数据写到存储单元时，存储器件200a可以向存储器控制器100a发送指示“处于写操作”的状态信号WT。使用单独的信号线在存储器控制器100a和存储器件200a之间发送状态信号WT。例如，在存储器控制器100a和存储器件200a之间提供用于状态信号WT的专用信号线。可替换地，可以使用现有的信号线之一发送状态信号WT。存储器控制器100a基于从存储器装置200a输出的状态信号WT访问存储器件200a。
图11是根据本发明构思的示范性实施例的存储器系统的框图。参照图11，存储器系统包括存储器控制器100b和存储器件200b。存储器件200b包括事件检测器280。存储器控制器100b的结构可以类似于图2所示在存储器控制器100。例如，存储器件200b除了包括图3中所示的存储器件200的结构以外，还包括事件检测器280。
事件检测器280检测预充电命令是否是在对页执行写命令之后对该页执行的。此后，页面被互换地用作使能的字线。在这个时候，事件检测器280向存储器控制器100b发送报警信号AT。报警信号AT向存储器控制器100b通知，写命令没有被正确执行。当从存储器件200b接收到报警信号AT时，存储器控制器100b认为与报警信号AT相对应的操作（例如，正好预充电之前的写操作）没有被执行并且此后执行该操作。
根据图11所示的实施例，存储器控制器100b可以响应于从存储器件200b中接收的报警信号AT来将重写命令施加到存储器件200b，以使得重写有关数据。
使用单独的信号线在存储器控制器100b和存储器件200b之间发送报警信号AT。例如，在存储器控制器100b和存储器件200b之间提供用于报警信号AT的专用信号线。可替换地，可以使用现有的信号线之一发送报警信号AT。
图12A至图12C是根据本发明构思的示范性实施例的用于解释调度写操作的方法的示图。根据示范性实施例，存储器系统使用写队列来调度写操作以便减少激活和预充电命令的数量并提高存储器系统的性能。
如上所述，写队列可以被包括在存储器控制器100或存储器件200中。假设存在写命令A至H，如图12A所示。如图12A所示，写命令A至H中的每一个包括存储体地址BA、行地址RA和列地址CA。写命令A至H中的每一个用于将数据写到某一地址。
当写命令A至H被存储在写队列中时，存储器控制器100可以调度它们，以使得它们如图12B所示顺序地执行。
可替换地，存储器控制器100可以参照如图12C所示的地址信息调度它们。例如，写命令A至H可以被调度，从而可以顺序地执行具有相同行地址RA的写命令。参照图12C，在写命令A执行之后，具有与写命令A相同行地址RA的写命令C、E和G可以被调度以顺序地执行。此后，写命令B被执行，然后具有与写命令B相同行地址RA的写命令D、F和H可以被调度以顺序地执行。
在图12B和图12C中，tRP表示预充电命令时段或预充电到激活延迟，tRRD表示激活到激活命令时段，tAA表示内部读命令到第一数据延迟，tCCD表示写到写延迟，tRCD表示激活到内部读延迟或激活到写延迟。
如图12B和图12C所示，图12B中所示的情况中的总执行时间比图12C中所示的情况中的总执行时间更长。因此，通过多个写命令的调度，可以减少总执行时间。
图13是根据本发明构思的示范性实施例的用于解释调度写操作的方法的示图。根据示范性实施例，具有相同存储体地址BA和相同行地址RA的写命令被顺序地执行。当没有地址包括相同存储体地址BA和相同行地址RA时，具有相同存储体地址BA的写命令被顺序地执行。
当根据上述优先级调度存储器件（例如，DRAM）的操作时，可以防止具有相同存储体地址BA但不同行地址RA的写命令被顺序地执行的情况。结果，防止系统性能的退化。
图14是根据本发明构思的示范性实施例的包括多个存储器件550-1至550-4的模块500的框图。参照图14，模块500包括存储器控制器510、输入/输出（IO）接口511和存储器件550-1到550-4。存储器控制器510和IO接口511被布置在主机和存储器件550-1至550-4之间，与主机进行通信。
在示范性实施例中，存储器控制器510和IO接口511可以被集成在单个芯片中。存储器件550-1至550-4中的每一个可以通过集成芯片与主机进行数据通信。
IO接口511可以包括光纤接口。在这种情况下，IO接口511可以包括IO控制器（未示出）和信号转换器（未示出），IO控制器控制存储器件550-1至550-4的输入和输出操作，信号转换器将输入或输出信号转换成光信号。
IO接口511可以使用光纤或波导来传输数据。数据适合高速信号的传输，例如，符合串行高级技术附件（serial advantage technology attachment,SATA）标准，并且可以使用波分复用（WDM）传输。
图15是根据本发明构思的示范性实施例的包括多个存储器件610-1至610-5的模块600的框图。存储器件610-1至610-5之一（例如，610-3）被直接连接到存储器控制器620并与其通信。存储器件610-1至610-5可以彼此串联连接成链。存储器件610-1、610-2、610-4和610-5没有直接连接到存储控制器620，它们通过所述链间接地与主机通信。
在一个示范性实施例中，控制存储器件610-1到610-5的操作的存储器控制器620可以在模块600内实现，或者可以堆叠在存储器件610-1至610-5上。
图16是根据本发明构思的示范性实施例的包括图1所示的存储器件的数据处理系统800的框图。数据处理系统800可以被实现为个人计算机（PC）、平板PC、网络书、电子阅读器、个人数字助理（PDA）、便携式多媒体播放器（PMP）、MP3播放器或MP4播放器。
数据处理系统800包括存储器件840和控制存储器件840的数据处理操作的存储器控制器850。
存储器控制器850可以对应于根据本发明构思的示范性实施例的存储器控制器100、100a或100b，而且存储器件840可以对应于根据本发明构思的示范性实施例的存储器件200、200a或200b。
处理器820可以根据通过输入设备830输入的数据来通过显示器810显示存储在存储器件840中的数据。输入设备830可以由点击设备（诸如触摸板或计算机鼠标、小键盘，或键盘）来实现。
处理器820可以控制数据处理系统800的整体操作和存储器控制器850的操作。
图17是根据本发明构思的示范性实施例的包括图1所示的存储器件950的数据处理系统900的框图。参照图17，数据处理系统900可以被实现为蜂窝电话机、智能电话机、平板个人计算机（PC）、个人数字助理（PDA）或者无线通信系统。
数据处理系统900包括存储器件950和控制存储器件950的操作的存储器控制器960。存储器控制器960可以根据处理器940的控制来控制存储器件950的数据存取操作，例如，写操作和读操作。
根据处理器940和/或存储器控制器960的控制，可以通过显示器930显示存储在存储器件950中的数据。
无线收发器910通过天线ANT发送或接收无线信号。无线收发器910可以将通过天线ANT接收到的无线信号转换成由处理器940处理的信号。因此，处理器940可以处理从无线收发器910输出的信号并且可以将处理后的信号发送到存储器控制器960或显示器930。存储器控制器960可以将由处理器940处理的信号发送到存储器件950。无线收发器910还可以将从处理器940输出的信号转换成无线信号，并且可以通过天线ANT将无线信号输出到外部设备。
输入设备920使用于控制处理器940的操作的控制信号或者将要由处理器940处理的数据能够被输入到数据处理系统900。输入设备920可以由点击设备（诸如触摸板或计算机鼠标、小键盘，或键盘）来实现。
处理器940可以控制显示器930的操作以显示从存储器控制器960输出的数据、从无线收发器910输出的数据或者从输入设备920输出的数据。
存储器控制器960可以对应于根据本发明构思的示范性实施例的存储器控制器100、100a或100b，而且存储器件950可以对应于根据本发明构思的示范性实施例的存储器件200、200a或200b。
图18是根据本发明构思的示范性实施例的包括图1所示的存储器件950的数据处理系统1000的框图。数据处理系统1000可以被实现为图像处理器，诸如数字照相机、配备有数字照相机的蜂窝电话机、配备有数字照相机的智能电话机或配备有数字照相机的平板计算机。
数据处理系统1000包括存储器件1040和控制存储器件1040的数据处理操作（诸如写操作和读操作）的存储器控制器1050。包含在数据处理系统1000中的图像传感器1010将光学图像转换为数字信号并将数字信号输出到数字信号处理器1020或存储器控制器1050。数字信号可以由处理器1020控制以通过显示器1030显示，或者通过存储器控制器1050被存储在存储器件1040中。
根据处理器1020或存储器控制器1050的控制，存储在存储器件1040中的数据可以通过显示器1030显示。存储器控制器1050可以控制存储器件1040的操作。存储器控制器1050可以对应于根据本发明构思的示范性实施例的存储器控制器100、100a或100b，而且存储器件1040可以对应于根据本发明构思的示范性实施例的存储器件200、200a或200b。
图19是根据本发明构思的示范性实施例的包括图1所示的半导体存储器件的多芯片封装1300的示图。参照图19，多芯片封装1300包括多个半导体器件，例如，依次堆叠在封装衬底1310上的第一至第三芯片1330、1340和1350。半导体器件1330至1350中的每一个可以包括根据示范性实施例的存储器控制器和/或半导体存储器件。硅通孔（TSV）（未示出）、接合线（未示出）、凸块（未示出）或焊接球1320可以被用于使半导体器件1330至1350彼此电连接。
第一半导体器件1330可以包括逻辑器件管芯，其包括输入/输出接口和存储器控制器，第二半导体器件1340和第三半导体器件1350可以包括存储器件管芯。例如，第二半导体器件1340和第三半导体器件1350可以包括多个相互堆叠的存储器件，并且可以包括存储单元阵列。在示范性实施例中，第二半导体器件1340的存储器件和第三半导体器件1350的存储器件可以是相同或不同类型的存储器。
可替换地，第一半导体器件1330至第三半导体器件1350中的每一个可以包括存储器控制器。在示范性实施例中，存储器控制器可以是位于与存储单元阵列相同的管芯上，或者可以是位于与存储单元阵列不同的管芯上。
在示范性实施例中，第一半导体器件1330可以包括光纤接口。存储器控制器可以被定位在第一半导体器件1330或第二半导体器件1340上，而且存储器件可以被定位在第二半导体器件1340或第三半导体器件1350上。存储器件可以通过TSV与存储器控制器连。
多芯片封装1300可以使用混合存储立方体（hybrid memory cube,HMC）实现，存储器控制器和存储单元阵列管芯被堆叠在所述HMC中。当HMC被使用时，存储器件的性能由于带宽的增加而增加，而且存储器件的面积被最小化。结果，电力消耗和制造成本可以被降低。
图20是根据本发明构思的示范性实施例的图19所示的多芯片封装1300的例子的示范性三维概念图。参照图20，多芯片封装1300’包括通过TSV1360彼此连接的、处于堆叠结构的多个管芯1330至1350。管芯1330至1350中的每一个可以包括多个电路块（未示出）和外围电路以实现半导体存储器件200的功能。管芯1330至1350可以被称为单元阵列。多个电路块可以由存储器块实现。
TSV1360可以包括传导材料，其包括诸如铜（Cu）的金属。TSV1360被排列在硅衬底的中心。硅衬底包围TSV1360。TSV1360和硅衬底之间可以布置绝缘区域（未示出）。
本发明总体发明构思也可以实施为计算机可读介质上的计算机可读代码。计算机可读记录介质是能够存储数据的任意数据存储设备，所述数据今后能够被计算机系统读取。计算机可读记录介质的例子包括只读存储器（ROM）、随机存取存储器（RAM）、CD-ROM、磁带、软盘和光数据存储设备。
计算机可读记录介质还可以分布在联网的计算机系统上，从而以分布式存储和执行计算机可读代码。而且，能够由程序员容易地解释用于实现本发明总体发明构思的功能性程序、代码和代码段。
如上所述，根据本发明概念的示范性实施例，当在存储器件中没有正确地执行数据的写操作时，执行数据的重写操作，从而防止写失败问题。因此，降低了存储器件的精细工艺（fine process）中的写失败概率。此外，可以有效地释放存储器件（例如，DRAM）的参数，诸如写入恢复时间，从而可以利用释放的参数来增加存储器件的产率。
尽管已经参照本发明构思的示范性实施例示出并描述了本发明构思，但是将对本领域技术人员显而易见的是，在不脱离本发明总体发明构思的原则和精神的条件下，可以在形式和细节上对其做出各种改变而不脱离由所附权利要求定义的本发明构思的精神和范围。

Claims (27)

1.一种存储器系统，包括：
存储器件，其包括多个存储单元；以及
存储器控制器，其被配置为在所述存储器件上执行多个写命令，
其中，所述存储器件执行与所述多个写命令当中的最后的写命令对应的第一写操作，执行预充电操作，并且然后执行与所述最后的写命令对应的第二写操作，而且其中，所述第一写操作和所述第二写操作将相同的数据集写到所述多个存储单元当中具有相同地址的存储单元。
2.如权利要求1所述的存储器系统，其中，所述存储器控制器在预充电命令之后和第二写操作之前执行至少一个读命令或至少一个写命令。
3.如权利要求1所述的存储器系统，其中，所述存储器控制器包括：
判优器，其被配置为：
从主机接收多个写请求；
生成激活命令、多个写命令和预充电命令；
将所述多个写命令存储在队列中；以及
根据调度算法调度存储在队列中的命令。
4.如权利要求3所述的存储器系统，其中，所述队列包括：
写队列，其被配置为存储所述多个写命令；以及
读队列，其被配置为存储至少一个读命令。
5.如权利要求4所述的存储器系统，其中，所述存储器控制器在第一写操作之后，将所述最后的写命令保留在写队列中并且发出用于第二写操作的所述最后的写命令。
6.如权利要求2所述的存储器系统，其中，所述存储器件向存储器控制器发送报警信号，而且存储器控制器响应于报警信号而在预充电命令之后将所述最后的写命令施加到存储器件。
7.如权利要求6所述的存储器系统，其中，所述存储器件还包括：事件检测器，其被配置为检测是否发出了所述预充电命令，而且所述存储器件根据所述检测的结果生成所述报警信号。
8.如权利要求1所述的存储器系统，其中，所述存储器件在没有存储器控制器的干涉的情况下，在预充电命令之后和第二写操作之前执行至少一个读命令或至少一个写命令。
9.如权利要求8所述的存储器系统，其中，所述存储器件还包括写队列，其被配置为存储从存储器控制器接收到的多个写命令。
10.如权利要求9所述的存储器系统，其中，所述存储器控制器在响应于所述最后的写命令的第一写操作之后，将所述最后的写命令保留在写队列中，以便在预充电命令之后响应于所述最后的写命令而执行第二写操作。
11.如权利要求10所述的存储器系统，其中，所述存储器件向存储器控制器发送指示第二写操作正在执行的状态信号。
12.如权利要求1所述的存储器系统，其中，所述存储器控制器调度所述多个写命令中具有相同行地址的写命令被顺序地执行。
13.如权利要求1所述的存储器系统，其中，所述存储器控制器调度所述多个写命令中具有相同存储体地址和相同行地址的写命令被顺序地执行。
14.一种将数据写到存储器件的方法，该方法包括：
响应于激活命令，激活存储体中的字线；
响应于多个写命令中相应的写命令，连续地将多个数据集写到与所述字线相关联的存储单元；
在执行了所述多个写命令中的最后的写命令之后，预充电所述字线；以及
在所述预充电命令之后，响应于所述最后的写命令而将最后的数据集写到所述存储单元。
15.如权利要求14所述的方法，还包括：在预充电命令之后和在预充电命令之后发出的所述最后的写命令之前执行至少一个读命令或至少一个写命令。
16.如权利要求14所述的方法，其中，响应于来自存储器件的报警信号，执行预充电命令之后的所述最后的写命令。
17.如权利要求14所述的方法，还包括：将从存储器控制器接收到的多个写命令存储在写队列中。
18.如权利要求17所述的方法，还包括：
从存储在写队列中的所述多个写命令移除已执行的写命令，
其中，所述最后的写命令在预充电命令之后被保留而且在预充电命令之后被执行。
19.如权利要求14所述的方法，其中，响应于从存储器控制器发出的预充电命令或在所述存储器件中的内部产生的预充电命令而执行所述预充电。
20.一种将数据写到存储器件的方法，该方法包括：
从主机接收多个写请求和多个数据集；
生成多个写命令并且将所述多个写命令存储在写队列中；
基于预定的调度方法，在激活命令和预充电命令之间将所述多个写命令施加到存储器件；以及
在执行了所述预充电命令之后，将所述多个写命令中的最后的写命令施加到存储器件。
21.如权利要求20所述的方法，还包括：在施加所述预充电命令之后和在施加所述最后的写命令之前执行至少一个读命令或至少一个写命令。
22.如权利要求21所述的方法，其中，预定的调度方法基于存储体地址和行地址来确定所述多个写命令当中的优先级。
23.如权利要求20所述的方法，还包括：
从存储在写队列中的所述多个写命令移除已执行的写命令，
其中，所述最后的写命令在预充电命令之后被保留而且在预充电命令之后被执行。
24.一种存储器控制器，包括：
判优器，其被配置为生成激活命令、预充电命令和多个写命令，并且被配置为在激活命令和预充电命令之间发出所述多个写命令，其中，在响应于所述多个写命令中的最后的写命令执行第一写操作之后发出所述预充电命令，在所述预充电命令之后发出用于第二写操作的所述最后的写命令，而且其中，所述第一写操作和所述第二写操作将相同的数据集写到所述多个存储单元中的存储单元。
25.如权利要求24所述的存储器控制器，还包括：
写队列，其被配置为存储所述多个写命令。
26.如权利要求24所述的存储器控制器，其中，所述数据集包括与突发长度相对应的多个数据。
27.如权利要求25所述的存储器控制器，所述判优器还被配置为：
从主机接收多个写请求；
生成激活命令、所述多个写命令和预充电命令；
将所述多个写命令存储在写队列中；以及
根据预定义的调度算法调度存储在写队列中的命令。
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