CN109840223A - 存储器装置、包括其的电子装置和电子装置的操作方法 - Google Patents

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Abstract

本申请提供了一种电子装置、存储器装置和电子装置的操作方法。电子装置包括存储器和片上系统(SoC)。存储器装置包括分配给第一通道的第一存储器单元区域和分配给第二通道的第二存储器单元区域。SoC包括第一处理单元和第二处理单元。第一处理单元被构造为通过第一通道将用于访问第一存储器单元区域的第一命令发送至存储器装置。第二处理单元被构造为通过第二通道将用于访问第二存储器单元区域的第二命令发送至存储器装置。存储器装置被构造为使得第一通道的带宽和第二通道的带宽彼此不同。

Description

存储器装置、包括其的电子装置和电子装置的操作方法
相关申请的交叉引用
本申请要求于2017年11月29日在韩国知识产权局提交的韩国专利申请No.10-2017-0161959的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本文所述的本发明构思的示例实施例涉及一种存储器装置、包括该存储器装置的电子装置和该电子装置的操作方法，并且更具体地说，涉及一种通过至少两个通道与片上系统通信的存储器装置、一种包括该存储器装置的电子装置和该电子装置的操作方法。
背景技术
可按照片上系统(下文中称作“SoC”)的形式实施应用处理器(AP)。SoC可为集成了各种系统的一块芯片。由于在SoC中集成了各种系统，因此可将SoC用于其中要安装的芯片的数量受限的应用中。SoC可包括内部存储器(例如，静态随机存取存储器(SRAM))，或者可与容量大于内部存储器的容量的外部存储器装置(例如，动态随机存取存储器(DRAM))通信。与SoC的内部存储器不同，与SoC通信的外部存储器装置的种类可变化。
随着SoC所支持的功能变得更多变，SoC中包括的处理单元的数量可增加。在针对多个处理单元连接SoC和各种存储器装置的情况下，电子装置的大小和成本会增加。因此，需要将SoC与尺寸小和成本低的存储器装置连接。
发明内容
本发明构思的示例实施例提供了一种通过至少两个通道与片上系统通信的存储器装置、一种包括该存储器装置的电子装置、以及一种电子装置的操作方法。
根据示例实施例，一种电子装置可包括存储器装置和片上系统(SoC)。存储器装置可包括分配给第一通道的第一存储器单元区域和分配给第二通道的第二存储器单元区域。SoC可包括第一处理单元和第二处理单元。第一处理单元可被构造为通过第一通道向存储器装置发出用于访问第一存储器单元区域的第一命令。第二处理单元可被构造为通过第二通道向存储器装置发出用于访问第二存储器单元区域的第二命令。存储器装置可被构造为使得第一通道的带宽和第二通道的带宽彼此不同。
根据另一示例实施例，一种存储器装置可包括存储器单元阵列、第一外围电路和第二外围电路。存储器单元阵列可包括第一存储器单元区域和第二存储器单元区域。第一外围电路可为被构造为响应于通过第一通道从片上系统(SoC)发送的第一命令访问第一存储器单元区域。第二外围电路可为被构造为响应于通过第二通道从SoC发送的第二命令访问第二存储器单元区域。第一外围电路可包括第一数据输入/输出引脚。第一外围电路可为被构造为通过经第一输入/输出引脚输入或输出第一数据与SoC交换第一数据。第二外围电路可包括第二数据输入/输出引脚。第二外围电路可被构造为通过经第二输入/输出引脚输入或输出第二数据与SoC交换第二数据。第一外围电路和第二外围电路可被构造为使得第一通道的第一带宽和第二通道的第二带宽彼此不同。
根据另一示例实施例，一种存储器装置可包括分配给第一通道的第一存储器单元区域、分配给第二通道的第二存储器单元区域、第一组输入输出引脚和第二组输入输出引脚。第一组输入/输出引脚可被构造为通过具有第一带宽的第一通道输入或输出第一数据。第二组输入/输出引脚可被构造为通过具有第二带宽的第一通道输入或输出第二数据，第二带宽与第一带宽不同。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它目的和特征将变得清楚。
图1是示出根据本发明构思的示例实施例的电子装置的框图。
图2是示出图1的电子装置的框图。
图3是示出图2的存储器装置的框图。
图4是示出根据本发明构思的示例实施例的电子装置的操作方法的流程图。
图5是示出根据本发明构思的另一示例实施例的电子装置的操作方法的流程图。
图6是示出根据本发明构思的另一示例实施例的电子装置的操作方法的流程图。
图7是示出根据本发明构思的另一示例实施例的电子装置的框图。
图8是示出根据本发明构思的另一示例实施例的电子装置的框图。
图9是示出根据本发明构思的另一示例实施例的电子装置的框图。
具体实施方式
下面，将以本领域普通技术人员之一可容易地实施本发明构思的程度，详细和清楚地描述本发明构思的示例实施例。
图1是示出根据本发明构思的示例实施例的电子装置的框图。参照图1，电子装置100可包括片上系统(下文中称作“SoC”)110和存储器装置150。
作为应用处理器(AP)的SoC 110可包括针对电子装置100所支持的诸如虚拟现实(VR)、增强现实(AR)、混合现实(MR)等的各种应用执行各种操作的知识产权(IP)块。IP块可在SoC 110中按照硬件形式实现。例如，SoC 110可包括第一处理单元组120和第二处理单元组130。这里，处理单元组的数量可仅为示例。
第一处理单元组120可包括与通用DRAM通信的处理单元，所述通用DRAM诸如双数据率同步动态随机存取存储器(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5SDRAM、LPDDR(低功率双数据率)SDRAM、LPDDR2 SDRAM、LPDDR3 SDRAM、LPDDR4 SDRAM、LPDDR4X SDRAM、LPDDR5 SDRAM等。例如，第一处理单元组120可包括中央处理单元(CPU)、图像信号处理单元(ISP)和数字信号处理单元(DSP)中的至少一个。
第二处理单元组130可支持与第一处理单元组120所支持的应用不同的应用。例如，第二处理单元组130所支持的应用所需的计算量可大于第一处理单元组120所支持的应用所需的计算量。也就是说，第二处理单元组130可包括与高性能DRAM通信的处理单元，其带宽大于通用DRAM的带宽，所述通用DRAM诸如图形双数据率(GDDR)同步图形随机存取存储器(SGRAM)、GDDR2 SGRAM、GDDR3 SGRAM、GDDR4 SGRAM、GDDR5 SGRAM、GDDR6 SGRAM、高带宽存储器(HBM)、HBM2、HBM3等。例如，第二处理单元组130可包括图形处理单元(GPU)、视觉处理单元(VPU)和神经处理单元(NPU)中的至少一个。
根据本发明构思的示例实施例，作为第一处理单元组120和第二处理单元组130分别包括各种存储器装置、其各自的计算能力不同的替代，电子装置100可包括通过第一通道CH1和第二通道CH2支持第一处理单元组120和第二处理单元组130二者的一个存储器装置150。另外，与图1所示的不同，即使在SoC 110包括三个或更多个处理单元组的情况下，所述一个存储器装置150也可通过三个或更多个通道支持三个或更多个处理单元组。
第一处理单元组120可通过第一通道CH1与存储器装置150通信，第二处理单元组130可通过第二通道CH2与存储器装置150通信。第一处理单元组120与存储器装置150之间通过第一通道CH1的第一数据输入/输出的特征可与第二处理单元组130与存储器装置150之间通过第二通道CH2的第二数据输入/输出的特征不同。第一通道CH1的传输速度(或者传输率)可与第二通道CH2的传输速度不同，并且第一通道CH1的带宽可与第二通道CH2的带宽不同。例如，第二数据输入/输出的带宽可大于第一数据输入/输出的带宽。带宽可随着分配给通道的输入/输出引脚(例如，DQ引脚)的数量增大或者各个输入/输出引脚的传输速度变快而增大。
存储器装置150可包括分配给第一通道CH1的第一存储器单元区域160和分配给第二通道CH2的第二存储器单元区域170。在SoC 110和存储器装置150通过三个或更多个通道彼此通信的情况下，存储器装置150可将存储器单元区域分别分配给三个或更多个通道。
在示例实施例中，第一存储器单元区域160和第二存储器单元区域170的容量可根据SoC 110的请求改变或者可彼此不同。然而，由于根据SoC 110的请求将存储器装置150的存储器单元阵列的部分区域分别分配给第一存储器单元区域160和第二存储器单元区域170，存储器单元阵列的容量可固定。也就是说，存储器装置150的总容量可固定。
存储器单元阵列是其中重复地布置存储器单元的区域。例如，存储器单元可包括DRAM单元、静态随机存取存储器(SRAM)单元、NAND闪速存储器单元、NOR闪速存储器单元、电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元和磁性随机存取存储器(MRAM)单元中的至少一个。例如，第一存储器单元区域160的存储器单元的种类可与第二存储器单元区域170的存储器单元的种类相同或不同。
第一处理单元组120可被构造为通过第一通道CH1向存储器装置150发出用于访问第一存储器单元区域160的第一命令。第二处理单元组130可被构造为通过第二通道CH2向存储器装置150发出用于访问第二存储器单元区域170的第二命令。
图2是示出图1的电子装置的框图。参照图2，SoC 110可包括第一处理单元组120、第二处理单元组130、第一存储器接口141、第二存储器接口142和总线145。
第一处理单元组120可包括CPU 121、ISP 122和DSP 123。CPU 121可包括作为同构处理器核或异构处理器核的一个或多个核(例如，多核)。各个核可彼此独立地操作。ISP122可为用于识别和分析图像的处理器。DSP 123可为高速处理数字信号以减小CPU 121的负载的处理器。与图2所示的不同，第一处理单元组120可仅包括CPU 121、ISP 122和DSP123中的一部分，或者还可包括另一处理器。
第二处理单元组130可包括GPU 131、VPU 132和NPU 133。GPU 131可为用于提高图形性能的图形处理专用处理器。VPU 132可为用于执行诸如卷积神经网络(CNN)、尺度不变特征变换(SIFT)等的机器视觉算法的处理器。NPU 133可为用于实施人工神经网络的处理器。与图2所示的不同，第二处理单元组130可仅包括GPU 131、VPU 132和NPU 133中的一部分，或者还可包括仅用于专门用途的专用处理器。
第一存储器接口141可提供用于通过第一通道CH1执行通信的接口。第一存储器接口141可将通过第一处理单元组120提供的数据发送至第一外围电路180，或者可将从第一外围电路180提供的数据发送至第一处理单元组120。第一存储器接口141可响应于第一处理单元组120的请求执行用于控制存储器装置150的第一存储器单元区域160的存储器控制器的功能。
第二存储器接口142可提供用于通过第二通道CH2执行通信的接口。第二存储器接口142可将通过第二处理单元组130提供的数据发送至第二外围电路190，或者可将从第二外围电路190提供的数据发送至第二处理单元组130。第二存储器接口142可响应于第二处理单元组130的请求执行用于控制存储器装置150的第二存储器单元区域170的存储器控制器的功能。
在示例实施例中，第一存储器接口141和第二存储器接口142中的每一个可根据下面中的一个或多个操作：通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连(PCIe)、移动PCIe(M-PCIe)、先进技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)、集成驱动电子器件(IDE)、通用闪存(UFS)等。
总线145可提供第一处理单元组120、第二处理单元组130、第一存储器接口141和第二存储器接口142之间的数据输入/输出路径。例如，总线145可用高级微控制器总线体系结构(AMBA)、高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、高级系统总线(ASB)或AXI一致性扩展(ACE)或它们的组合来实现，但是总线145可不限于此。
存储器装置150可包括第一存储器单元区域160、第二存储器单元区域170、用于访问第一存储器单元区域160的第一外围电路180和用于访问第二存储器单元区域170的第二外围电路190。第一外围电路180可响应于通过第一通道CH1从SoC 110发送的命令访问第一存储器单元区域160。如上面的描述中，第二外围电路190可响应于通过第二通道CH2从SoC110发送的命令访问第二存储器单元区域170。
在示例实施例中，针对包括第一存储器单元区域160和第二存储器单元区域170的一个存储器单元阵列，存储器装置150可不是包括一个外围电路，而是包括两个外围电路(即，第一外围电路180和第二外围电路190)。另外，第一外围电路180访问第一存储器单元区域160的访问速度可与第二外围电路190访问第二存储器单元区域170的访问速度不同。下面，将更详细地描述存储器装置150。
图3是示出图2的存储器装置的框图。将参照图1和图2描述图3。参照图3，存储器装置150可包括第一存储器单元区域160、第二存储器单元区域170、第一外围电路180和第二外围电路190。第一外围电路180可包括第一命令/地址缓冲器181、第一命令解码器182、第一DQ缓冲器183、第一行解码器184、第一列解码器185、第一数据缓冲器186和第一模式寄存器187。第二外围电路190可包括第二命令/地址缓冲器191、第二命令解码器192、第二DQ缓冲器193、第二行解码器194、第二列解码器195、第二数据缓冲器196和第二模式寄存器197。
第一存储器单元区域160和第二存储器单元区域170中的每一个可为存储器单元阵列的一部分。例如，包括第一存储器单元区域160和第二存储器单元区域170的一个存储器单元阵列可对应于一个分块，或者可构造一个分块。图3示出了仅一个分块，但是存储器装置150的分块数量不限于此。例如，可根据JEDEC(电子器件工程联合委员会)标准确定分块的数量和容量。
第一命令/地址缓冲器181可从存储器装置150外部(例如，图1和图2的SoC 110)接收和存储第一命令/地址CMD1/ADD1。可通过参照图1和图2描述的第一通道CH1发送第一命令/地址CMD1/ADD1。详细地说，第一命令/地址缓冲器181可接收和存储激活命令、写命令、读命令、预充电命令、刷新命令、模式寄存器设置(MRS)命令等，并且可将分块地址、行地址、列地址、操作码等与上述命令一起接收和存储。
第一命令/地址缓冲器181可将第一行地址RA1提供至第一行解码器184，可将第一列地址CA1提供至第一列解码器185，并且可将第一操作码OPCODE1提供至第一模式寄存器187。这里，第一操作码OPCODE1可称作第一模式寄存器187的“设置值”。
例如，第一外围电路180可通过一个或多个第一命令/地址(CA)引脚接收第一命令/地址CMD1/ADD1。在这种情况下，第一命令/地址缓冲器181的数量可与第一命令/地址引脚的数量相同。
第一命令解码器182可从第一命令/地址缓冲器181接收和解码第一命令CMD1。例如，在存储器装置150是DRAM装置的情况下，第一命令解码器182可解码激活命令、写命令、读命令、预充电命令、刷新命令、MRS命令等。
第一命令解码器182可根据激活命令、预充电命令或刷新命令控制第一行解码器184。第一命令解码器182可根据写命令或读命令控制第一列解码器185。第一命令解码器182可将第一行控制信号R_CTRL1提供至第一行解码器184，并且可将第一列控制信号C_CTRL1提供至第一列解码器185。虽然图3中未示出，但是第一命令解码器182可控制用于访问第一存储器单元区域160的任何其它组件。
第一DQ缓冲器183可分别驱动第一数据输入/输出(DQ)引脚。第一DQ缓冲器183可从第一数据输入/输出引脚接收写数据，并且可将写数据提供至第一数据缓冲器186。第一DQ缓冲器183可接收从第一数据缓冲器186输出的读数据，并且可根据读数据驱动第一数据输入/输出引脚。第一数据输入/输出引脚可为被构造为通过第一通道CH1输入或输出在SoC110与第一存储器单元区域160之间交换的数据的引脚。
例如，第一外围电路180与图1和图2的SoC 110可彼此交换第一数据输入/输出信号DQ1<1:m>。这里，“m”可为自然数，并且通过第一通道输入/输出的第一数据的带宽可随着“m”变大而变大。第一外围电路180可包括用于第一数据输入/输出信号DQ1<1:m>的“m”个第一数据输入/输出引脚和“m”个第一数据输入/输出缓冲器。
第一行解码器184可从第一命令解码器182接收第一行控制信号R_CTRL1和从第一命令/地址缓冲器181接收第一行地址RA1，并且可基于第一行控制信号R_CTRL1和第一行地址RA1选择第一字线WL1。第一列解码器185可从第一命令解码器182接收第一列控制信号C_CTRL1和从第一命令/地址缓冲器181接收第一列地址CA1，并且可基于第一列控制信号C_CTRL1和第一列地址CA1选择第一列选择线CSL1。
第一数据缓冲器186可从第一DQ缓冲器183接收写数据。第一数据缓冲器186可将写数据发送至通过第一行解码器184和第一列解码器185选择的存储器单元。这样，第一数据缓冲器186可根据写数据驱动第一全局输入/输出线GIO1和所选择的存储器单元。
第一数据缓冲器186可接收从通过第一行解码器184和第一列解码器185选择的存储器单元输出的读数据。这样，第一数据缓冲器186可感测和放大根据读数据确定的第一全局输入/输出线GIO1的电压。第一数据缓冲器186可将读数据提供至第一DQ缓冲器183。
第一模式寄存器187可存储关于存储器装置150所支持的各种操作模式的设置值。第一模式寄存器187可包括一个或多个模式寄存器。SoC 110可利用存储在第一模式寄存器187中的设置值来设置存储器装置150的各种操作模式。SoC 110可通过第一通道CH1将第一模式寄存器设置(MRS)命令和第一操作码OPCODE1发送至第一外围电路180。在第一模式寄存器187中存储或更新设置值的情况下，可设置用于第一存储器单元区域160的各种操作模式。
例如，各种操作模式的设置可包括以下操作：设置突发长度、设置读取突发类型、设置列地址选通(CAS)延迟时间、设置延迟锁定环(DLL)使能或复位、设置写恢复(WR)和读取到预充电(RTP)、设置附加延迟时间(AL)、设置RTT_NOM、RTT_WR和RTT_PARK、设置输出驱动器的阻抗控制、设置写电平、设置TDQS使能、设置写循环冗余检查(CRC)、设置刷新操作、设置CAS写延迟时间(CWL)、设置多用途寄存器(MPR)、设置温度传感器、设置减速模式、设置写和读前导码(preamble)、设置参考电压(Vref)、设置断电、设置数据总线反相(DBI)、设置数据掩码、设置晶片端接(die termination,ODT)、设置奇偶校验、设置ZQ校准等。
第二外围电路190的组件(第二命令/地址缓冲器191、第二命令解码器192、第二DQ缓冲器193、第二行解码器194、第二列解码器195、第二数据缓冲器196和第二模式寄存器197)可与第一外围电路180的组件(第一命令/地址缓冲器181、第一命令解码器182、第一DQ缓冲器183、第一行解码器184、第一列解码器185、第一数据缓冲器186和第一模式寄存器187)相似地操作。
然而，第二外围电路190是用于访问第二存储器单元区域170的电路，第一外围电路180是用于访问第一存储器单元区域160的电路。另外，第二外围电路190访问第二存储器单元区域170的访问速度可与第一外围电路180访问第一存储器单元区域160的访问速度不同。第二外围电路190与SoC 110彼此交换的第二数据输入/输出信号DQ2<1:n>的数量可与第一外围电路180与SoC 110彼此交换的第一数据输入/输出信号DQ1<1:m>的数量不同。也就是说，第二数据输入/输出引脚的数量可与第一数据输入/输出引脚的数量不同。
第二DQ缓冲器193可分别驱动第二数据输入/输出(DQ)引脚。第二DQ缓冲器193可从第二数据输入/输出引脚接收写数据，并且可将写数据提供至第二数据缓冲器196。第二DQ缓冲器193可接收从第二数据缓冲器196输出的读数据，并且可根据读数据驱动第二数据输入/输出引脚。第二数据输入/输出引脚可为被构造为通过第二通道CH2输入或输出在SoC110与第二存储器单元区域170之间交换的数据的引脚。
在示例实施例中，第一存储器单元区域160的存储器单元和第二存储器单元区域170的存储器单元可实施为彼此相同。然而，第二外围电路190的访问速度可大于第一外围电路180的访问速度。也就是说，第二存储器单元区域170的延迟时间可小于第一存储器单元区域160的延迟时间。这里，在存储器单元阵列包括DRAM单元的情况下，延迟时间可意指tRCD(RAS至CAS延迟)、tRP(行预充电时间)、tRAS(行有效时间)、tRC(行周期时间)、tRRD(RAS至RAS延迟)、tRFC(刷新周期时间)、tWR(写恢复时间)、tWTR(写至读延迟)、CL(CAS延迟时间)、tCCD(CAS至CAS延迟)等。例如，第二外围电路190的访问速度可比第一外围电路180的访问速度更快，但是第二存储器单元区域170的容量可小于第一存储器单元区域160的容量。
在示例实施例中，第二外围电路190的第二数据输入/输出引脚的数量可大于第一外围电路180的第一数据输入/输出引脚的数量。因此，通过第二通道CH2执行的SoC 110与存储器装置150之间的数据输入/输出的带宽可大于通过第一通道CH1执行的SoC 110与存储器装置150之间的数据输入/输出的带宽。
在示例实施例中，通过第二数据输入/输出引脚发送数据的传输速度可大于通过第一数据输入/输出引脚发送数据的传输速度。也就是说，第二DQ缓冲器193的操作速度可大于第一DQ缓冲器183的操作速度。总而言之，与第一外围电路180相比，第二外围电路190可向SoC 110提供更高的访问速度(或低延迟时间)和更大的带宽。
在示例实施例中，在存储器装置150通过三个或更多个通道与SoC 110通信的情况下，存储器单元阵列可根据存储器装置150与SoC 110之间的通道的数量分为三个或更多个存储器单元区域，并且存储器装置150中可包括用于对应的存储器单元区域的外围电路。例如，外围电路的数量可与通道的数量相同。
在示例实施例中，第一外围电路180可包括第一模式寄存器187，第二外围电路190可包括第二模式寄存器197。因此，SoC 110可独立地设置用于第一存储器单元区域160的操作模式和用于第二存储器单元区域170的操作模式。
例如，SoC 110可针对第一通道CH1和第二通道CH2独立地设置突发长度。就传统存储器装置而言，高速缓存线大小可固定为64字节。然而，根据应用，图1和图2的第一处理单元组120和第二处理单元组130中的每一个可需要小于或大于64字节的块大小。因此，存储器装置150可根据SoC 110的请求针对第一通道CH1至第二通道CH2不同地设置突发长度。这样，第一模式寄存器187和第二模式寄存器197可分别存储用于设置针对第一通道CH1的第一突发长度的设置值和用于设置针对第二通道CH2的第二突发长度的设置值。
在示例实施例中，SoC 110可设置分配给第一通道CH1的第一存储器单元区域160的容量和分配给第二通道CH2的第二存储器单元区域170的容量。例如，SoC 110可通过第一通道CH1将MRS命令(即，用于设置第一存储器单元区域160的容量的命令)发送至存储器装置150，并且可通过第二通道CH2将MRS命令(即，用于设置第二存储器单元区域170的容量的命令)发送至存储器装置150。
基于第一模式寄存器187和第二模式寄存器197的设置值，存储器装置150可设置第一存储器单元区域160的容量和第二存储器单元区域170的容量，或者可改变先前设置的容量。例如，表1中提供了根据设置值OP[k](k为整数)分别分配给第一通道CH1和第二通道CH2的容量(即，第一存储器单元区域160和第二存储器单元区域170的容量)。
[表1]
OP[k] 分配给第一通道CH1的容量 分配给第二通道CH2的容量
0 960MB 64MB
1 896MB 128MB
2 768MB 256MB
3 512MB 512MB
例如，不管设置值如何，包括第一存储器单元区域160和第二存储器单元区域170的存储器单元阵列的总容量都可为1GB。然而，第一存储器单元区域160的容量、第二存储器单元区域170的容量和包括第一存储器单元区域160和第二存储器单元区域170的存储器单元阵列的容量可不限于表1的容量。第一模式寄存器187和第二模式寄存器197可分别存储用于确定第一存储器单元区域160的容量的设置值和用于确定第二存储器单元区域170的容量的设置值。
在示例实施例中，基于第一模式寄存器187的设置值，第一行解码器184、第一列解码器185和第一数据缓冲器186可分别访问用于访问第一存储器单元区域160的字线、列选择线和输入/输出线。也就是说，可根据第一模式寄存器187的设置值确定将通过第一行解码器184解码的行地址值的范围，并且还可根据第一模式寄存器187的设置值确定将通过第一列解码器185解码的列地址值的范围。如上面的描述中，基于第二模式寄存器197的设置值，第二行解码器194、第二列解码器195和第二数据缓冲器196可分别访问用于访问第二存储器单元区域170的字线、列选择线和输入/输出线。
在示例实施例中，响应于SoC 110的命令，第一外围电路180和第二外围电路190可将第一存储器单元区域160的数据复制至第二存储器单元区域170，或者可将第二存储器单元区域170的数据复制至第一存储器单元区域160。详细地说，可通过第一数据缓冲器186和第二数据缓冲器196将存储在第一位置165的数据复制至第二位置175。相反，可通过第二数据缓冲器196和第一数据缓冲器186将存储在第二位置175的数据复制至第一位置165。也就是说，存储器装置150可支持第一通道CH1和第二通道CH2，并且可在内部交换分配给第一通道CH1的第一存储器单元区域160的数据和分配给第二通道CH2的第二存储器单元区域170的数据。
存储器装置150可被构造为使得第二通道CH2的带宽和第一通道CH1的带宽可彼此不同。此外，第一外围电路180和第二外围电路190可被构造为使得第二通道CH2的带宽和第一通道CH1的带宽可彼此不同。另外，输入/输出引脚可被构造为使得第二通道CH2的带宽和第一通道CH1的带宽可彼此不同。
图4是示出根据本发明构思的示例实施例的电子装置的操作方法的流程图。将参照图1至图3描述图4。
在操作S110中，SoC 110可将第一存储器单元区域160分配给第一通道CH1。SoC110可将第二存储器单元区域170分配给第二通道CH2。SoC 110可将MRS命令与用于区域分配的操作码一起发送至存储器装置150。详细地说，SoC 110的第一处理单元组120可通过第一通道CH1将MRS命令与操作码一起发送至第一模式寄存器187。SoC 110的第二处理单元组130可通过第二通道CH2将MRS命令与操作码一起发送至第二模式寄存器197。
在操作S120中，存储器装置150可基于在操作S110中发送至第一模式寄存器187和第二模式寄存器197的设置值将第一存储器单元区域160分配至第一通道CH1和将第二存储器单元区域170分配至第二通道CH2。在这种情况下，第一行解码器184、第一列解码器185和第一数据缓冲器186可设为访问第一存储器单元区域160。如上面的描述中，第二行解码器194、第二列解码器195和第二数据缓冲器196可设为访问第二存储器单元区域170。例如，操作S110和操作S120可根据SoC 110的请求重复。也就是说，还可将分配给第一通道CH1的第一存储器单元区域160的一部分分配给第二通道CH2，或者还可将分配给第二通道CH2的第二存储器单元区域170的一部分分配给第一通道CH1。
在操作S130中，SoC 110可将MRS命令与用于设置第一通道CH1的第一突发长度和第二通道CH2的突发长度的操作码一起发送至存储器装置150。如在操作S110中描述的方式，SoC 110可将第一操作码和第二操作码发送至第一模式寄存器187和第二模式寄存器197。
在操作S140中，存储器装置150可基于在操作S130中发送至第一模式寄存器187和第二模式寄存器197的设置值设置用于第一通道CH1的第一突发长度和用于第二通道CH2的第二突发长度。
详细地说，第一行解码器184、第一列解码器185和第一数据缓冲器186可基于针对第一模式寄存器187设置的第一突发长度从第一存储器单元区域160预取数据。如上面的描述中，第二行解码器194、第二列解码器195和第二数据缓冲器196可基于针对第二模式寄存器197设置的第二突发长度从第二存储器单元区域170预取数据。
例如，操作S130和操作S140可根据SoC 110的请求重复。如在操作S110和操作S130中提供的描述，SoC 110可通过利用MRS命令针对第一通道CH1和第二通道CH2设置存储器装置150的各种操作模式。
在操作S150中，SoC 110的第一处理单元组120可通过第一通道CH1将用于访问第一存储器单元区域160的命令发送至存储器装置150。在操作S160中，存储器装置150可利用第一外围电路180处理在操作S150中发送的命令。例如，第一外围电路180可将写数据存储在第一存储器单元区域160中，或者可通过第一通道CH1将从第一存储器单元区域160读取的读数据发送至第一处理单元组120。
在操作S170中，SoC 110的第二处理单元组130可通过第二通道CH2将用于访问第二存储器单元区域170的命令发送至存储器装置150。在操作S180中，存储器装置150可利用第二外围电路190处理在操作S170中发送的命令。例如，第二外围电路190可将写数据存储在第二存储器单元区域170中或者可通过第二通道CH2将从第二存储器单元区域170读取的读数据发送至第二处理单元组130。
在示例实施例中，可彼此独立地执行第一处理单元组120通过第一通道CH1发送命令的操作(操作S150)和第二处理单元组130通过第二通道CH2发送命令的操作(操作S170)。另外，可彼此独立地执行第一外围电路180处理通过第一通道CH1发送的命令的操作(操作S160)和第二外围电路190处理通过第二通道CH2发送的命令的操作(操作S180)。例如，可彼此独立地执行基于通过第一通道CH1发送至存储器装置150的命令的第一数据输入/输出和基于通过第二通道CH2发送至存储器装置150的命令的第二数据输入/输出。
图5是示出根据本发明构思的另一示例实施例的电子装置的操作方法的流程图。将参照图1至图3描述图5。
在操作S210中，SoC 110可通过第一通道CH1将用于将数据从第一存储器单元区域160复制至第二存储器单元区域170的复制命令发送至存储器装置150。例如，复制命令可为在SoC 110与存储器装置150之间预先定义的命令或者供应商专用命令。在示例实施例中，第一处理单元组120可通过第一通道CH1发送复制命令和目标数据的地址，第一处理单元组120可通过第二通道CH2将指示第二存储器单元区域170的位置(第一存储器单元区域160的目标数据将复制至该位置)的地址发送至存储器装置150。
在操作S220中，存储器装置150可基于复制命令和通过第一通道CH1发送的地址将存储在第一存储器单元区域160中的数据复制至第二存储器单元区域170。例如，第一行解码器184和第一列解码器185可选择对应于通过第一通道CH1发送的地址的存储器单元，第一数据缓冲器186可将从选择的存储器单元读取的数据发送至第二数据缓冲器196。然后，第二行解码器194和第二列解码器195可选择对应于通过第二通道CH2发送的地址的存储器单元，第二数据缓冲器196可将从第一数据缓冲器186发送的数据复制至选择的存储器单元。
在操作S230中，SoC 110可通过第二通道CH2将用于将数据从第二存储器单元区域170复制至第一存储器单元区域160的复制命令发送至存储器装置150。在示例实施例中，第二处理单元组130可通过第二通道CH2发送复制命令和目标数据的地址，第二处理单元组130可通过第一通道CH1将指示第一存储器单元区域160的位置(第二存储器单元区域170的目标数据将复制至该位置)的地址发送至存储器装置150。
在操作S240中，存储器装置150可基于复制命令和通过第二通道CH2发送的地址将存储在第二存储器单元区域170中的数据复制至第一存储器单元区域160。例如，第二行解码器194和第二列解码器195可选择对应于通过第二通道CH2发送的地址的存储器单元，第二数据缓冲器196可将从选择的存储器单元读取的数据发送至第一数据缓冲器186。然后，第一行解码器184和第一列解码器185可选择对应于通过第一通道CH1发送的地址的存储器单元，第一数据缓冲器186可将从第二数据缓冲器196发送的数据复制至选择的存储器单元。
图6是示出根据本发明构思的另一示例实施例的电子装置的操作方法的流程图。将参照图1至图3和图5描述图6。
像在操作S210中那样，在操作S310中，SoC 110可通过第一通道CH1将用于将数据从第一存储器单元区域160复制至第二存储器单元区域170的复制命令发送至存储器装置150。与操作S210不同，第一处理单元组120可不将指示第二存储器单元区域170的位置(第一存储器单元区域160的目标数据将复制至该位置)的地址发送至存储器装置150。
像在操作S220中那样，在操作S320中，存储器装置150可基于复制命令和通过第一通道CH1发送的地址将存储在第一存储器单元区域160中的数据复制至第二存储器单元区域170。与操作S220不同，可将存储在第一存储器单元区域160中的数据存储在第二存储器单元区域170的任何未存储数据的存储器单元中。
在操作S330中，存储器装置150可通过第一通道CH1和第二通道CH2之一将指示复制至第二存储器单元区域170的数据的位置的地址发送至SoC 110的第一处理单元组120。也就是说，存储器装置150可基于在操作S310中接收到的复制命令确定第二存储器单元区域170的位置(第一存储器单元区域160的数据将复制至该位置)。
像在操作S230中那样，在操作S340中，SoC 110可通过第二通道CH2将用于将数据从第二存储器单元区域170复制至第一存储器单元区域160的复制命令发送至存储器装置150。与操作S230不同，第二处理单元组130可不将指示第一存储器单元区域160的位置(第二存储器单元区域170的数据将复制至该位置)的地址发送至存储器装置150。
像在操作S240中那样，在操作S350中，存储器装置150可基于复制命令和通过第二通道CH2发送的地址将存储在第二存储器单元区域170中的数据复制至第一存储器单元区域160。与操作S240不同，可将存储在第二存储器单元区域170中的数据存储在第一存储器单元区域160的任何未存储数据的存储器单元中。
在操作S360中，存储器装置150可通过第一通道CH1和第二通道CH2之一将指示复制至第一存储器单元区域160的数据的位置的地址发送至SoC 110的第二处理单元组130。也就是说，存储器装置150可基于在操作S340中接收到的复制命令确定第一存储器单元区域160的位置(第二存储器单元区域170的数据将复制至该位置)。
图7是示出根据本发明构思的另一示例实施例的电子装置的框图。将参照图1至图3描述图7。参照图7，电子装置200可包括SoC 210和存储器装置250。SoC 210可实施为与参照图1至图6描述的SoC 110基本相同。
存储器装置250可包括第一存储器晶片251和第二存储器晶片252。第一存储器晶片251和第二存储器晶片252中的每一个可实施为与图3的存储器装置150基本相同，第一存储器晶片251和第二存储器晶片252可实施为彼此基本相同。也就是说，图3的存储器装置150涉及存储器晶片的数量为“1”的情况，并且图7的存储器装置250涉及存储器晶片的数量为“2”或更大的情况。根据本发明构思的示例实施例的存储器装置250的存储器晶片的数量不限于图示的，并且还可根据SoC 210所需的数据大小和存储容量而增加。
第一存储器晶片251可包括第一存储器单元区域261、第二存储器单元区域271、第一外围电路281和第二外围电路291。第二存储器晶片252可包括第一存储器单元区域262、第二存储器单元区域272、第一外围电路282和第二外围电路292。外围电路281、291、282和292可分别通过第一通道CH1至第四通道CH4从SoC 210接收命令，并且可分别通过第一通道CH1至第四通道CH4将命令的处理结果发送至SoC 210。
详细地说，第一外围电路281可通过第一通道CH1从SoC 210的第一处理单元组接收第一命令/地址CMD1/ADD1，并且可通过第一通道CH1发送和接收第一数据输入/输出信号DQ1<1:m>。如上面的描述中，第一外围电路282可通过第三通道CH3从SoC 210的第一处理单元组接收第三命令/地址CMD3/ADD3，并且可通过第三通道CH3发送和接收第三数据输入/输出信号DQ3<1:m>。
第二外围电路291可通过第二通道CH2从SoC 210的第二处理单元组接收第二命令/地址CMD2/ADD2，并且可通过第二通道CH2发送和接收第二数据输入/输出信号DQ2<1:n>。如上面的描述中，第二外围电路292可通过第四通道CH4从SoC 210的第二处理单元组接收第四命令/地址CMD4/ADD4，并且可通过第四通道CH4发送和接收第四数据输入/输出信号DQ4<1:n>。
包括第一存储器晶片251和第二存储器晶片252的存储器装置250可通过利用各种半导体封装件实施。例如，半导体封装件可包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫盘晶片(die inwaffle pack)、晶圆式晶片(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、公制方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。另外，SoC 210可通过利用以上半导体封装件实施。
图8是示出根据本发明构思的另一示例实施例的电子装置的框图。将参照图1至图3描述图8。参照图8，电子装置300可包括SoC 310、衬底348和存储器装置350。
SoC 310可布置在衬底348的一个表面上，并且可将焊料球或凸块布置在SoC 310的一个表面上。SoC 310和衬底348可通过焊料球或凸块彼此电连接。SoC 310可实施为与参照图1至图6描述的SoC 110基本相同。
衬底348可提供SoC 310与存储器装置350之间的输入/输出路径。例如，衬底348可为印刷电路板、柔性电路板、陶瓷衬底或中介层(interposer)。在衬底348是中介层的情况下，可通过利用硅晶圆实施衬底348。可在衬底348中实施多条传输线。
衬底348可提供用于参照图1至图3描述的第一通道CH1和第二通道CH2的传输线。参照图8，示出了形成第一通道CH1的传输线和形成第二通道CH2的传输线。如上所述，第二通道CH2的带宽和第一通道CH1的带宽可彼此不同。例如，参照图8，第二通道CH2的带宽可大于第一通道CH1的带宽，并且形成第二通道CH2的传输线的数量可与形成第一通道CH1的传输线的数量相同或比形成第一通道CH1的传输线的数量更多。
然而，图8所示的传输线的数量、第一通道CH1的传输线的数量和第二通道CH2的传输线的数量仅为示例。衬底348的传输线可形成三个或更多个通道。
存储器装置350可包括在竖直方向上堆叠的多个存储器晶片。例如，存储器装置350可为提供高带宽的高带宽存储器(HBM)装置。存储器装置350可布置在衬底348的其上布置了SoC 310的所述一个表面上。焊料球或凸块可布置在存储器装置350的一个表面上。存储器装置350和衬底348可通过焊料球或凸块彼此电连接。参照图8，存储器装置350可包括第一存储器晶片351和第二存储器晶片352、缓冲器晶片353和硅通孔TSV。
硅通孔可提供第一存储器晶片351和第二存储器晶片352与缓冲器晶片353之间的电通路。第一存储器晶片351和第二存储器晶片352以及缓冲器晶片353可通过硅通孔彼此电连接。例如，硅通孔的数量可为几百至几千，并且硅通孔可按照矩阵形式排列。
第一存储器晶片351可包括第一存储器单元区域361、第二存储器单元区域371、第一外围电路381和第二外围电路391。另外，第一存储器晶片351可包括其中布置了硅通孔的区域。第一存储器单元区域361、第二存储器单元区域371、第一外围电路381和第二外围电路391可相对于其中布置了硅通孔的区域划分和布置。
第一外围电路381可响应于从SoC 310发送的命令通过衬底348的第一通道CH1、缓冲器晶片353和硅通孔访问第一存储器单元区域361。第一外围电路381可将通过衬底348的第一通道CH1、缓冲器晶片353和硅通孔从SoC 310发送的数据存储在第一存储器单元区域361中，或者可通过硅通孔、缓冲器晶片353和衬底348的第一通道CH1将存储在第一存储器单元区域361中的数据发送至SoC 310。第二外围电路391可按照与第一外围电路381的通信方式相似的方式与SoC 310通信，但是第二外围电路391可通过第二通道CH2而不是第一通道CH1与SoC 310通信。
如参照图3的描述，第一存储器单元区域361的容量和第二存储器单元区域371的容量可彼此不同，并且第一外围电路381的访问速度和第二外围电路391的访问速度可彼此不同。例如，如参照图8的描述，第二存储器单元区域371的容量可小于第一存储器单元区域361的容量，但是第二外围电路391的访问速度可大于第一外围电路381的访问速度。第一外围电路381的组件可与图3的第一外围电路180的组件相似，并且第二外围电路391的组件可与图3的第二外围电路190的组件相似。
第二存储器晶片352可实施为与第一存储器晶片351相同。在图8中将示例实施例示为包括两个存储器晶片351和352的存储器装置350，但是可在存储器装置350中堆叠更多存储器晶片。
在示例实施例中，SoC 310可等同或独立地设置第一存储器晶片351和第二存储器晶片352的操作模式和第一存储器单元区域361和第二存储器单元区域371的容量。例如，根据SoC 310的设置，第一存储器晶片351的第一存储器单元区域361的容量可与第二存储器晶片352的第一存储器单元区域的容量相同或不同。如上面的描述中，第一存储器晶片351的第二存储器单元区域371的容量可与第二存储器晶片352的第二存储器单元区域的容量相同或不同。
缓冲器晶片353可包括用于通过硅通孔驱动第一存储器晶片351和第二存储器晶片352的电路。缓冲器晶片353可通过硅通孔将命令、地址、数据等发送至第一存储器晶片351和第二存储器晶片352，并且可通过硅通孔从第一存储器晶片351和第二存储器晶片352接收数据。例如，缓冲器晶片353可称作“逻辑晶片”、“基础晶片”或“控制器晶片”。
在示例实施例中，虽然图8中未示出，但是如在第一存储器晶片351中那样，缓冲器晶片353还可包括第一存储器单元区域、第二存储器单元区域、第一外围电路和第二外围电路。也就是说，缓冲器晶片353还可将分配给第一通道CH1的第一存储器单元区域和分配给第二通道CH2的第二存储器单元区域分别提供至SoC 310的第一处理单元组和第二处理单元组。
图9是示出根据本发明构思的另一示例实施例的电子装置的框图。电子装置1000可以用能够使用或支持由移动工业处理器接口(MIPI)联盟提出的接口的电子装置来实现。例如，电子装置1000可为(但不限于)服务器、计算机、智能电话、平板电脑、个人数字助理(PDA)、数码相机、便携式多媒体播放器(PMP)、可穿戴设备、物联网(Iot)装置等之一。
电子装置1000可包括SoC 1100和存储器装置1500。SoC 1100可包括第一处理单元组1120和第二处理单元组1130，并且可实施为与参照图1至图7描述的SoC 110、210或310基本相同。存储器装置1500可包括第一存储器单元区域1560和第二存储器单元区域1570，并且可实施为与参照图1至图8描述的存储器装置150、250或350基本相同。
电子装置1000可包括与SoC 1100通信的显示器1710。SoC 1100可通过DSI与显示器串行接口(DSI)装置1715通信。例如，可在DSI装置1715中实施光学解串器DES。
电子装置1000可包括与SoC 1100通信的图像传感器1720。SoC 1100可通过相机串行接口(CSI)与CSI装置1725通信。例如，可在CSI装置1725中实施光学串行器SER。
电子装置1000还可包括与SoC 1100通信的射频(RF)芯片1730。RF芯片1730可包括物理层1731、DigRF从装置1732和天线1733。例如，RF芯片1730的物理层1731和SoC 1100可通过由MIPI联盟提出的DigRF接口彼此交换数据。
电子装置1000还可包括嵌入式/卡贮存器1740。嵌入式/卡贮存器1740可存储从SoC 1100提供的数据，并且可永久地存储从存储器装置1500提供的数据。电子装置1000可通过全球微波接入互操作性(WiMAX)1750、无线局域网(WLAN)1760、超宽带(UWB)1770等与外部系统通信。
除图9所示的组件之外，在电子装置1000中还可包括任何其它组件(例如，扬声器、麦克风、GPS等)。随着电子装置1000所支持的功能的增加，许多组件应该设置在电子装置1000的有限区域中。根据本发明构思的示例实施例，SoC 1100可以通过至少两个通道与一个存储器装置1500通信，而不是与带宽和传输速度彼此不同的存储器装置通信。存储器装置1500可提供带宽和传输速度彼此不同的存储器区域。因此，可以减少电子装置1000的面积和成本。
虽然上面参照本发明构思的示例实施例描述了本发明构思，但是本领域普通技术人员应该清楚，可在不脱离所附权利要求阐述的本发明构思的精神和范围的情况下对其作出各种改变和修改。

Claims (20)

1.一种电子装置，包括：
存储器装置，其包括分配给第一通道的第一存储器单元区域和分配给第二通道的第二存储器单元区域；以及
片上系统，其包括第一处理单元和第二处理单元，所述第一处理单元被构造为通过所述第一通道将用于访问所述第一存储器单元区域的第一命令发送至所述存储器装置，所述第二处理单元被构造为通过所述第二通道将用于访问所述第二存储器单元区域的第二命令发送至所述存储器装置，
其中，所述存储器装置被构造为使得所述第一通道的带宽和所述第二通道的带宽彼此不同。
2.根据权利要求1所述的电子装置，其中，所述存储器装置还包括：
第一数据输入/输出引脚，其被构造为通过所述第一通道输入或输出第一数据，所述第一数据是在所述片上系统与所述第一存储器单元区域之间交换的；以及
第二数据输入/输出引脚，其被构造为通过所述第二通道输入或输出第二数据，所述第二数据是在所述片上系统与所述第二存储器单元区域之间交换的。
3.根据权利要求2所述的电子装置，其中，所述第二通道的带宽大于所述第一通道的带宽，并且
其中，所述第二数据输入/输出引脚的数量大于所述第一数据输入/输出引脚的数量。
4.根据权利要求2所述的电子装置，其中，所述第二通道的带宽大于所述第一通道的带宽，并且
其中，所述存储器装置被构造为使得通过所述第二数据输入/输出引脚发送所述第二数据的传输速度大于通过所述第一数据输入/输出引脚发送所述第一数据的传输速度。
5.根据权利要求1所述的电子装置，其中，所述第一处理单元是中央处理单元、图像信号处理单元和数字信号处理单元之一。
6.根据权利要求1所述的电子装置，其中，所述第二处理单元是图形处理单元、视觉处理单元和神经处理单元之一。
7.根据权利要求1所述的电子装置，其中，所述片上系统被构造为将设置所述第一存储器单元区域的容量和所述第二存储器单元区域的容量的设置命令发送至所述存储器装置。
8.根据权利要求1所述的电子装置，其中，所述片上系统还被构造为通过所述第一通道或所述第二通道将复制命令发送至所述存储器装置，以将数据从所述第一存储器单元区域复制至所述第二存储器单元区域，或者将数据从所述第二存储器单元区域复制至所述第一存储器单元区域。
9.一种存储器装置，包括：
存储器单元阵列，其包括第一存储器单元区域和第二存储器单元区域；
第一外围电路，其被构造为响应于通过第一通道从片上系统发送的第一命令访问所述第一存储器单元区域；以及
第二外围电路，其被构造为响应于通过第二通道从所述片上系统发送的第二命令访问所述第二存储器单元区域，
其中，所述第一外围电路包括第一数据输入/输出引脚，所述第一外围电路被构造为通过经所述第一输入/输出引脚输入或输出第一数据来与所述片上系统交换所述第一数据，
其中，所述第二外围电路包括第二数据输入/输出引脚，所述第二外围电路被构造为通过经所述第二输入/输出引脚输入或输出第二数据与所述片上系统交换所述第二数据，并且
其中，所述第一外围电路和所述第二外围电路被构造为使得所述第一通道的第一带宽和所述第二通道的第二带宽彼此不同。
10.根据权利要求9所述的存储器装置，其中，所述第一外围电路和所述第二外围电路被构造为使得所述第二带宽大于所述第一带宽，并且
其中，所述第二存储器单元区域的容量小于所述第一存储器单元区域的容量。
11.根据权利要求10所述的存储器装置，其中，所述第一外围电路和所述第二外围电路被构造为使得所述第二外围电路访问所述第二存储器单元区域的访问速度大于所述第一外围电路访问所述第一存储器单元区域的访问速度。
12.根据权利要求9所述的存储器装置，其中，所述第一外围电路还包括第一模式寄存器，其被构造为存储从所述片上系统发送的第一设置值，以设置所述存储器单元阵列的第一存储器单元区域，并且
其中，所述第二外围电路还包括第二模式寄存器，其被构造为存储从所述片上系统发送的第二设置值，以设置所述存储器单元阵列的第二存储器单元区域。
13.根据权利要求9所述的存储器装置，其中
所述第一外围电路还包括第三模式寄存器，所述第三模式寄存器被构造为存储从所述片上系统发送的第三设置值，以设置用于所述第一通道的第一突发长度，并且
所述第二外围电路还包括第四模式寄存器，所述第四模式寄存器被构造为存储从所述片上系统发送的第四设置值，以设置用于所述第二通道的第二突发长度。
14.根据权利要求9所述的存储器装置，其中
所述第一外围电路还被构造为基于通过所述第一通道发送的复制命令从所述第一存储器单元区域读取复制数据以及将所述复制数据发送至所述第二外围电路，并且
所述第二外围电路还被构造为将所述复制数据存储在所述第二存储器单元区域中。
15.根据权利要求9所述的存储器装置，其中
所述第二外围电路还被构造为基于通过所述第二通道发送的复制命令从所述第二存储器单元区域读取复制数据以及将所述复制数据发送至所述第一外围电路，并且
所述第一外围电路还被构造为将所述复制数据存储在所述第一存储器单元区域中。
16.一种电子装置的操作方法，所述电子装置包括存储器装置和与所述存储器装置通信的片上系统，所述方法包括步骤：
将所述存储器装置的第一存储器单元区域分配给所述片上系统与所述存储器装置之间的第一通道以及将所述存储器装置的第二存储器单元区域分配给所述片上系统与所述存储器装置之间的第二通道；
基于通过所述第一通道从所述片上系统发送至所述存储器装置的第一命令执行所述片上系统与所述存储器装置之间的第一数据输入/输出；以及
基于通过所述第二通道从所述片上系统发送至所述存储器装置的第二命令执行所述片上系统与所述存储器装置之间的第二数据输入/输出，
其中，所述第一通道的带宽和所述第二通道的带宽彼此不同。
17.根据权利要求16所述的方法，还包括步骤：
基于通过所述第一通道从所述片上系统发送至所述存储器装置的复制命令将所述第一存储器单元区域的数据复制至所述第二存储器单元区域。
18.根据权利要求16所述的方法，还包括步骤：
基于通过所述第二通道从所述片上系统发送至所述存储器装置的复制命令将所述第二存储器单元区域的数据复制至所述第一存储器单元区域。
19.根据权利要求16所述的方法，还包括步骤：
将分配给所述第一通道的第一存储器单元区域的一部分分配给所述第二通道，或者将分配给所述第二通道的第二存储器单元区域的一部分分配给所述第一通道。
20.根据权利要求16所述的方法，还包括步骤：
通过所述第一通道设置所述第一存储器单元区域的操作模式或者通过所述第二通道设置所述第二存储器单元区域的操作模式。
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