CN110047522A - 包括异构易失性存储器芯片的存储设备和电子设备 - Google Patents

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Abstract

一种存储设备包括：第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列并且在第一带宽接收或输出第一数据；以及第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列并且在不同于第一带宽的第二带宽接收或输出第二数据。

Description

包括异构易失性存储器芯片的存储设备和电子设备
对相关申请的交叉引用
要求于2017年12月28日在韩国知识产权局提交的第10-2017-0182041号韩国专利申请的优先权，其整个内容通过引用被合并在此。
技术领域
本文描述的发明构思涉及一种存储设备和一种包括其的电子设备，并且更具体地涉及一种包括异构易失性存储器芯片的存储设备和包括其的电子设备。
背景技术
可以以片上系统(在下文被称为“SoC”)的形式来实施应用处理器(AP)。SoC可以指的是其中集成有各种系统的一个芯片。SoC可以包括用于根据应用来执行程序的处理器。SoC可以包括与处理器进行通信的并且存储将由处理器执行的程序、处理的结果，等等的存储设备。
存储设备例如可以是动态随机存取存储器(DRAM)并且可以操作为SoC的主存储器。存储设备的诸如容量、带宽和功耗之类的特性可以与SoC支持的应用相关联。由于SoC支持各种应用，所以可能存在对于适于执行各种应用的存储设备的需要。
发明内容
本发明构思的实施例提供一种包括异构易失性存储器芯片的存储设备和一种包括其的电子设备。
本发明构思的实施例提供一种存储设备，包括：第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列并且在第一带宽接收或输出第一数据；以及第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列并且在不同于第一带宽的第二带宽接收或输出第二数据。
本发明构思的实施例提供一种存储设备，包括：第一易失性存储器裸片，包括存储第一数据的第一易失性存储单元阵列，和用于第一数据的输入/输出的第一硅通孔；第二易失性存储器裸片，包括存储第二数据的第二易失性存储单元阵列，和用于第二数据的输入/输出的第二硅通孔；以及缓冲器裸片，通过第一硅通孔接收第一数据并且在第一带宽输出第一数据，并且通过第二硅通孔接收第二数据并且在不同于第一带宽的第二带宽输出第二数据。
本发明构思的实施例提供一种电子设备，包括：片上系统，包括第一处理器和第二处理器；以及存储设备，包括通过第一通道与第一处理器进行通信的第一易失性存储器芯片，和通过第二通道与第二处理器进行通信的第二易失性存储器芯片。第一通道的第一带宽和第二通道的第二带宽不同于彼此。
附图说明
考虑参考附图的示例性实施例的以下具体实施方式，本发明构思的以上和其他目的和特征将变得明显。
图1图示出根据本发明构思的实施例的电子设备的图。
图2图示出图1的第一存储器芯片的框图。
图3图示出图1的第二存储器芯片的框图。
图4图示出根据本发明构思的实施例的电子设备的框图。
图5图示出其中图4的存储设备处理SoC的读取命令的操作的时序图。
图6图示出图4的电子设备的操作方法的流程图。
图7图示出根据本发明构思的另一个实施例的电子设备的框图。
图8图示出根据本发明构思的另一个实施例的电子设备的框图。
图9图示出根据本发明构思的另一个实施例的电子设备的框图。
具体实施方式
在下面，将本发明构思的实施例详细且清楚地描述到本领域普通技术人员可以实施本发明构思的程度。
图1图示出根据本发明构思的实施例的电子设备的图。参考图1，电子设备10包括片上系统(在下文被称为“SoC”)11、存储设备12以及基板13。
SoC 11可以例如作为应用处理器(AP)来控制电子设备10的总体操作。SoC 11可以根据电子设备10支持的应用来执行程序，并且可以从存储设备12接收与程序执行相关联的数据或可以向存储设备12传送程序执行的结果。
存储设备12包括第一存储器芯片100、第二存储器芯片200以及基板300。第一存储器芯片100可以包括存储数据的存储单元阵列，并且可以在第一带宽接收和输出数据。第二存储器芯片200可以包括存储数据的存储单元阵列，并且可以在第二带宽接收和输出数据。在这里，第一带宽和第二带宽可以不同于彼此。带宽(即，存储带宽)可以是能够由SoC11从存储器芯片读取数据或将数据存储到存储器芯片中的速率。在一些实施例中，存储设备12可以包括多于两个存储器芯片。
参考图1，第二存储器芯片200被堆叠在基板300上，并且第一存储器芯片100被堆叠在第二存储器芯片上。然而，在其他的实施例中，与图1的实施例不同，第一存储器芯片100可以被堆叠在基板300上，并且第二存储器芯片200可以被堆叠在第一存储器芯片100上。在这里，第一存储器芯片100和第二存储器芯片200被堆叠在基板300上的次序不局限于图1中图示出的次序。而且，第一存储器芯片100和第二存储器芯片200中的一个可以被堆叠在基板300的第一表面或上表面上，并且第一存储器芯片100和第二存储器芯片200中的另一个可以被堆叠在与第一表面或上表面相对的第二表面或下表面上。而且，堆叠在基板300上的存储器芯片的数量不局限于图1中图示出的数量。
参考图1，第一存储器芯片100和第二存储器芯片200可以通过导线400电学地与基板300相连接。可以通过成型树脂来保护导线以及第一存储器芯片100和第二存储器芯片200。用于导线接合的焊盘可以被置于基板300的一个表面上，并且焊锡球或焊接凸点可以被置于基板300的相对表面上。例如，基板300可以是印刷电路板(PCB)、柔性印刷电路板(FPCB)、陶瓷基板，或插入器。例如，第一存储器芯片100和第二存储器芯片200可以通过倒装式接合、焊接凸点、诸如硅通孔(TSV)之类的导电过孔和/或其组合电学地与基板300相连接。
在本发明构思的实施例中，第一存储器芯片100和第二存储器芯片200中的每一个可以是作为动态随机存取存储器(DRAM)芯片的、需要刷新操作的易失性存储器芯片。例如，DRAM芯片可以是通用DRAM芯片，诸如像双数据速率同步动态随机存取存储器(DDR SDRAM)芯片、DDR2 SDRAM芯片、DDR3 SDRAM芯片、DDR4 SDRAM芯片、DDR5 SDRAM芯片，等等；用于移动式应用的DRAM芯片，诸如像低功率双数据速率(LPDDR)SDRAM芯片、LPDDR2 SDRAM芯片、LPDDR3 SDRAM芯片、LPDDR4 SDRAM芯片、LPDDR4X SDRAM芯片、LPDDR5 SDRAM芯片，等等；或提供高带宽的DRAM芯片，诸如像图形双数据速率(GDDR)同步图形随机存取存储器(SGRAM)芯片、GDDR2 SGRAM芯片、GDDR3 SGRAM芯片、GDDR4 SGRAM芯片、GDDR5 SGRAM芯片、GDDR6SGRAM芯片、高带宽存储器(HBM)芯片、HBM2芯片、HBM3芯片、WideIO SDRAM芯片，等等。
根据本发明构思的实施例，第一存储器芯片100、第二存储器芯片200和基板300可以被包括在一个封装中。堆叠在一个封装中的第一存储器芯片100和第二存储器芯片200的类型或种类可以不同于彼此，并且第一存储器芯片100提供的带宽和第二存储器芯片200提供的带宽可以不同于彼此。
例如，第一存储器芯片100可以是用于移动式应用的DRAM芯片，并且第二存储器芯片200可以是与第一存储器芯片100相比提供更高的带宽的DRAM芯片。第二存储器芯片200可以与第一存储器芯片100相比提供更高的带宽，并且第一存储器芯片100的功耗可以小于第二存储器芯片200的功耗。也就是说，第一存储器芯片100和第二存储器芯片200的诸如容量、带宽和功耗之类的特性可以不同于彼此。
第一存储器芯片100的类型或种类以及第二存储器芯片200的类型或种类并不限于如上所述。例如，第一存储器芯片100可以是通用DRAM芯片，并且第二存储器芯片200可以是与第一存储器芯片100相比提供更高的(或更大的)带宽的DRAM芯片。而且，第一存储器芯片100和第二存储器芯片200可以是用于移动式应用的DRAM芯片。例如，第一存储器芯片100可以是LPDDR4芯片，并且第二存储器芯片200可以是与LPDDR4芯片相比提供更高的带宽的LPDDR5芯片、GDDR6芯片，等等。
根据本发明构思的实施例的存储设备12可以被制造为一个封装，其包括异构存储器芯片而不是同质存储器芯片。照此，即使存储设备12是一个封装，存储设备12也可以用于需要高带宽的应用和需要低功率消耗的应用两者。
在本发明构思的实施例中，一个封装(即，存储设备12)可以例如是层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑性引线芯片载体(PLCC)、塑造双列直插式封装(PDIP)、窝伏尔组件中的裸片、晶圆形式中的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小型集成电路(小外形)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理的堆栈封装(WSP)，等等中的任何。而且，可以通过使用在以上描述的封装的各种组合来实施SoC 11。
可以在基板13中形成SoC 11和存储设备12之间的传输路径，即，通道。例如，通道可以包括SoC 11和存储设备12之间的用于控制存储设备12的命令路径和地址路径，以及数据输入/输出路径。例如，基板13可以是印刷电路板、柔性电路板、陶瓷基板或插入器。
图2图示出图1的第一存储器芯片的框图。将参考图1来描述图2。参考图2，第一存储器芯片100包括时钟引脚111、命令和地址(CA)引脚112、DQ引脚113、时钟缓冲器121、CA缓冲器122、DQ缓冲器123、命令解码器130、模式寄存器140、刷新控制器150、存储体161、存储体控制器162、数据缓冲器163、串行化器171和解串器172。
时钟引脚111可以是用于从第一存储器芯片100的外部(例如，从主机、存储器控制器，或者图1的SoC 11)接收时钟信号CK的端子。时钟信号CK可以是输入到第一存储器芯片100的单向信号，并且时钟引脚111可以是输入端子。为了描述的方便起见，在图2中仅仅图示出一个时钟引脚111。然而，在一些实施例中，第一存储器芯片100可以接收差分时钟信号，并且第一存储器芯片100可以另外包括另一个时钟引脚用于接收具有与通过时钟引脚111输入的时钟信号CK(例如，CKa)相反的相位的时钟信号(例如，CKb)。
CA引脚112可以是用于从第一存储器芯片100的外部接收CA信号CA[1:I]的端子。CA引脚112的数量和CA信号CA[1:I]的数量可以是“I”，即，可以与彼此相同。在这里，“I”可以是自然数并且可以按照各种协议被提前确定。CA信号CA[1:I]可以包括用于控制第一存储器芯片100的命令和指示存储单元在存储体161中的位置的地址。CA信号CA[1:I]可以是输入到第一存储器芯片100的单向信号，并且CA引脚112可以是输入端子。
DQ引脚113可以是从第一存储器芯片100的外部接收DQ信号DQ[1:J]或向第一存储器芯片100的外部输出DQ信号DQ[1:J]的端子。DQ引脚113的数量和DQ信号DQ[1:J]的数量可以是“J”，即，可以与彼此相同。在这里，“J”可以是自然数并且可以按照各种协议被提前确定。DQ信号DQ[1:J]可以包括用于写入命令的写入数据或读取命令的读取数据。DQ信号DQ[1:J]可以是输入到第一存储器芯片100或从第一存储器芯片100输出的双向信号，并且DQ引脚113可以是输入/输出端子。
在本发明构思的实施例中，DQ引脚113的DQ信号DQ[1:J]的传输速率可以是时钟信号CK的频率的两倍。在这里，传输速率的单位是bps(比特每秒)，并且频率的单位是Hz。
可以根据“J”(其是DQ引脚113的数量)和DQ信号DQ[1:J]的数量来确定第一存储器芯片100的配置。例如，如果“J”是16，则第一存储器芯片100可以支持x16模式。然而，除x16模式之外，第一存储器芯片100可以进一步支持x4和x8模式。在以上描述的“J”的值仅仅是示例，并且“J”可以是多于16的任何值，诸如像32、64、128、256、512、1024、2048等等。
时钟缓冲器121可以操作为接收时钟信号CK的接收器(RX)。时钟缓冲器121可以接收时钟信号CK并且可以向第一存储器芯片100的内部输出内部时钟信号ICK。在图2中图示出仅仅向串行化器171和解串器172输出内部时钟信号ICK。然而，尽管未示出，但是也可以向第一存储器芯片100的各种组件输出内部时钟信号ICK。第一存储器芯片100可以基于通过时钟引脚111输入的时钟信号CK来处理SDRAM中的命令。
CA缓冲器122可以操作为接收CA信号CA[1:I]的接收器。CA缓冲器122的数量可以与CA引脚112的数量相同。CA缓冲器122可以在内部时钟信号ICK的上升沿或下降沿采样或锁存CA信号CA[1:I]。CA缓冲器122可以向命令解码器130传送所接收的CA信号CA[1:I]中的对应于命令的信号。CA缓冲器122可以向模式寄存器140传送所接收的CA信号CA[1:I]中的对应于操作码OPCODE的信号并且可以向存储体控制器162传送所接收的CA信号CA[1:I]中的对应于地址(例如，存储体地址BA、行地址RA和列地址CA)的信号。可以按照各种协议提前确定在CA信号CA[1:I]中所包括的命令、操作码OPCODE和地址的位置。
DQ缓冲器123可以包括接收DQ信号DQ[1:J]的接收器和传送DQ信号DQ[1:J]的发射器。接收器的数量和发射器的数量中的每一个可以与DQ引脚113的数量相同。DQ缓冲器123的接收器可以向解串器172传送所接收的DQ信号DQ[1:J]。DQ缓冲器123的发射器可以从串行化器171接收DQ信号DQ[1:J]并且可以通过DQ引脚113向外部输出所接收的DQ信号DQ[1:J]。
命令解码器130可以从CA缓冲器122接收CA信号CA[1:I]。命令解码器130可以对CA信号CA[1:I]中的对应于命令的信号进行解码。例如，命令解码器130可以解码各种命令当中的激活命令、写入命令、读取命令、预充电命令以及模式寄存器设置(MRS)命令并且可以控制第一存储器芯片100的组件。
命令解码器130可以响应于激活命令、写入命令、读取命令、预充电命令、刷新命令等等来传送存储体控制信号B_CTRL、行控制信号R_CTRL、列控制信号C_CTRL以及刷新控制信号REF。命令解码器130也可以向刷新控制器150传送刷新控制信号REF。命令解码器130可以响应于MRS命令向模式寄存器140传送MRS信号。除以上描述的组件之外，命令解码器130可以控制第一存储器芯片100的任何其他组件的操作。
模式寄存器140可以存储用于第一存储器芯片100支持的各种操作模式的设定值。模式寄存器140可以包括一个或多个模式寄存器。例如，图1的SoC 11可以通过使用存储在模式寄存器140中的设定值来设置第一存储器芯片100的各种操作模式。为此目的，SoC 11可以向第一存储器芯片100传送MRS命令和操作码OPCODE。
例如，各种操作模式的设置可以包括以下操作：设置突发长度、设置读取突发类型、设置列地址选通(CAS)等待时间、设置延迟锁定环路(DLL)使能或复位、设置写恢复(WR)和读取至预充电(RTP)、设置附加延迟(AL)、设置RTT_NOM、RTT_WR，以及RTT_PARK、设置输出驱动器的阻抗控制、设置写平整、设置TDQS使能、设置写入循环冗余校验(CRC)、设置刷新操作、设置CAS写入等待时间(CWL)、设置多用途寄存器(MPR)、设置温度传感器、设置齿轮减速模式、设置写和读前同步码、设置参考电压(Vref)、设置掉电、设置数据总线倒置(DBI)、设置数据屏蔽、设置片上终结(ODT)、设置奇偶校验、设置ZQ校准，以及设置各种其他模式。
刷新控制器150可以基于刷新控制信号REF来控制存储体控制器162的行译码器。刷新操作是保留存储在存储体161中的数据所必须的。可以通过激活存储体161的字线来执行刷新操作。例如，可以在给定时间期间(例如，32ms、64ms，等等)至少一次激活存储体161的所有存储单元。
刷新控制器150可以向存储体控制器162的行译码器传送用于刷新操作的行地址REF_RA。在该情况下，无论何时从外部输入刷新命令，都可以更新用于刷新操作的行地址REF_RA。替换地，在第一存储器芯片100进入自刷新模式的情况下，可以每个给定时段内部地更新用于刷新操作的行地址REF_RA，而无需外部刷新命令。对于以上描述的更新操作，刷新控制器150可以包括生成和更新用于刷新操作的行地址REF_RA的计数器。
在实施例中，刷新周期可以随第一存储器芯片100的温度而变化。而且，可以在存储体单元中(即，按存储体刷新)来执行第一存储器芯片100的刷新操作。如果按存储体单元执行第一存储器芯片100的刷新操作，则在任何一个存储体被刷新时，SoC 11可以访问任何其他存储体。
存储体161是包括重复布置的存储单元的存储单元阵列。存储单元可以被布置在存储体的字线(未图示)和位线(未图示)的交叉处。在这里，存储体161的存储单元可以是为了保留存储于其中的数据而需要被刷新的易失性存储单元。
可以按照存储器芯片的各种协议提前确定存储体161的数量。当存储体161的数量变得更大时，第一存储器芯片100的存储单元可以被划分为更多存储体，并且SoC 11能够访问的存储体的数量可以增加。
存储体控制器162可以基于存储体控制信号B_CTRL、行控制信号R_CTRL、列控制信号C_CTRL和刷新控制信号REF来控制存储体161。在实施例中，存储体控制器162可以控制各个的存储体161。在其他实施例中，一个存储体控制器可以控制两个或更多存储体。换句话说，一个存储体控制器可以被两个或更多存储体共享。存储体控制器162中的每一个可以包括行译码器162_1和列译码器162_2。
行译码器162_1可以从命令解码器130接收行控制信号R_CTRL并且从CA缓冲器122接收行地址RA，并且可以选择字线WL。而且，行译码器162_1可以从命令解码器130接收刷新控制信号REF并且从刷新控制器150接收用于刷新操作的行地址REF_RA，并且可以选择字线WL。例如，为了驱动存储体的字线，可以沿着其中以规则的间隔布置字线的方向来布置行译码器162_1。
列译码器162_2可以从命令解码器130接收列控制信号C_CTRL并且从CA缓冲器122接收列地址CA，并且可以选择列选择线CSL。因为一个或多个位线(未图示)被连接到列选择线CSL，所以可以通过列译码器162_2来选择连接到列选择线CSL的位线。例如，为了驱动存储体的位线，可以沿着其中以规则的间隔布置列选择线的方向来布置列译码器162_2。与如图2中所示不同，存储体161的字线和列选择线可以交叉以彼此垂直。
数据缓冲器163可以通过全局输入/输出线GIO向存储体161传送写入数据或可以通过全局输入/输出线GIO从存储体161接收读取数据。数据缓冲器163的数量可以与存储体161的数量相同，并且数据缓冲器163可以与相应的存储体161交换数据。在这里，可以考虑预取比特的数量、突发长度、DQ引脚113的数量等因素来确定写入/读取数据中所包括的比特的数量。
可以由命令解码器130根据读取命令或写入命令来选择数据缓冲器163中的至少一个。可以例如根据第一存储器芯片100的预取比特的数量来确定响应于读取命令或写入命令所选择的数据缓冲器的数量。
根据写入命令所选择的数据缓冲器可以从解串器172接收写入数据，并且所选择的数据缓冲器可以向所选择的存储单元传送写入数据。所选择的数据缓冲器可以基于写入数据来驱动全局输入/输出线和所选择的存储单元。
根据读取命令所选择的数据缓冲器可以接收和存储从根据读取命令所选择的存储单元输出的读取数据。为此，所选择的数据缓冲器可以读出和放大全局输入/输出线的电压。所选择的数据缓冲器可以向串行化器171传送读取数据。
串行化器171可以响应于读取命令将读取数据的比特串行化。解串器172可以在写入操作中将写入数据的比特解串。例如，串行器171可以被实施为包括数量与DQ信号DQ[1:J]的数量相同的串行器，并且解串器172可以被实施为包括数量与DQ信号DQ[1:J]的数量相同的解串器。
在实施例中，串行器171和解串器172可以基于内部时钟信号ICK进行操作。串行器171可以将从数据缓冲器163输出的读取数据串行化并且生成具有作为内部时钟信号ICK的频率的两倍的传输速率(即，双数据速率(DDR))的DQ信号DQ[1:J]。解串器172可以将具有作为内部时钟信号ICK的频率的两倍的传输速率的DQ信号DQ[1:J]解串。也就是说，第一存储器芯片100可以支持DDR模式，其中以对应于时钟信号CK的频率的两倍的传输速率来执行读取操作和写入操作。
在实施例中，尽管在图2中未图示，但是第一存储器芯片100可以进一步将数据选通信号DQS与写入数据一起接收。在该情况下，第一存储器芯片100可以另外包括用于接收数据选通信号DQS的引脚和缓冲器。解串器172可以基于内部时钟信号ICK和数据选通信号DQS两者进行操作。而且，第一存储器芯片100可以生成与由串行器171串行化的读取数据对准的数据选通信号DQS，并且因此生成的数据选通信号DQS可以与DQ信号DQ[1:J]一起被输出到第一存储器芯片100的外部。
图3图示出图1的第二存储器芯片的框图。将参考图1和图2来描述图3。参考图3，第二存储器芯片200包括时钟引脚211、CA引脚212、DQ引脚213、时钟缓冲器221、CA缓冲器222、DQ缓冲器223、命令解码器230、模式寄存器240、刷新控制器250、存储体261、存储体控制器262、数据缓冲器263、串行器271以及解串器272。以上描述的组件可以分别与图2的第一存储器芯片100的时钟引脚111、CA引脚112、DQ引脚113、时钟缓冲器121、CA缓冲器122、DQ缓冲器123、命令解码器130、模式寄存器140、刷新控制器150、存储体161、存储体控制器162、数据缓冲器163、串行器171和解串器172类似地进行操作并且类似。在下文中，将关于第一存储器芯片100和第二存储器芯片200之间的差别给出描述，并且可以省略对类似的组件的描述。
第二存储器芯片200的带宽可以高于第一存储器芯片100的带宽。例如，带宽的单位可以是千兆字节每秒(GBps)，并且当每DQ引脚的传输速率变得更高时，带宽可以增加。
为了提供与第一存储器芯片100的带宽相比更高的带宽，第二存储器芯片200可以另外包括数据时钟引脚214、数据时钟缓冲器224、错误检测码(EDC)引脚215、EDC缓冲器225以及相位检测器280。
数据时钟引脚214可以是用于从第二存储设备200的外部接收数据时钟信号WCK的端子。数据时钟信号WCK的频率可以高于时钟信号CK的频率。
数据时钟信号WCK可以是输入到第二存储器芯片200的单向信号，并且数据时钟引脚214可以是输入端子。如关于时钟信号CK所描述的，第二存储器芯片200可以接收差分时钟信号，并且因此第二存储器芯片200可以另外包括数据时钟引脚用于接收具有与通过数据时钟引脚214输入的数据时钟信号WCK(例如，WCKa)相反的相位的时钟信号(例如，WCKb)。
数据时钟缓冲器224可以操作为接收数据时钟信号WCK的接收器。数据时钟缓冲器224可以接收数据时钟信号WCK并且可以向第二存储器芯片200的内部输出内部数据时钟信号IWCK。详细地，为了使传输速率更高，数据时钟缓冲器224可以向串行器271和解串器272传送内部数据时钟信号IWCK。
与图2的串行器171和解串器172不同，串行器271和解串器272可以基于内部数据时钟信号IWCK而非时钟信号CK来分别执行串行化和解串操作。
第二存储器芯片200可以在DQ引脚213生成具有与通过使用数据时钟信号WCK的第一存储器芯片100的DQ信号DQ[1:J]的传输速率相比更快的传输速率的DQ信号DQ[1:N]。例如，DQ引脚213中的每一个的传输速率可以至少是数据时钟信号WCK的频率的两倍。第二存储器芯片200可以例如关于数据时钟信号WCK的频率来支持DDR模式、四倍数据速率(QDR)模式，等等。
为了提供数据时钟信号WCK和时钟信号CK之间的对准，数据时钟缓冲器224向相位检测器280传送内部数据时钟信号IWCK。在第二存储器芯片200处理读取命令或写入命令之前，可以提前执行数据时钟信号WCK和时钟信号CK之间的训练(WCK2CK训练)。通过WCK2CK训练，图1的SoC 11可以确切地确定基于时钟信号CK的第二存储器芯片200的读取等待时间(RL)和写入等待时间(WL)。
相位检测器280可以在内部时钟信号ICK的上升沿或下降沿采样内部数据时钟信号IWCK。相位检测器280采样的内部数据时钟信号IWCK的次数可以是一次或多次。相位检测器280可以反复地采样内部数据时钟信号IWCK来确定内部数据时钟信号IWCK关于内部时钟信号ICK更早还是内部数据时钟信号IWCK关于内部时钟信号ICK更晚。相位检测器280可以通过EDC缓冲器225和EDC引脚215向第二存储器芯片200的外部(例如，SoC 11)输出指示确定的结果的EDC信号。在这里，EDC缓冲器225可以包括用于输出EDC信号的发射器，并且EDC引脚215可以是用于输出EDC信号的输出端子。
向外部输出的EDC信号可以用于WCK2CK训练。例如，SoC 11可以基于EDC信号来调整数据时钟信号WCK的相位并且可以复位第二存储器芯片200的锁相环路(PLL)(未图示)或延迟锁定环路(DLL)(未图示)。
第二存储器芯片200可以支持数据时钟信号WCK和时钟信号CK之间的WCK2CK自动同步模式。在自动同步模式中，可以调整第二存储器芯片200的PLL或DLL的延迟，并且因此，内部数据时钟信号IWCK和内部时钟信号ICK的相位可以与彼此同步。
在其他实施例中，第二存储器芯片200可以不接收数据时钟信号WCK，并且可以不包括数据时钟引脚214、数据时钟缓冲器224、相位检测器280、EDC缓冲器225和EDC引脚215。而是，为了提供高带宽，第二存储器芯片200可以包括与第一存储器芯片100的DQ引脚113的数量相比数量更多的DQ引脚213。例如，“N”可以大于“J”。
当DQ引脚213的数量增加时，在SoC 11和第二存储器芯片200之间交换的数据的比特的数量可以增加。例如，假定第一存储器芯片100的突发长度(BL)和第二存储器芯片200的突发长度彼此相同，即，16。在该情况下，在第一存储器芯片100的DQ信号DQ[1:J]中所包括的比特的数量可以是“J X16”，并且在第二存储器芯片200的DQ信号DQ[1:N]中所包括的比特的数量可以是“N X 16”。如上所述，因为“N”大于“J”，所以与第一存储器芯片100相比，第二存储器芯片200可以提供更高的带宽。
在其他实施例中，为了提供高带宽，第二存储器芯片200可以通过使用数据时钟信号WCK使每DQ引脚的传输速率更高，并且可以包括与第一存储器芯片100的DQ引脚113的数量相比数量更多的DQ引脚213。
以上作为第二存储器芯片200提供比第一存储器芯片100的带宽更高的带宽给出描述。然而，在一些实施例中，除高带宽之外，第二存储器芯片200可以提供比第一存储器芯片100的等待时间更短的等待时间。在这里，等待时间可以包括tRCD(RAS至CAS延迟)、tRP(行预充电时间)、tRAS(行活动时间)、tRC(行循环时间)、tRRD(RAS至RAS延迟)、tRFC(刷新周期时间)、tWR(写入恢复时间)、tWTR(写入至读取延迟)、CL(CAS等待时间)、tCCD(CAS至CAS延迟)、Rl、WL等等。
指示第二存储器芯片200的CA信号CA[1:M]的数量、CA引脚212的数量和CA缓冲器222的数量的“M”可以大于指示第一存储器芯片100的CA信号CA[1:I]的数量、CA引脚112的数量和CA缓冲器122的数量的“I”。因此，第二存储器芯片200与第一存储器芯片100相比可以在相同的时间期间接收更多的命令和地址比特，并且与第一存储器芯片100相比可以更快速地解码命令。
第二存储器芯片200的带宽可以不同于第一存储器芯片100的带宽。第二存储器芯片200的等待时间可以不同于第一存储器芯片100的等待时间。第二存储器芯片200的容量可以不同于第一存储器芯片100的容量。例如，第二存储器芯片200的存储体261的数量可以不同于第一存储器芯片100的存储体161的数量，并且存储体261中的每一个的容量可以不同于存储体161中的每一个的容量。
第二存储器芯片200的功耗可以不同于第一存储器芯片100的功耗。例如，存储体261的易失性存储单元操作的速度可以高于存储体161的易失性存储单元操作的速度。此外，驱动存储体161的易失性存储单元所需要的电流的量可以小于驱动存储体261的易失性存储单元所需要的电流的量。
图4图示出根据本发明构思的实施例的电子设备的框图。电子设备1000包括SoC1100和存储设备1200。在这里，存储设备1200的第一存储器芯片1230和第二存储器芯片1240可以是参考图1至图3所描述的第一存储器芯片100和第二存储器芯片200。
参考图4，SoC 1100可以通过具有不同的带宽的第一通道CH1和第二通道CH2与一个存储器封装(即，存储设备1200)进行通信。SoC 1100可以包括第一处理器1110、第二处理器1120、第一存储器控制器1130和第二存储器控制器1140。
例如，第一处理器1110可以包括中央处理单元(CPU)、图像信号处理单元(ISP)和数字信号处理单元(DSP)中的至少一个。第二处理器1120可以支持不同于第一处理器1110支持的应用的应用(例如，虚拟现实(VR)、增强现实(AR)、混合现实(MR)，等等)。例如，第二处理器1120支持的应用所必需的计算的量可以大于第一处理器1110支持的应用所必需的计算的量。因此，第二处理器1120可以与比第一处理器1110的存储器芯片提供更高的带宽的存储器芯片通信。例如，第二处理器1120可以包括图形处理单元(GPU)、视觉处理单元(VPU)和神经处理单元(NPU)中的至少一个。
第一存储器控制器1130可以提供用于通过第一通道CH1来执行与第一存储器芯片1230的通信的接口。在第一处理器1110的控制之下，第一存储器控制器1130可以向第一存储器芯片1230传送从第一处理器1110提供的数据或者可以向第一处理器1110传送从第一存储器芯片1230提供的数据。
例如，第一存储器控制器1130可以通过第一通道CH1向第一存储器芯片1230传送第一时钟信号CK1、第一复位信号RESET1、第一时钟启用信号CKE1和第一CA信号CA1[1:I]。在这里，第一复位信号RESET1可以是用于复位第一存储器芯片1230的信号，并且第一时钟启用信号CKE1可以是用于确定在掉电模式或自刷新模式中激活第一存储器芯片1230的缓冲器的信号。在图4中，CMD1/ADD1可以指示在第一CA信号CA1[1:I]中所包括的命令和地址。
第一存储器控制器1130可以通过第一通道CH1向第一存储器芯片1230传送包括写入数据的第一DQ信号DQ1[1:J]。第一存储器控制器1130可以通过第一通道CH1从第一存储器芯片1230接收包括读取数据的第一DQ信号DQ1[1:J]。在图4中，WORD1可以指示第一存储器芯片1230的写入数据或读取数据。第一通道CH1可以包括与第一存储器芯片1230的时钟引脚、CA引脚和DQ引脚电连接的传输路径，并且可以在例如参考图1描述的基板300和基板13中的每一个中形成第一通道CH1。
如在第一存储器控制器1130中，在第二处理器1120的控制下，第二存储器控制器1140可以控制第二存储器芯片1240。例如，第二存储器控制器1140可以通过第二通道CH2向第二存储器芯片1240传送第二时钟信号CK2、第二复位信号RESET2、第二时钟启用信号CKE2和第二CA信号CA2[1:M]。为了驱动与第一存储器芯片1230相比提供更高的带宽的第二存储器芯片1240，第二存储器控制器1140可以进一步通过第二通道CH2向第二存储器芯片1240传送第二数据时钟信号WCK2。
而且，第二存储器控制器1140可以通过第二通道CH2向第二存储器芯片1240传送包括写入数据的第二DQ信号DQ2[1:N]。第二存储器控制器1140可以通过第二通道CH2从第二存储器芯片1240接收包括读取数据的第二DQ信号DQ2[1:N]。在图4中，WORD2可以指示第二存储器芯片1240的写入数据或读取数据。第二通道CH2可以包括与第二存储器芯片1240的时钟引脚、CA引脚和DQ引脚电连接的传输路径，并且可以在例如参考图1描述的基板300和基板13中的每一个中形成第二通道CH2。
在实施例中，与如图4中所示不同，第一存储器控制器1130和第二存储器控制器1140可以分别向第一存储器芯片1230和第二存储器芯片1240传送相同的时钟信号CK。替换地，第一存储器控制器1130和第二存储器控制器1140可以向存储设备1200传送一个公共时钟信号CK，并且该公用时钟信号CK可以被第一存储器芯片1230和第二存储器芯片1240共享。
总线1180可以提供第一处理器1110、第二处理器1120、第一存储器控制器1130和第二存储器控制器1140之间的数据输入/输出路径。例如，可以利用高级微控制器总线体系结构(AMBA)、高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、高级系统总线(ASB)或AXI连贯性扩展(ACE)或者其组合(但是不局限于此)来实施总线1180。
图5图示出其中图4的存储设备处理SoC的读取命令的操作的时序图。将参考图4来描述图5。
第一存储器控制器1130可以通过第一通道CH1向第一存储器芯片1230传送第一时钟信号CK1，并且第二存储器控制器1140可以通过第二通道CH2向第二存储器芯片1240传送第二时钟信号CK2。在这里，假定第一时钟信号CK1的频率与第二时钟信号CK2的频率相同。
第一存储器控制器1130可以通过第一通道CH1向第一存储器芯片1230传送与第一时钟信号CK1同步的第一CA信号CA1[1:I]，并且第二存储器控制器1140可以通过第二通道CH2向第二存储器芯片1240传送与第二时钟信号CK2同步的第二CA信号CA2[1:M]。第一CA信号CA1[1:I]的传输速率可以与第一时钟信号CK1的频率(即，单数据速率(SDR))相同。第二CA信号CA2[1:M]的传输速率可以与第二时钟信号CK2的频率的两倍(即，双数据速率(DDR))相同。对于第二存储器芯片1240的短等待时间，与第一存储器控制器1130相比，第二存储器控制器1140可以更快速地生成第二CA信号CA2[1:M]。
与第一存储器控制器1130相比较，第二存储器控制器1140可以通过第二通道CH2进一步向第二存储器芯片1240传送第二数据时钟信号WCK2。在实施例中，第二数据时钟信号WCK2的频率可以是第二时钟信号CK2的频率的两倍。
在图5中，为了描述的方便起见，假定第一DQ信号DQ1[1:J]被对准到第一时钟信号CK1，第二DQ信号DQ2[1:N]被对准到第二数据时钟信号WCK2，并且第二数据时钟信号WCK2被对准到第二时钟信号CK2。而且，假定第一存储器芯片1230通过使用第一时钟信号CK1在DDR模式输出读取数据并且第二存储器芯片1240通过使用第二数据时钟信号WCK2在QDR模式输出读取数据。另外，假定第一存储器芯片1230和第二存储器芯片1240两者在时间点T1之前响应于激活命令来激活任何字线。
在时间点T1，第一存储器芯片1230可以在第一时钟信号CK1的上升沿采样(或锁存)第一CA信号CA1[1:I]。如在第一存储器芯片1230中那样，在时间点T1，第二存储器芯片1240可以在第二时钟信号CK2的上升沿采样(或锁存)第二CA信号CA2[1:M]。
在时间点T2，第二存储器芯片1240可以在第二时钟信号CK2的下降沿采样(或锁存)第二CA信号CA2[1:M]。第二存储器芯片1240可以对在时间点T1和时间点T2采样的第二CA信号CA2[1:M]进行解码，并且可以检查第二读取命令RD2和读取地址。
在时间点T3，第一存储器芯片1230可以在第一时钟信号CK1的上升沿采样第一CA信号CA1[1:I]。第一存储器芯片1230可以对在时间点T1和时间点T3采样的第一CA信号CA1[1:I]进行解码，并且可以检查第一读取命令RD1和读取地址。
在实施例中，如上所述，第二存储器芯片1240可以提供比第一存储器芯片1230的等待时间更短的等待时间。为此，第二存储器芯片1240可以在第二时钟信号CK2的上升沿和下降沿两者执行采样操作，因此减少解码第二读取命令RD2所花费的时间。
为了减少以上描述的CA引脚和CA缓冲器的数量，第一存储器芯片1230和第二存储器芯片1240可以反复地执行采样操作。如果第一CA信号CA1[1:I]的数量和第二CA信号CA2[1:M]的数量足够大，则与如图5中所示不同，第一存储器芯片1230和第二存储器芯片1240可以分别执行采样操作一次以检查第一读取命令RD1和第二读取命令RD2。
在时间点T4，第二存储器芯片1240可以向第二存储器控制器1140输出包括对应于第二读取命令RD2的第二读取数据的第二DQ信号DQ2[1:N]。为了描述的方便起见，图示出与第二DQ信号DQ2[1:N]之一相关联的时序图。在这里，时间点T1至时间点T4之间的间隔可以是第二存储器芯片1240的RL。“RL”可以包括当从存储体中预取对应于读取数据的比特时的时间、将比特串行化所花费的时间等等。
在时间点T5，第二存储器芯片1240可以完成第二读取数据的输出。在这里，假定第二存储器芯片1240的突发长度BL是16，但是可以通过MRS命令改变突发长度。在实施例中，在通过时间点T4和T5限定的时段之外的剩余时段中，可以将第二DQ信号DQ2[1:N]设置为对应于逻辑“1”的电平。
在时间点T5，第一存储器芯片1230可以向第一存储器控制器1130输出包括对应于第一读取命令RD1的第一读取数据的第一DQ信号DQ1[1:J]。为了描述的方便起见，图示出与第一DQ信号DQ1[1:J]之一相关联的时序图。在这里，时间点T1向时间点T5之间的间隔可以是第一存储器芯片1230的RL。也就是说，第二存储器芯片1240的RL可以比第一存储器芯片1230的RL更短。
在时间点T6，第一存储器芯片1230可以完成第一读取数据的输出。如在以上描述中，假定第一存储器芯片1230的突发长度BL是16，但是可以通过MRS命令改变突发长度。在实施例中，在通过时间点T5和T6限定的时段之外的剩余时段中，可以将第一DQ信号DQ1[1:J]设置为对应于逻辑“0”的电平。
从图5中可以理解，通过第二通道CH2传送第二DQ信号DQ2[1:N]的速度高于通过第一通道CH1传送第一DQ信号DQ1[1:J]的速度。作为示例，在以下表格1中示范出第一通道CH1的带宽和第二通道CH2的带宽以用于比较。
[表格1]
参考表格1，第一时钟信号CK1的频率和第二时钟信号CK2的频率是1.75GHz，并且第二数据时钟信号WCK2的频率是3.5GHz。因为第一存储器芯片1230通过使用第一时钟信号CK1在DDR模式输出读取数据，所以每引脚的传输速率是3.5Gbps(吉比特每秒)。相比之下，因为第二存储器芯片1240通过使用第二数据时钟信号WCK2在QDR模式输出读取数据，所以每引脚的传输速率是14.0Gbps。假定第一存储器芯片1230和第二存储器芯片1240两者都是x16设备，第一存储器芯片1230的带宽是7.0GBps(千兆字节每秒)，并且第二存储器芯片1240的带宽是28.0GBps。因为第一存储器芯片1230被指配到第一通道CH1并且第二存储器芯片1240被指配到第二通道CH2，所以第一存储器芯片1230的带宽是第一通道CH1的带宽，并且第二存储器芯片1240的带宽是第二通道CH2的带宽。在图5和表格1的范例中，第二存储器芯片1240的带宽可以是第一存储器芯片1230的带宽的四倍。
在实施例中，第二存储器芯片1240可以通过使用第二数据时钟信号WCK2在DDR模式输出读取数据。在这种情况下，在表格1中，第二数据时钟信号WCK2的频率可以是7.0GHz。即使第二存储器芯片1240在DDR模式操作，因为第二数据时钟信号WCK2的频率增加到两倍，所以第二存储器芯片1240的带宽可以不改变。
在实施例中，一个或多个存储器芯片可以被指配到第一通道CH1和第二通道CH2中的每一个。在这种情况下，通道的带宽可以与所指配的存储器芯片的数量成比例地增加。
图6图示出图4的电子设备的操作方法的流程图。将参考图4来描述图6。电子设备的操作方法可以粗略地包括模式寄存器设置阶段S110、正常操作阶段S120以及自刷新阶段S130。然而，阶段S110至S130的次序不局限于图6中图示出的次序。例如，可以在正常操作阶段S120之后进行进入到模式寄存器设置阶段S110，并且可以在模式寄存器设置阶段S110之后进行进入到自刷新阶段S130。
在操作S111中，SoC 1100通过第一通道CH1向第一存储器芯片1230传送MRS命令。在操作S112中，第一存储器芯片1230响应于MRS命令来设置用于第一通道CH1的操作模式。第一存储器芯片1230可以响应于MRS命令来更新模式寄存器的设置值。
在操作S113中，SoC 1100通过第二通道CH2向第二存储器芯片1240传送MRS命令。在操作S114中，第二存储器芯片1240响应于MRS命令来设置用于第二通道CH2的操作模式。第二存储器芯片1240可以响应于MRS命令来更新模式寄存器的设置值。
操作S111和操作S113的次序不局限于图6中图示出的次序。SoC 1100可以通过第一通道CH1和第二通道CH2向存储设备1200单独地传送MRS命令。
在操作S121中，SoC 1100通过第一通道CH1向第一存储器芯片1230传送用于访问第一存储器芯片1230的命令。在操作S122中，第一存储器芯片1230处理所传送的命令。在这里，命令可以是与存储在或将被存储在第一存储器芯片1230中的数据相关联的命令，诸如像激活命令、读取命令、写入命令、预充电命令，等等。
在操作S123中，SoC 1100通过第二通道CH2向第二存储器芯片1240传送用于访问第二存储器芯片1240的命令。在操作S124中，第二存储器芯片1240处理所传送的命令。在这里，命令可以是与存储在或将被存储在第二存储器芯片1240中的数据相关联的命令。操作S121和操作S123的次序不局限于图6中图示出的次序。SoC 1100可以通过第一通道道CH1和第二通CH2向存储设备1200单独地传送命令。
在正常操作阶段S120中，SoC 1100可以发出用于保留存储在存储设备1200中的数据的刷新命令。在该情况下，存储设备1200可以基于SoC 1100发出的刷新命令来执行刷新操作。
然而，如果SoC 1100在特定时间期间不需要访问存储设备1200，则SoC1100可以向存储设备1200发出自刷新命令。响应于自刷新命令，存储设备1200的第一存储器芯片1230和第二存储器芯片1240中的每一个可以自动地执行刷新操作来保留数据。
在实施例中，第一存储器芯片1230的带宽可以低于第二存储器芯片1240的带宽，但是第一存储器芯片1230的功耗可以小于第二存储器芯片1240的功耗。因此，SoC 1100可以将存储在第二存储器芯片1240中的数据复制到第一存储器芯片1230，并且然后可以通过第一通道CH1向第一存储器芯片1230传送自刷新命令。
在操作S131中，SoC 1100通过第二通道CH2向第二存储器芯片1240传送用于复制存储在第二存储器芯片1240中的数据的读取命令。在操作S132中，存储设备1200的第二存储器芯片1240响应于读取命令通过第二通道CH2向SoC 1100传送读取数据。
在操作S133中，SoC 1100通过第一通道CH1将写入命令与在操作S132中传送的读取数据一起传送到第一存储器芯片1230。在操作S132中传送的读取数据可以是新的写入数据。存储设备1200的第一存储器芯片1230可以存储新的写入数据，并且存储在第二存储器芯片1240中的数据可以因此被复制到第一存储器芯片1230。
在操作S134中，SoC 1100通过第一通道CH1向第一存储器芯片1230传送自刷新命令。第一存储器芯片1230可以响应于自刷新命令来保留在操作S133之前存储的数据和在操作S133中复制的数据。
在实施例中，在执行操作S131之前，SoC 1100可以考虑存储在第一存储器芯片1230中的数据来确定存储在第二存储器芯片1240中的数据是否能够被存储在第一存储器芯片1230中。SoC 1100可以基于确定的结果来执行操作S131至操作S134。也就是说，如果确定存储在第二存储器芯片1240中的数据能够被存储在第一存储器芯片1230中，则SoC 1100可以执行操作S131至操作S134。
图7图示出根据本发明构思的另一个实施例的电子设备的框图。将参考图2至图4来描述图7。将关于图7的电子设备2000和图4的电子设备1000之间的差别来给出描述，并且为简要起见，以下可以省略对类似的组件和操作的描述。
参考图4给出第一存储器芯片1230和第二存储器芯片1240中的每一个支持一个通道的描述。然而，参考图7，第一存储器芯片2230支持第一通道CH1和第二通道CH2，并且第二存储器芯片2240支持第三通道CH3和第四通道CH4。也就是说，第一存储器芯片2230和第二存储器芯片2240中的每一个支持一个或多个通道。根据第一存储器芯片2230和第二存储器芯片2240中的每一个支持的通道的数量，第一存储器芯片2230和第二存储器芯片2240中的每一个可以另外包括参考图2和图3所描述的上述组件。
由于存储设备2200支持总共四个通道CH1至CH4，所以SoC 2100包括第一处理器2110、第二处理器2120、第一至第四存储器控制器2130、2140、2150和2160、调度器2170以及总线2180。第一处理器2110、第二处理器2120和总线2180可以分别与图4的第一处理器1110、第二处理器1120和总线1180类似地进行操作并且类似。
第一存储器控制器2130可以通过第一通道CH1向第一存储器芯片2230传送第一时钟启用信号CKE1和第一CA信号CA1[1:I]。第二存储器控制器2140可以通过第二通道CH2向第一存储器芯片2230传送第二时钟启用信号CKE2和第二CA信号CA2[1:I]。
第一存储器控制器2130和第二存储器控制器2140可以向第一存储器芯片2230传送时钟信号CK12和复位信号RESET12。像时钟信号CK12和复位信号RESET12那样，可以不通过第一通道CH1和第二通道CH2中的每一个来传送由第一存储器芯片2230的第一通道CH1的电路和第一存储器芯片2230的第二通道CH2的电路所共享的信号。
第三存储器控制器2150和第四存储器控制器2160可以通过第三通道CH3和第四通道CH4与第二存储器芯片2240进行通信，并且可以与第一存储器控制器2130和第二存储器控制器2140类似地进行操作并且类似。
第三存储器控制器2150可以通过第三通道CH3向第二存储器芯片2240传送第三时钟启用信号CKE3、第三数据时钟信号WCK3和第三CA信号CA3[1:M]。第四存储器控制器2160可以通过第四通道CH4向第二存储器芯片2240传送第四时钟启用信号CKE4、第四数据时钟信号WCK4和第四CA信号CA4[1:M]。
第三存储器控制器2150和第四存储器控制器2160可以向第二存储器芯片2240传送时钟信号CK34和复位信号RESET34。像时钟信号CK34和复位信号RESET34那样，可以不通过第三通道CH3和第四通道CH4中的每一个来传送由第二存储器芯片2240的第三通道CH3的电路和第二存储器芯片2240的第四通道CH4的电路所共享的信号。
调度器2170可以在第一处理器2110和第二处理器2120的控制下确定第一至第四存储器控制器2130至2160的操作次序。调度器2170可以根据所确定的操作次序允许连接第一处理器2110和第二处理器2120与第一至第四存储器控制器2130至2160。
图8图示出根据本发明构思的另一个实施例的电子设备的视图。将参考图1至图3来描述图8。电子设备3000包括SoC 3100、基板3200以及存储设备3300。
SoC 3100可以被置于基板3200的一个表面上，并且焊锡球或焊接凸点可以被置于SoC 3100的一个表面上。SoC 3100和基板3200可以通过焊锡球或凸点彼此电连接。SoC3100可以是参考图1、图4和图7所描述的SoC。
基板3200可以提供SoC 3100和存储设备3300之间的输入/输出路径。例如，基板3200可以是印刷电路板、柔性印刷电路板、陶瓷基板、插入器等等。在基板3200是插入器的情况下，可以通过使用硅晶圆来实施基板3200。可以在基板3200内实施多个导线。
基板3200可以提供参考图4和图7所描述的通道的导线。参考图8，图示出形成第一通道CH1的导线和形成第二通道CH2的导线。然而，图8中图示出的导线的数量、第一通道CH1的导线的数量和第二通道CH2的导线的数量仅仅是示例。基板3200的导线可以形成三个或更多通道。
存储设备3300可以包括在垂直方向上堆叠的多个存储器裸片。例如，存储设备3300可以是提供高带宽的高带宽存储器(HBM)设备。存储设备3300可以被布置在其上布置有SoC 3100的基板3200的一个表面上。焊锡球或焊接凸点可以被布置在存储设备3300的一个表面上。存储设备3300和基板3200可以通过焊锡球或凸点彼此电连接。存储设备3300包括第一存储器裸片3310、第二存储器裸片3320、缓冲器裸片3330和硅通孔TSV。
第一存储器裸片3310和第二存储器裸片3320可以分别对应于图2的第一存储器芯片100和图3的第二存储器芯片200。第一存储器裸片3310可以包括与图2的存储体161相对应的第一存储体3311、用于第一存储体3311的数据输入/输出的第一硅通孔以及其中布置第一硅通孔的第一TSV区域3312。第二存储器裸片3320可以包括与图3的存储体261相对应的第二存储体3321、用于第二存储体3321的数据输入/输出的第二硅通孔以及其中布置第二硅通孔的第二TSV区域3322。
在这里，第一TSV区域3312可以指示其中布置用于第一存储器裸片3310和缓冲器裸片3330之间的通信的硅通孔的第一存储器裸片3310中的区域。如在以上描述中，第二TSV区域3322可以指示其中布置用于第二存储器裸片3320和缓冲器裸片3330之间的通信的硅通孔的第二存储器裸片3320中的区域。
硅通孔可以提供第一存储器裸片3310和第二存储器裸片3320与缓冲器裸片3330之间的电气路径。第一存储器裸片3310和第二存储器裸片3320以及缓冲器裸片3330可以通过硅通孔彼此电连接。例如，硅通孔的数量可以是数百至数千，并且硅通孔可以以矩阵形式被排列。
在实施例中，如图8中图示出的，用于访问第一存储体3311的组件(例如，图2的存储体161以外的其余组件)可以被布置在缓冲器裸片3330中。而且，用于访问第二存储体3321的组件(例如，图3的存储体261以外的其余组件)可以被布置在缓冲器裸片3330中。
缓冲器裸片3330可以通过硅通孔与第一TSV区域3312和第二TSV区域3322相连接。缓冲器裸片3330可以通过硅通孔从外部接收数据并且可以向第一存储器裸片3310和第二存储器裸片3320传送接收的数据。缓冲器裸片3330可以通过硅通孔接收存储在第一存储器裸片3310和第二存储器裸片3320中的数据并且可以向外部输出接收的数据。
缓冲器裸片3330可以包括与图2的DQ引脚113相对应的第一DQ引脚(未图示)、驱动第一DQ引脚和第一存储器裸片3310的第一缓冲电路3331、与图3的DQ引脚213相对应的第二DQ引脚(未图示)以及驱动第二DQ引脚和第二存储器裸片3320的第二缓冲电路3332。
第一缓冲电路3331可以包括用于访问第一存储体3311的电路和用于驱动第一DQ引脚的电路(即，图2的第一存储器芯片100的组件)。第一缓冲电路3331可以另外包括：解串器(未图示)，其将从第一DQ引脚传送的数据解串并且向第一TSV区域3312传送解串的数据；以及串行器(未图示)，其将从第一TSV区域3312传送的数据串行化并且向第一DQ引脚传送串行化的数据。
串行器和解串器可以是用于减少DQ信号的数量的电路，DQ信号的数量随着第一存储器裸片3310和第二存储器裸片3320被堆叠而增加，并且串行器和解串器可以不同于参考图2和图3所描述的串行器171和271以及解串器172和272。如在第一缓冲电路3331中，第二缓冲电路3332可以包括用于访问第二存储体3321的电路、用于驱动第二DQ引脚的电路以及用于减少DQ信号的数量的串行器和解串器。
在图8中，第二通道CH2的带宽可以高于第一通道CH1的带宽，并且第二缓冲电路3332的第二DQ引脚中的每一个的传输速率可以高于第一缓冲电路3331的第一DQ引脚中的每一个的传输速率。而且，第二DQ引脚的数量可以大于第一DQ引脚的数量。
在其他实施例中，与图8中示出的不同，图2的第一存储器芯片100的所有组件可以被布置在第一存储器裸片3310中，并且图3的第二存储器芯片200的所有组件可以被布置在第二存储器裸片3320中。在这种情况下，缓冲器裸片3330可以包括以下电路：其缓冲通过第一通道CH1和第二通道CH2所传送的信号并且向第一存储器裸片3310和第二存储器裸片3320传送所缓冲的信号，或者缓冲从第一存储器裸片3310和第二存储器裸片3320传送的信号并且通过第一通道CH1和第二通道CH2来输出所缓冲的信号。
在其他实施例中，与图8中示出的不同，缓冲器裸片3330可以驱动第一存储器裸片3310和第二存储器裸片3320，并且可以与第一存储器裸片3310或第二存储器裸片3320类似地操作并且同时类似。缓冲器裸片3330可以另外包括存储体和用于驱动存储体的电路，并且在缓冲器裸片3330中所包括的存储体可以被指配到任何通道。
图9图示出根据本发明构思的另一个实施例的电子设备的框图。电子设备4000可以被实施为能够使用或支持移动行业处理器接口联盟所提出的接口。例如，电子设备4000可以是但是不局限于服务器、计算机、智能电话、平板机、个人数字助理(PDA)、数字照相机、便携式多媒体播放机(PMP)、可穿戴设备、物联网(IoT)设备等等之一。
电子设备4000包括SoC 4100和存储设备4200。SoC 4100包括第一处理器4110和第二处理器4120，并且可以被实施为基本上与参考图1、图4、图7和图8所描述的SoC相同。存储设备4200包括第一存储器芯片4230和第二存储器芯片4240，并且可以被实施为基本上与参考图1、图4、图7和图8所描述的存储设备相同。
电子设备4000包括与SoC 4100进行通信的显示器4310。SoC 4100可以通过显示串行接口(DSI)与DSI设备4315进行通信。例如，可以在DSI设备4315中实施光学解串器DES。
电子设备4000包括与SoC 4100进行通信的图像传感器4320。SoC 4100可以通过照相机串行接口(CSI)与CSI设备4325进行通信。例如，可以在CSI设备4325中实施光学串行器SER。
电子设备4000另外包括与SoC 4100进行通信的射频(RF)芯片4330。RF芯片4330包括物理层4331、DigRF从设备4332以及天线4333。例如，RF芯片4330的物理层4331和SoC4100可以通过MIPI联盟所提出的DigRF接口与彼此交换数据。
电子设备4000进一步包括嵌入式/卡片存储4340。嵌入式/卡片存储4340可以存储从SoC 4100提供的数据并且可以永久地存储从存储设备4200提供的数据。电子设备4000可以例如通过全球微波接入互操作性(WiMAX)4350、无线局域网网络(WLAN)4360、超宽带(UWB)4370等等与外部系统进行通信。
除图9中图示出的组件之外，任何其他组件(例如，扬声器、麦克风、A-GPS，等等)可以另外被包括在电子设备4000中。随着电子设备4000支持的功能增加，许多组件应当被布置在电子设备4000的有限的面积中。根据本发明构思的实施例，SoC 4100可以通过至少两个通道CH1和CH2与一个存储设备4200进行通信，而不是与带宽和传递速度彼此不同的存储设备进行通信。存储设备4200可以提供具有不同的带宽和不同的传输速率的存储器芯片。因此，可以减少电子设备4000的面积和成本。
根据本发明构思的实施例的存储设备可以提供具有低功耗的存储器芯片和提供高带宽的存储器芯片两者，其被实施在一个封装内，连接到SoC并且利用SoC实施。因此，可以减少制造存储设备的成本并且提高SoC和存储设备之间的数据输入/输出的效率。
尽管已经参考其示例性实施例描述了本发明构思，但应当对本领域技术人员明显的是，在不背离如在所附权利要求中所阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储设备，包括：
第一易失性存储器芯片，包括存储第一数据的第一易失性存储单元阵列，并且被配置为在第一带宽接收或输出所述第一数据；以及
第二易失性存储器芯片，包括存储第二数据的第二易失性存储单元阵列，并且被配置为在不同于所述第一带宽的第二带宽接收或输出所述第二数据。
2.根据权利要求1所述的存储设备，其中，所述第一易失性存储器芯片进一步包括：
第一时钟引脚，接收第一时钟；
第一CA引脚，与所述第一时钟同步地接收用于所述第一数据的第一命令和第一地址；以及
第一DQ引脚，根据所述第一命令以第一传输速率接收或输出所述第一数据，并且
其中，所述第二易失性存储器芯片进一步包括：
第二时钟引脚，接收第二时钟；
第二CA引脚，与所述第二时钟同步地接收用于所述第二数据的第二命令和第二地址；以及
第二DQ引脚，根据所述第二命令以不同于所述第一传输速率的第二传输速率接收或输出所述第二数据。
3.根据权利要求2所述的存储设备，其中，所述第二带宽高于所述第一带宽，并且
其中，所述第二传输速率高于所述第一传输速率。
4.根据权利要求3所述的存储设备，其中，所述第二易失性存储器芯片进一步包括：
数据时钟引脚，接收数据时钟，所述数据时钟的频率高于所述第二时钟的频率。
5.根据权利要求4所述的存储设备，其中，所述第一传输速率是所述第一时钟的频率的两倍，并且
其中，所述第二传输速率是所述数据时钟的频率的至少两倍。
6.根据权利要求2所述的存储设备，其中，所述第二带宽高于所述第一带宽，并且
其中，所述第二DQ引脚的数量大于所述第一DQ引脚的数量。
7.根据权利要求2所述的存储设备，进一步包括：
基板，包括分别与所述第一时钟引脚、所述第一CA引脚和所述第一DQ引脚相连接的第一通道的第一传输路径以及分别与所述第二时钟引脚、所述第二CA引脚和所述第二DQ引脚相连接的第二通道的第二传输路径。
8.根据权利要求7所述的存储设备，其中，所述第二易失性存储器芯片被堆叠在所述基板上，并且
其中，所述第一易失性存储器芯片堆叠在所述第二易失性存储器芯片上。
9.一种存储设备，包括：
第一易失性存储器裸片，包括存储第一数据的第一易失性存储单元阵列和用于所述第一数据的输入/输出的第一硅通孔；
第二易失性存储器裸片，包括存储第二数据的第二易失性存储单元阵列和用于所述第二数据的输入/输出的第二硅通孔；以及
缓冲器裸片，被配置为通过所述第一硅通孔接收所述第一数据并且在第一带宽输出所述第一数据，以及通过所述第二硅通孔接收所述第二数据并且在不同于所述第一带宽的第二带宽输出所述第二数据。
10.根据权利要求9所述的存储设备，其中，所述缓冲器裸片包括：
第一DQ引脚，以第一传输速率接收或输出所述第一数据；
第二DQ引脚，以第二传输速率接收或输出所述第二数据；
第一缓冲电路，被配置为驱动所述第一DQ引脚；以及
第二缓冲电路，被配置为驱动所述第二DQ引脚。
11.根据权利要求10所述的存储设备，其中，所述第二带宽高于所述第一带宽，并且
其中，所述第二传输速率高于所述第一传输速率。
12.根据权利要求10所述的存储设备，其中，所述第二带宽高于所述第一带宽，并且
其中，所述第二DQ引脚的数量大于所述第一DQ引脚的数量。
13.根据权利要求10所述的存储设备，其中，所述第一缓冲电路包括第一串行器，所述第一串行器被配置为将通过所述第一硅通孔所传送的第一数据串行化并且向所述第一DQ引脚传送串行化的第一数据，并且
其中，所述第二缓冲电路包括第二串行器，所述第二串行器被配置为将通过所述第二硅通孔所传送的第二数据串行化并且向所述第二DQ引脚传送串行化的第二数据。
14.一种电子设备，包括：
片上系统，包括第一处理器和第二处理器；以及
存储设备，包括通过第一通道与所述第一处理器通信的第一易失性存储器芯片以及通过第二通道与所述第二处理器通信的第二易失性存储器芯片，
其中，所述第一通道的第一带宽和所述第二通道的第二带宽彼此不同。
15.根据权利要求14所述的电子设备，其中，所述片上系统进一步包括：
第一存储器控制器，被配置为在所述第一处理器的控制之下通过所述第一通道向所述第一易失性存储器芯片传送第一时钟和与所述第一时钟同步的第一命令；以及
第二存储器控制器，被配置为在所述第二处理器的控制之下通过所述第二通道向所述第二易失性存储器芯片传送第二时钟和与所述第二时钟同步的第二命令。
16.根据权利要求15所述的电子设备，其中，所述片上系统进一步包括：
调度器，被配置为确定所述第一存储器控制器和所述第二存储器控制器的操作次序。
17.根据权利要求15所述的电子设备，其中，所述第二带宽高于所述第一带宽，并且
其中，所述第二存储器控制器进一步通过所述第二通道向所述第二易失性存储器芯片传送数据时钟，所述数据时钟的频率高于所述第二时钟的频率。
18.根据权利要求17所述的电子设备，其中，所述片上系统被配置为确定存储在所述第二易失性存储器芯片中的数据是否能够被存储在所述第一易失性存储器芯片中。
19.根据权利要求18所述的电子设备，其中，基于确定结果，所述片上系统被进一步配置为将存储在所述第二易失性存储器芯片中的所述数据复制到所述第一易失性存储器芯片，并且通过所述第一通道向所述第一易失性存储器芯片传送自刷新命令。
20.根据权利要求14所述的电子设备，其中，所述存储设备是所述第一易失性存储器芯片和所述第二易失性存储器芯片堆叠在其中的存储器封装。
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