DE112011105991T5

DE112011105991T5 - Geclusterte On-Package-Ein-/Ausgabe-Schnittstelle mit Voll-und Halbduplexbetrieb

Info

Publication number: DE112011105991T5
Application number: DE112011105991.4T
Authority: DE
Inventors: Thomas P. Thomas; Stanley S. Kulick; Randy B. Osborne
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2014-09-11
Also published as: US8902956B2; TWI475811B; CN103988442A; WO2013095542A1; CN103988442B; TW201347428A; US20130322556A1

Abstract

Eine Vorrichtung und System, um Verkehr auf einem chipinternen Netzwerk zu steuern. Ausführungsformen der Vorrichtung umfassen referenzbezogene Sendeschaltungen und referenzbezogene Empfangsschaltungen auf einem ersten Chip für die Kopplung mit einem zweiten Chip, wobei die Sendeschaltungen Impedanzanpassung und keine Entzerrung aufweisen und die Empfangsschaltungen keine Entzerrung aufweisen, wobei die Sendeschaltungen und die Empfangsschaltungen statisch konfigurierbare Merkmale aufweisen und in Clustern organisiert sind, und wobei die Cluster das gleiche physikalische Schicht-Schaltungsdesign für unterschiedliche Konfigurationen der konfigurierbaren Merkmale aufweisen und die konfigurierbaren Merkmale Halbduplexbetrieb und Vollduplexbetrieb einschließen, wobei der erste Chip und der zweite Chip sich im gleichen Gehäuse befinden, und wobei eine Vielzahl von leitfähigen Leitungen zur Kopplung des ersten Chips mit dem zweiten Chip gepaart sind.

Description

GEBIET DER ERFINDUNG
Ausführungsformen der Erfindung beziehen sich auf Ein-/Ausgabe-Architekturen und Schnittstellen. Insbesondere beziehen sich Ausführungsformen der Erfindung auf On-Package-Ein-/Ausgabe-Architekturen und Schnittstellen mit hoher Bandbreite.
HINTERGRUND
Verbindungen mit hoher Bandbreite zwischen Chips unter Verwendung von konventionellen Ein-/Ausgabe-(I/O)-Schnittstellen erfordern signifikante Leistung und Chip-Fläche. Deshalb sind bei Anwendungen, die erheblich reduzierten Energieverbrauch und/oder eine kleinere Chip-Fläche erfordern, diese konventionellen I/O-Schnittstellen nicht wünschenswert.
Konventionelle I/O-Schnittstellen weisen wenigstens teilweise aufgrund ihrer signifikanten Leistungs- und Chip-Flächen-Anforderungen eine begrenzte Konfigurierbarkeit und Skalierbarkeit auf.
Konventionelle I/O-Schnittstellen weisen physikalische Schichten auf, die gemäß den Anforderungen der Schnittstelle konzipiert und angepasst sind. Deshalb erfordern konventionelle I/O-Schnittstellen, die unterschiedliche Konfigurationen aufweisen, ein unterschiedliches physikalisches Schicht-Design. Signifikante Zeit und Leistung ist erforderlich, um das physikalische Schicht-Design für jede unterschiedliche Schnittstelle anzupassen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die erfindungsgemäßen Ausführungsformen werden aus der nachstehend gegebenen ausführlichen Beschreibung und aus den begleitenden Zeichnungen von verschiedenen erfindungsgemäßen Ausführungsformen vollständiger verstanden, die jedoch die Erfindung nicht auf die spezifischen beschriebenen Ausführungsformen beschränken sollen, sondern lediglich der Erläuterung und dem Verständnis dienen.
1 ist ein Blockdiagramm einer Ausführungsform eines Multichip-Bausteins (MCP), der On-Package-Ein-/Ausgabe-(OPIO)-Schnittstellen zwischen wenigstens zwei Chips aufweist.
2 ist ein Blockdiagramm von Ausführungsformen von Sende- und Empfangsschaltungen, die als Cluster für die Master-Slave-OPIO-Schnittstellenkonfigurationen organisiert sind.
3 ist ein weiteres Blockdigramm von Ausführungsformen von Sende- und Empfangsschaltungen, die als Cluster für die Master-Slave OPIO-Schnittstellenkonfigurationen organisiert sind.
4 ist ein Blockdiagramm von Ausführungsformen von Sende- und Empfangsschaltungen, die als Cluster für Peer-to-Peer-(P2P)-OPIO-Schnittstellenkonfigurationen organisiert sind.
5 ist ein Diagramm einer Ausführungsform einer physikalischen Schicht-Schnittstelle.
6 ist ein Blockdiagramm einer Ausführungsform einer Elektronik.
AUSFÜHRLICHE BESCHREIBUNG
Geclusterte OPIO können verwendet werden, um eine konfigurierbare Schnittstelle bereitzustellen und einen Chip mit einem oder mehreren anderen Chips zu koppeln, ohne spezifisch konzipierte physikalische Schichten für Schnittstellen zu erfordern, die unterschiedliche Konfigurationen von Merkmalen aufweisen. Beispielsweise können OPIO verwendet werden, um einen Prozessor mit einem anderen Prozessor im gleichen Gehäuse oder einem Prozessor mit einem Speicherbaustein zu koppeln. Andere Beispiele schließen die Verwendung einer skalierbaren geclusterten OPIO-Schnittstelle ein, um eine CPU mit dem Cache oder anderen Nichtspeicherbausteinen von unterschiedlichen Arten zu koppeln. Die gekoppelten Chips und die OPIO-Schnittstelle könnten sich beispielsweise in einem Multichip-Paket (MCP) oder in gestapelten 3D-Konfigurationen befinden.
OPIO-Schaltungen können in skalierbaren Clustern organisiert sein, von denen jedes das gleiche physikalische Schicht-Design verwendet, um unterschiedliche Schnittstellenanforderungen zufriedenzustellen. Bei einer Ausführungsform ist ein Cluster eine Gruppe von Datensendern oder -empfängern, die ein weitergeleitetes Taktsignal gemeinsam benutzen. Bei einer Ausführungsform schließen konfigurierbare Schnittstellenmerkmale ein oder mehr aus Folgendem ein: Bandbreite, Voll- und Halbduplexbetrieb, Frequenz, Level der Serialisierung von Daten, 2-Level-Pulsamplitudenmodulation (2-PAM) und 4-Level-Pulsamplitudenmodulation (4-PAM) und eine symmetrische oder asymmetrische Sende- und Empfangsbandbreite. Bei einer Ausführungsform ist der große Bereich an Flexibilität bei der Verwendung der gleichen OPIO-Cluster für unterschiedliche Schnittstellen wenigstens teilweise auf den geringen Abstand zwischen den gekoppelten Chips zurückzuführen. Bei einer Ausführungsform ist die Flexibilität wenigstens teilweise auf Empfangsschaltungen zurückzuführen, die einen programmierbaren Abschluss aufweisen, der (als schwacher oder voll angepasster Abschluss) deaktiviert oder aktiviert sein kann, während der Abstand und/oder die Datenrate zwischen den Chips zunimmt, was Konfigurationen ermöglicht, die einen unterschiedlichen Abstand zwischen Chips, unterschiedliche Bandbreiten und unterschiedlichen Stromverbrauch erfordern.
Bei einer Ausführungsform wird das gleiche physikalische Schicht-Design für jeden Cluster für OPIO-Schnittstellen verwendet, die unterschiedliche Schnittstellenanforderungen aufweisen, was die Wiederverwendung von OPIO-Clustern für unterschiedliche Schnittstellen des Chips ermöglicht. Die Verwendung von OPIO-Clustern kann beispielsweise Zeit, Aufwand und Ausgaben eliminieren, die mit spezifisch konzipierten Schnittstellen verbunden sind. Beispielsweise ist das gleiche physikalische Schicht-Design für eine Schnittstelle, die Halbduplexbetrieb erfordert, und für eine Schnittstelle, die Vollduplexbetrieb erfordert, verwendbar.
1 ist ein Blockdiagramm einer Ausführungsform eines Multichip-Bausteins (MCP), der OPIO-Schnittstellen zwischen wenigstens zwei Chips aufweist. Das Beispiel von 1 veranschaulicht zwei Chips mit Schnittstellen; es kann jedoch jegliche Anzahl von Chips innerhalb eines Pakets unter Verwendung der hier beschriebenen Techniken miteinander verbunden sein.
Gehäuse 100 kann jede Art von Gehäuse sein, die mehrere Chips mit integrierten Schaltungen enthalten kann. Im Beispiel von 1 enthält Gehäuse 100 Chip 120 und Chip 140. Diese Chips können beispielsweise Prozessoren, Speicherbausteine (z. B. eDRAM, DRAM, gestapelter DRAM, Flash, PCM usw.), Grafikprozessoren usw. sein.
Bei einer Ausführungsform schließt Chip 120 die OPIO-Sender 125 und OPIO-Empfänger 130 ein. Ähnlich schließt Chip 140 die OPIO-Sender 145 und die OPIO-Empfänger 150 ein. Die Sender 125 sind mit den Empfängern 150 gekoppelt, und die Sender 145 sind mit den Empfängern 130 gekoppelt. Wie in den folgenden Abschnitten dieser Anmeldung in Bezug auf die 2–4 beschrieben, können Sendeschaltungen und Empfangsschaltungen in skalierbare Cluster organisiert sein. Bei einer Ausführungsform sind beispielsweise die OPIO-Sender 125 und -Empfänger 130 und die OPIO-Sender 145 und -Empfänger 150 als skalierbare Cluster organisiert (nicht dargestellt in 1).
Bei einer Ausführungsform ist der Spalt 175 zwischen Chip 120 und Chip 140 relativ klein. Bei einer Ausführungsform ist der Spalt 175 kleiner als 20 mm. Bei einer Ausführungsform ist der Spalt 175 kleiner als 10 mm. Bei einer Ausführungsform beträgt der Spalt 175 annäherungsweise 1,5 mm. Bei anderen Ausführungsformen kann der Spalt 175 kleiner als 1,5 mm sein.
Im Allgemeinen gilt, dass, je kleiner der Spalt 175 ist, desto größer ist die Bandbreite, die zwischen den Chips bereitgestellt werden kann.
Bei einer Ausführungsform sind die Schnittstellen zwischen dem Sender 125 und dem Empfänger 150 und zwischen dem Sender 145 und dem Empfänger 130 referenzbezogene Schnittstellen mit relativ hoher Geschwindigkeit. Bei einer Ausführungsform sind die Schnittstellen CMOS-Schnittstellen zwischen Chip 120 und Chip 140. Bei einer Ausführungsform sind die Sender 125 und 145 impedanzangepasste CMOS-Sender und es wird kein Abschluss und keine Entzerrung bereitgestellt. Bei einer Ausführungsform sind die Sender 125 und 145 impedanzangepasste CMOS-Sender und es wird ein sehr schwacher Abschluss und keine Entzerrung bereitgestellt.
Bei einer Ausführungsform wird ein weitergeleitetes Taktsignal für ein Cluster von Signalen gesendet. Das weitergeleitete Taktsignal kann differenziell sein oder auch nicht.
Bei einer Ausführungsform wird ein längenübereingestimmtes Routing zwischen den Sendern und den Empfängern bereitgestellt. Bei einer Ausführungsform wird ein minimaler ESD-Schutz (Schutz gegen elektrostatische Entladung) (nur 70 Volt) für die Schnittstellen zwischen den Chips 120 und 140 bereitgestellt.
Bei einer Ausführungsform kann die Verwendung von einem CMOS-Sender und -Empfänger mit keinem oder schwachem Empfängerabschluss und keiner Entzerrung die I/O-Leistung reduzieren. Ein vereinfachtes Takten mit einem weitergeleiteten Takt pro Cluster von Signalen und keinem Per-Pin-De-skew kann aufgrund sorgfältigem längenübereingestimmtem Routing reduzierter Takt-Leistung erreicht werden. Deshalb stellen die hier beschriebenen Architekturen eine hohe Bandbreite zwischen Chips bei sehr niedriger Leistung, Fläche und Latenzzeit bereit.
Die hier beschriebenen Architekturen können auch erweitert werden, um diskrete Gehäuse mit vollständigem ESD-Schutz für Mobilfunkanwendungen mit kleinen Formfaktoran bei niedrigen Datenraten zu erreichen. Mehrebenen-(z. B. M-PAM)-Signalisierung kann bei höheren Datenraten verwendet werden, um die Taktfrequenz niedrig zu halten.
2 ist ein Blockdiagramm von Ausführungsformen von Sende- und Empfangsschaltungen, die als Cluster für eine Master-Slave-OPIO-Schnittstellenkonfiguration organisiert sind. Eine Master-Slave-Schnittstellenkonfiguration kann beispielsweise verwendet werden, um einen Prozessor mit einem Speicher zu koppeln.
Jede der Konfigurationen 200–203 schließt Boxen ein, die Cluster von Schaltungen repräsentieren. Beispielsweise schließt Konfiguration 200 vier Datencluster mit der Bezeichnung „Tx” (Sendecluster) oder „Rx” (Empfangscluster), ein Anforderungscluster mit der Bezeichnung „Anforderung”, ein Seitenbandcluster mit der Bezeichnung „Seitenband” und einen Taktgenerator mit der Bezeichnung „PLL” ein.
Bei einer Ausführungsform sind geclusterte OPIO-Schnittstellen in einer Vielzahl von Arten konfigurierbar, um unterschiedliche Chips zu koppeln, die unterschiedliche Schnittstellenanforderungen aufweisen, und das gleiche physikalische Schicht-Design kann für jede der unterschiedlichen Schnittstellen verwendet sein. Beispielsweise können geclusterte OPIO-Schnittstellen Chips koppeln, die unterschiedliche Protokolle erfordern (z. B. Speicher und Nichtspeicher-Protokolle, Master-Slave- und Peer-to-Peer-Protokolle), eine konfigurierbare Bandbreite, Voll- und Halbduplexbetrieb, Frequenz, Levels der Serialisierung, Levels der Pulsamplitudenmodulation (z. B. 2-PAM oder 4-PAM), eine symmetrische oder asymmetrische Anzahl an Sende- und Empfangsclustern usw. aufweisen. Bei einer Ausführungsform sind die Schnittstellen beim Booten oder während der Laufzeit der Chips dynamisch konfigurierbar. Eine dynamische Konfiguration von einem oder mehreren der Schnittstellenmerkmale kann beispielsweise über Steuerregister und Seitenband-Signalisierung erreicht werden.
Die Datencluster der Konfiguration 200–203 sind in Sendecluster (bezeichnet mit „Tx”) und Empfangscluster (bezeichnet mit „Rx”) getrennt und veranschaulichen Ausführungsformen für den Vollduplexbetrieb. Im Vollduplexbetrieb sind einige der leitfähigen Leitungen, die zwei oder mehr Chips koppeln, dem Senden und einige der Leitungen dem Empfangen zugeordnet, was das gleichzeitige Senden und Empfangen von Daten zulässt.
Bei einer Ausführungsform sind die Empfangs- und Sendeschaltungen in N Cluster organisiert, wobei jedes der N Cluster M Datenbits umfasst, und wobei N und M konfigurierbar sind, um eine Bandbreite einer Schnittstelle zwischen den Chips dynamisch zu verändern. Bei einer Ausführungsform kann die Anzahl an Datenclustern (N) und die Anzahl an Datenbits in jedem Datencluster (M) für feine Bandbreitenskalierung statisch konfiguriert sein, indem das gleiche physikalische Schicht-Design für jedes der N Datencluster verwendet wird.
Jede der Konfigurationen 200–203 schließt ein einzelnes Anforderungscluster ein, das beispielsweise Schaltungen einschließt, um Befehls- und Adressinformationen zu kommunizieren. Ein oder mehr Anforderungscluster können für Speicheranwendungen verwendet sein. Beispielsweise schließen Schnittstellenschaltungen zwischen einem Chip, der einen Prozessor einschließt, und einem Chip, der Speicher einschließt, ein Anforderungscluster ein.
Bei einigen Ausführungsformen kann jedes Datencluster ein oder mehr ECC-Bits, ein oder mehrere weitergeleitete Taktsignale und/oder ein oder mehrere gültige Bits einschließen.
Bei einer solchen Ausführungsform werden das eine oder die mehreren ECC-Bits für die Fehlererkennung und -korrektur verwendet. Bei einer Ausführungsform werden ein oder mehrere gültige Bits verwendet, um die Gültigkeit von Sendedaten anzuzeigen.
Daten (mit oder ohne ECC-Bits, gültigen Bits oder anderen Overhead- oder Steuerbits), Befehlsbits und Adressbits können serialisiert und/oder paketiert werden. Bei einer Ausführungsform minimiert eine solche Serialisierung die Anzahl an Anschlussleitungen (z. B. C4-Bumps mit On-Package-Traces oder Through Silicon Vias (TSVs)) und/oder die Siliziumfläche. Der Grad der Serialisierung oder Deserialisierung kann abhängig von der Anwendung geändert werden (z. B. 4:1:4 für MCP und 2:1:2 für TSV, die eine höhere I/O-Dichte aufweisen können).
Bei einer Ausführungsform kann eine OPIO-geclusterte Schnittstelle im Vollduplexbetrieb mit der gleichen oder einer ungleichen Anzahl an Tx- und Rx-Clustern betrieben werden. Die Konfigurationen 200, 201 und 203 veranschaulichen Vollduplexbetrieb mit einer gleichen Anzahl an Tx- und Rx-Clustern (d. h., symmetrische Tx und Rx). Die Konfiguration 202 veranschaulicht eine ungleiche Anzahl an Tx- und Rx-Clustern (d. h., asymmetrische Tx und Rx). Die asymmetrische Bandbreite für das Senden und Empfangen kann die Leistung bei einigen Schnittstellen oder für einige Anwendungen oder Verkehrsaufkommen verbessern.
Bei einer Ausführungsform wird ein Seitenbandcluster für „Handshake”-Signale und andere Signale mit niedriger Geschwindigkeit verwendet. Handshake-Signale werden beispielsweise bei einem Initialisierungsprozess verwendet, um die Kommunikation herzustellen und/oder eine Schnittstellenkonfiguration, einen Zustand und/oder eine Bereitschaft festzulegen.
Bei einer Ausführungsform ist die Datenrate der OPIO-Schnittstelle über einen weiten Bereich vollständig skalierbar. Beispielsweise können Datenraten von 0–24 GT/s skalierbar sein. Bei sehr niedrigen Frequenzen kann die DLL so eingestellt sind, dass sie eine maximale Verzögerung aufweist.
Bei einer Ausführungsform können mehrere Speichergeräte (z. B. gestapelter DRAM oder NVM) mit dem gleichen OPIO-Link gekoppelt sein. Bei einer solchen Ausführungsform kann ein Logikchip (nicht dargestellt) verwendet werden, um mehrere Verbindungen mit niedriger Bandbreite (z. B. Through Silicon Via (TSV) unter Verwendung von Wide I/O) in eine einzelne OPIO-Schnittstelle mit hoher Bandbreite zu kombinieren. Bei einer weiteren.
Ausführungsform mag ein zusätzlicher Logik-Chip nicht erforderlich sein, indem ein DRAM- oder NVM-Chip direkt oben auf den Prozessor gesetzt wird und eine OPIO-Schnittstelle für die TSV-Verbindung (anstatt beispielsweise, Wide I/O) für eine höhere Bandbreite verwendet wird.
3 ist ein weiteres Blockdiagramm von Ausführungsformen der Sende- und Empfangsschaltungen, die als Cluster für Master-Slave-OPIO-Schnittstellenkonfigurationen organisiert sind. Die Konfigurationen 300 und 301 veranschaulichen Halbduplexbetrieb mit Datenclustern, die Transceiver einschließen (z. B. Schaltungen sowohl für das Senden als auch Empfangen, die mit dem gleichen Ein-/Ausgabe-Pad verbunden sind). Im Halbduplexbetrieb werden die gleichen leitfähigen Leitungen sowohl für das Senden als auch für das Empfangen verwendet. Bei einer Ausführungsform kann der Halbduplexbetrieb mit Bus-Umkehrung für Schnittstellen oder Anwendungen verwendet werden, bei denen eine gleichzeitige Bandbreite in jeder Richtung nicht erforderlich ist und/oder maximale Bandbreitennutzung in irgendeiner Richtung für eine gegebene Zahl von leitfähigen Leitungen erforderlich ist. Bei einer Halbduplexkonfiguration beeinflusst die Menge an Zeit, die in jeder Richtung aufgewandt wird, die Bandbreite.
Bei einer Ausführungsform sind geclusterte OPIO-Schnittstellenschaltungen statisch konfigurierbar, um Vollduplexbetrieb oder Halbduplexbetrieb zu unterstützen, indem das gleiche physikalische Schicht-Design verwendet wird. Bei einer weiteren Ausführungsform kann der Vollduplexbetrieb oder Halbduplexbetrieb dynamisch konfiguriert sein (z. B. während des Bootens oder der Laufzeit des Chips).
4 ist ein Blockdiagramm von Ausführungsformen von Sende- und Empfangsschaltungen, die als Cluster für Peer-to-Peer-(P2P)-OPIO-Schnittstellenkonfigurationen (z. B. für Schnittstellen, die einen Prozessor mit einem anderen Prozessor oder einem Chipsatz koppeln) organisiert sind. Konfiguration 400 schließt zwei Datencluster ein, die Sender und Empfänger umfassen, sowie ein Steuercluster. Das Steuercluster kann beispielsweise Handshake-Steuerungen einschließen, um zwei oder mehr gekoppelte Chips zu initialisieren. Wie oben beschrieben, können die Cluster statisch oder dynamisch konfiguriert sein und die unterschiedlichen Schnittstellenkonfigurationen verwenden das gleiche physikalische Schicht-Schaltungsdesign.
5 ist ein Diagramm einer Ausführungsform einer physikalischen Schicht-Schnittstelle. Die physikalische Schicht-Schnittstelle von 5 kann die in Bezug auf 1 oben beschriebenen Schnittstellen bereitstellen. Chip 500 und Chip 550 befinden sich in einem einzelnen Gehäuse und sind wie oben beschrieben physikalisch mit einem relativ kleinen Spalt dazwischen positioniert.
Das Beispiel von 5 stellt das Senden von Chip 500 zu Chip 550 bereit. Eine ähnliche physikalische Schicht-Schnittstelle kann verwendet werden, um von Chip 550 zu Chip 500 zu senden. Das Beispiel von 5 stellt einen 4:1-Multiplexmechanismus bereit, der optional ist und für bestimmte Ausführungsformen eliminiert werden kann, oder andere Multiplex-Verhältnisse können beispielsweise basierend auf Sendegeschwindigkeiten verglichen mit internen Taktsignalen usw. unterstützt werden.
Bei einer Ausführungsform empfängt der Multiplexer 510 Eingangssignale von 4 N-Leitungen und ein Taktsignal bei F GHz. Bei einer Ausführungsform wird der Multiplexer 510 von einem Taktsignal eines 2F GHz-Phasenregelkreises (PLL) 520 angesteuert.
Bei einer Ausführungsform wird das Signal des 2F GHz-PLL 520 auch an Puffer 535 bereitgestellt, um an Chip 550 über die Sendeleitung 545 gesendet zu werden. Bei einer Ausführungsform wird nur ein solches weitergeleitetes Taktsignal pro Cluster von N Datensignalen gesendet, wobei N ein oder mehrere Bits (beispielsweise N = 1, 8, 16, 32 Datenbits) sein kann. Der Multiplexer 510 multiplext die 4 N Signale zu N Leitungen, die an die Puffer 530 zum Senden an Chip 550 über die Sendeleitungen 540 bereitgestellt werden sollen.
Puffer 560 auf Chip 550 empfängt das 2F GHz-Taktsignal von der Sendeleitung 545. Ähnlich empfangen die Puffer 555 die Signale von N Leitungen über die Sendeleitungen 540. Bei einer Ausführungsform steuert das 2F GHz-Signal von Puffer 560 eine digitale oder analoge Verzögerungsregelschleife (DLL) 580 an, die wiederum den Sampler 570 ansteuert.
Sampler 570 latcht die Signale von N Leitungen, die von Puffer 555 zu 2 N Leitungen mit einem 2F GHz-Taktsignal unter Verwendung beider Flanken des Taktes, die an Demultiplexer 590 gesendet werden, auch angesteuert durch die DLL 580. Der Demultiplexer 590 stellt die Signale von 4 N Leitungen und das F GHz-Taktsignal, das ursprünglich von Multiplexer 510 auf Chip 500 empfangen wurde, wieder her. Deshalb können die Signale von 4 N Leitungen von Chip 500 zu Chip 550 über die Sendeleitungen 540 und 545 gesendet werden.
6 ist ein Blockdiagramm einer Ausführungsform einer Elektronik. Die in 6 veranschaulichte Elektronik soll eine Auswahl an Elektronik (entweder drahtgebunden oder drahtlos) darstellen, einschließlich beispielsweise eines Tablet-Geräts, Smartphones, Desktop-Computer-Systems, Laptop-Systems, Servers usw. Alternative Elektronik kann mehr, weniger und/oder unterschiedliche Komponenten einschließen.
Eine oder mehrere der in 6 veranschaulichten Komponenten können miteinander unter Verwendung der hier beschriebenen OPIO-Architekturen verbunden sein.
Beispielsweise können Mehrprozessor-Chips miteinander verbunden sein oder ein Prozessor und ein Cache-Speicher oder dynamischer Random Access Memory usw. Elektronik 600 beinhaltet Bus 605 oder ein anderes Kommunikationsgerät, um Informationen zu kommunizieren, und die Prozessoren 610, die mit dem Bus 605 gekoppelt sind und Informationen verarbeiten können. Elektronik 600 kann mehrere Prozessoren und/oder Koprozessoren einschließen. Elektronik 600 kann weiter Direktzugriffsspeicher (Random Access Memory, RAM) oder ein anderes dynamisches Speichergerät 620 (als Speicher bezeichnet), das mit Bus 605 gekoppelt ist, beinhalten, und sie kann Informationen und Befehle speichern, die von den Prozessoren 610 ausgeführt werden können. Speicher 620 kann auch zum Speichern von temporären Variablen oder anderen Zwischeninformationen während einer Ausführung von Befehlen durch die Prozessoren 610 verwendet werden.
Die Elektronik 600 kann ebenfalls Read Only Memory (ROM) und/oder ein anderes statisches Speichergerät 630 gekoppelt mit dem Bus 605 umfassen, das statische Informationen und Anweisungen für die Prozessoren 610 speichern kann. Das Datenspeichergerät 640 kann mit Bus 605 gekoppelt sein, um Informationen und Anweisungen zu speichern. Das Datenspeichergerät 640 (beispielsweise eine Magnetdiskette oder optische Disc und ein entsprechendes Laufwerk) kann mit der Elektronik 600 gekoppelt sein.
Die Elektronik 600 kann auch über den Bus 605 mit dem Anzeigegerät 650 gekoppelt sein, das jede Art von Anzeigegerät wie ein Touchscreen sein kann, um einem Benutzer Informationen anzuzeigen. Das Eingabegerät 660 kann jede Art von Schnittstelle und/oder Gerät sein, um einem Benutzer zu ermöglichen, eine Eingabe in Elektronik 600 bereitzustellen. Das Eingabegerät kann Tasten und/oder Schaltflächen, einen Sprach- oder Lautsprechereingang einschließen, um Informationen und eine Befehlsauswahl an die Prozessoren 610 zu kommunizieren.
Die Elektronik 600 kann weiter die Sensoren 670 einschließen, die verwendet werden können, um die Funktionalität zu unterstützen, die durch Elektronik 600 bereitgestellt wird. Die Sensoren 670 können beispielsweise ein Gyroskop, einen Annäherungsschalter, einen Lichtsensor usw. einschließen. Jegliche Anzahl von Sensoren und Sensortypen können unterstützt werden.
Die Elektronik 600 kann weiter die Netzwerkschnittstellen 680 umfassen, um Zugriff zu einem Netzwerk, wie beispielsweise einem lokalen Netzwerk zu ermöglichen. Die Netzwerkschnittstellen 680 können zum Beispiel eine drahtlose Netzwerkschnittstelle einschließen, die Antenne 685 aufweist, welche eine oder mehrere Antennen repräsentieren kann. Die Netzwerkschnittstellen 680 können ebenfalls beispielsweise eine verdrahtete Netzwerkschnittstelle einschließen, um mit entfernten Geräten über das Netzwerkkabel 687 zu kommunizieren, das beispielsweise ein Ethernetkabel, ein Koaxialkabel, ein Lichtwellenleiter, ein serielles Kabel oder ein paralleles Kabel sein kann.
Bei einer Ausführungsform können die Netzwerkschnittstellen 680 Zugriff auf ein lokales Netzwerk bereitstellen, indem sie beispielsweise dem Standard IEEE 802.11b und/oder IEEE 802.11g und/oder IEEE 802.11n entspricht, und/oder die drahtlose Netzwerkschnittstelle kann Zugriff auf ein Personal Area Network bereitstellen, indem sie beispielsweise Bluetooth-Standards entspricht. Andere drahtlose Netzwerkschnittstellen und/oder Protokolle können ebenfalls unterstützt werden.
IEEE 802.11b entspricht IEEE Std. 802.11b-1999 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Lager (PHY) Spezifikationen: Erweiterung der physikalischen Schicht mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 16. September 1999, sowie zugehörige Dokumente. IEEE 802.11g entspricht IEEE Std. 802.11g-2003 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Lager (PHY) Spezifikationen, Zusatz 4: Weitere Erweiterung mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 27. Juni 2003, sowie zugehörige Dokumente. Bluetooth-Protokolle sind beschrieben in „Spezifikation des Bluetooth-Systems: Kern, Version 1.1”, veröffentlicht am 22. Februar 2001 von der Bluetooth Special Interest Group, Inc. Associated, und vorherige oder nachfolgende Versionen des Bluetooth-Standards können ebenfalls unterstützt werden.
Zusätzlich zu oder anstatt Kommunikation über Wireles-LAN-Standards, kann/können Netzwerkschnittstelle(n) 680 drahtlose Kommunikationen unter Verwendung von beispielsweise Zeitmultiplexverfahren, Vielfachzugriffs-(TDMA)-Protokollen, Global System for Mobile Communications-(GSM)-Protokollen, Code Division, Multiple Access-(CDMA)-Protokollen und/oder jede andere Art von drahtlosem Datenübertragungsprotokoll ermöglichen.
Verweise in der Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer erfindungsgemäßen Ausführungsform enthalten ist. Die Verwendung des Ausdrucks „in einer Ausführungsform” an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf die gleiche Ausführungsform.
Während die Erfindung bezogen auf verschiedene Ausführungsformen beschrieben wurde, werden Fachleute erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern mit Modifikationen und Änderungen im Sinne und innerhalb des Schutzbereichs der angefügten Ansprüche betrieben werden kann. Die Beschreibung soll somit als veranschaulichend anstatt einschränkend angesehen werden.

Claims

Vorrichtung, umfassend: referenzbezogene Sendeschaltungen und referenzbezogene Empfangsschaltungen auf einem ersten Chip zur Kopplung mit einem zweiten Chip, wobei die Sendeschaltungen eine Impedanzanpassung und keine Entzerrung aufweisen und die Empfangsschaltungen keine Entzerrung aufweisen, die Sendeschaltungen und die Empfangsschaltungen statisch konfigurierbare Merkmale aufweisen und in Clustern organisiert sind, und wobei die Cluster das gleiche physikalische Schicht-Schaltungsdesign für unterschiedliche Konfigurationen der konfigurierbaren Merkmale aufweisen und die konfigurierbaren Merkmale Halbduplexbetrieb und Vollduplexbetrieb einschließen, wobei der erste Chip und der zweite Chip sich im gleichen Gehäuse befinden, und wobei eine Vielzahl von leitfähigen Leitungen zur Kopplung des ersten Chips mit dem zweiten Chip gepaart sind.
Vorrichtung nach Anspruch 1, wobei die konfigurierbaren Merkmale während der Laufzeit des ersten Chips und des zweiten Chips dynamisch konfigurierbar sind.
Vorrichtung nach Anspruch 2, wobei die konfigurierbaren Merkmale weiter eine Bandbreite einer Schnittstelle zwischen dem ersten Chip und dem zweiten Chip umfassen, und wobei die Bandbreite durch Konfigurieren der Anzahl an Clustern und einer Anzahl an Datenbits in jedem der Cluster konfigurierbar ist.
Vorrichtung nach Anspruch 2, wobei die konfigurierbaren Merkmale weiter ein ECC-Bit für die Fehlererkennung und -korrektur und ein gültiges Bit zur Anzeige, dass Daten in jedem der Cluster gültig sind, umfassen.
Vorrichtung nach Anspruch 2, wobei die konfigurierbaren Merkmale weiter symmetrische und asymmetrische Empfangs- und Sendebandbreite umfassen.
Vorrichtung nach Anspruch 2, wobei die konfigurierbaren Merkmale weiter 2-Level-Pulsamplitudenmodulation (2-PAM) und 4-Level-Pulsamplitudenmodulation (4-PAM) umfassen.
Vorrichtung nach Anspruch 2, wobei jedes der Cluster weiter ein weitergeleitetes Taktsignal umfasst, und wobei die konfigurierbaren Merkmale weiter eine Frequenz des weitergeleiteten Taktsignals umfassen.
Vorrichtung nach Anspruch 7, wobei die konfigurierbaren Merkmale weiter eine referenzbezogene oder differenzielle Eigenschaft des weitergeleiteten Taktsignals umfassen.
Vorrichtung nach Anspruch 2, wobei die konfigurierbaren Merkmale weiter einen Grad der Serialisierung von Daten umfassen.
Vorrichtung nach Anspruch 2, wobei die Empfangsschaltungen einen programmierbaren Abschluss aufweisen.
Vorrichtung nach Anspruch 2, weiter umfassend: Schaltungen, die als ein Cluster zum initialisieren der Schnittstelle über Seitenbandsignale organisiert sind.
Vorrichtung nach Anspruch 2, wobei die konfigurierbaren Merkmale Protokolle für die Kommunikation zwischen dem ersten Chip und dem zweiten Chip umfassen, die ein Master-Slave-Protokoll und ein Peer-to-Peer-Protokoll einschließen.
Vorrichtung nach Anspruch 12, weiter umfassend Schaltungen, die als ein Cluster organisiert sind, um wenigstens eines aus Befehlen, Steuerinformationen und Anforderungen für das Master-Slave-Protokoll zu kommunizieren.
System umfassend: eine Rundstrahlantenne; und referenzbezogene Sendeschaltungen und referenzbezogene Empfangsschaltungen auf einem ersten Chip zur Kopplung mit einem zweiten Chip, wobei die Sendeschaltungen eine Impedanzanpassung und keine Entzerrung aufweisen und die Empfangsschaltungen keine Entzerrung aufweisen, die Sendeschaltungen und die Empfangsschaltungen statisch konfigurierbare Merkmale aufweisen und in Clustern organisiert sind, und wobei die Cluster das gleiche physikalische Schicht-Schaltungsdesign für unterschiedliche Konfigurationen der konfigurierbaren Merkmale aufweisen und die konfigurierbaren Merkmale Halbduplexbetrieb und Vollduplexbetrieb einschließen, wobei der erste Chip und der zweite Chip sich im gleichen Gehäuse befinden, und wobei eine Vielzahl von leitfähigen Leitungen zur Kopplung des ersten Chips mit dem zweiten Chip gepaart sind.
System nach Anspruch 14, wobei die konfigurierbaren Merkmale während der Laufzeit des ersten Chips und des zweiten Chips dynamisch konfigurierbar sind.
System nach Anspruch 15, wobei die konfigurierbaren Merkmale weiter eine Bandbreite einer Schnittstelle zwischen dem ersten Chip und dem zweiten Chip umfassen, und wobei die Bandbreite durch Konfigurieren der Anzahl an Clustern und einer Anzahl an Datenbits in jedem der Cluster konfigurierbar ist.
System nach Anspruch 15, wobei jedes der Cluster weiter ein weitergeleitetes Taktsignal umfasst, und wobei die konfigurierbaren Merkmale weiter umfassen: eine Frequenz des weitergeleiteten Taktsignals; eine referenzbezogene oder differenzielle Eigenschaft des weitergeleiteten Taktsignals; ein ECC-Bit für die Fehlererkennung und -korrektur und ein gültiges Bit zur Anzeige, dass Daten in jedem der Cluster gültig sind; symmetrische und asymmetrische Empfangs- und Sendebandbreite; 2-Level-Pulsamplitudenmodulation (2-PAM) und 4-Level-Pulsamplitudenmodulation (4-PAM); ein Grad der Serialisierung von Daten; und Protokolle für die Kommunikation zwischen dem ersten Chip und dem zweiten Chip, einschließlich eines Master-Slave-Protokolls und eines Peer-to-Peer-Protokolls.
System nach Anspruch 14, wobei die Empfangsschaltungen einen programmierbaren Abschluss aufweisen.
System nach Anspruch 14, weiter umfassend: Schaltungen, die als ein Cluster zum Initialisieren der Schnittstelle über Seitenbandsignale organisiert sind.
System nach Anspruch 14, weiter umfassend Schaltungen, die als ein Cluster organisiert sind, um wenigstens eines aus Befehlen, Steuerinformationen und Anforderungen für das Master-Slave-Protokoll zu kommunizieren.