DE112011106014T5

DE112011106014T5 - Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Ein-/Ausgabe-Schnittstellen

Info

Publication number: DE112011106014T5
Application number: DE112011106014.9T
Authority: DE
Inventors: Nasser A. Kurd; Thomas P. Thomas
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2014-09-11
Also published as: CN103999008A; US20130300475A1; US8736328B2; CN103999008B; WO2013095549A1

Abstract

Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Eingabe-/Ausgabe-Schnittstellen. Eine Filter-Phasenregelschleifenschaltung in einem Mastergerät auf einem ersten ungehäusten Chip (Die) stellt ein Taktsignal bereit, das eine Frequenz von 2F aufweist. Eine lokale Phasenregelschleifenschaltung in dem Mastergerät auf dem ersten ungehäusten Chip ist mit der Filter-Phasenregelschleifenschaltung gekoppelt, um ein Taktsignal an Funktionskomponenten des Mastergeräts durch eine lokale Taktteilerschaltung bereitzustellen, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen. Eine Remote-Phasenregelschleifenschaltung in einem Slavegerät auf einem zweiten ungehäusten Chip ist mit der Filter-Phasenregelschleife gekoppelt, um ein Taktsignal an eine oder mehrere Funktionskomponenten des Slavegeräts durch eine lokale Taktteilerschaltung bereitzustellen, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen.

Description

TECHNISCHES GEBIET
Ausführungsformen der Erfindung beziehen sich auf Ein-/Ausgabe-Architekturen und -Schnittstellen. Insbesondere beziehen sich Ausführungsformen der Erfindung auf On-Package-Ein-/Ausgabe-Architekturen (on-package input/output, OPIO) und -Schnittstellen mit hoher Bandbreite.
HINTERGRUND
Verbindungen mit hoher Bandbreite zwischen Chips unter Verwendung von konventionellen Ein-/Ausgabe-(I/O)-Schnittstellen erfordern signifikante Leistung und Chip-Fläche. Deshalb sind bei Anwendungen, die einen erheblich reduzierten Energieverbrauch und/oder eine kleinere Chip-Fläche erfordern, diese konventionellen Schnittstellen nicht wünschenswert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ausführungsformen der Erfindung werden beispielhaft und in keiner Weise einschränkend in den Figuren der beigefügten Zeichnungen dargestellt, in denen sich gleiche Bezugsnummern auf ähnliche Elemente beziehen.
1 ist ein Blockdiagramm einer Ausführungsform eines Multi-Chip-Moduls (Multichip Package, MCP), das On-Package-Ein-/Ausgabe-Schnittstellen (OPIO-Schnittstellen) zwischen mindestens zwei Chips aufweist.
2 stellt eine Ausführungsform einer Taktarchitektur dar, die zum Beispiel mit der OPIO-Schnittstelle von 1 verwendet werden kann.
3 stellt eine Ausführungsform einer Schaltung zum Bereitstellen eines lokalen Taktsignals dar.
4 stellt eine Ausführungsform einer angepassten und gerasterten Empfängertaktarchitektur dar.
5 ist ein Blockdiagramm einer Ausführungsform einer Elektronik.
AUSFÜHRLICHE BESCHREIBUNG
Bei der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt. Ausführungsformen der Erfindung können jedoch ohne diese spezifischen Details umgesetzt werden. In anderen Fällen wurden allgemein bekannte Schaltungen, Anordnungen und Techniken nicht im Detail gezeigt, um das Verständnis dieser Beschreibung nicht zu verschleiern.
1 ist ein Blockdiagramm einer Ausführungsform eines Multi-Chip-Moduls (MCP), das OPIO-Schnittstellen zwischen mindestens zwei Chips aufweist. Das Beispiel von 1 veranschaulicht zwei Chips mit Schnittstellen; es kann jedoch eine beliebige Anzahl von Chips innerhalb eines Moduls unter Verwendung der hier beschriebenen Techniken miteinander verbunden sein.
Modul 100 kann jede Art von Modul sein, das mehrere Chips mit integrierten Schaltungen umfassen kann. Im Beispiel von 1 umfasst Modul 100 den Chip 120 und Chip 140. Diese Chips können beispielsweise Prozessoren, Speicherchips, Grafikprozessoren usw. sein.
Bei einer Ausführungsform umfasst Chip 120 die OPIO-Sender 125 und OPIO-Empfänger 130. Ähnlich umfasst Chip 140 die OPIO-Sender 145 und OPIO-Empfänger 150. Sender 125 sind mit Empfängern 150 gekoppelt und Sender 145 sind mit Empfängern 130 gekoppelt.
Bei einer Ausführungsform ist Spalt 175 zwischen Chip 120 und Chip 140 relativ klein. Bei einer Ausführungsform ist Spalt 175 kleiner als 20 mm. Bei einer Ausführungsform ist Spalt 175 kleiner als 10 mm. Bei einer Ausführungsform beträgt Spalt 175 annäherungsweise 1,5 mm. Bei anderen Ausführungsformen kann Spalt 175 kleiner als 1,5 mm sein. Im Allgemeinen ist die Bandbreite, die zwischen Chips bereitgestellt werden kann, umso größer, je kleiner Spalt 175 ist.
Bei einer Ausführungsform sind die Schnittstellen zwischen Sender 125 und Empfänger 150 und zwischen Sender 145 und Empfänger 130 asymmetrische Schnittstellen mit relativ hoher Geschwindigkeit. Bei einer Ausführungsform sind die Schnittstellen CMOS-Schnittstellen zwischen Chip 120 und Chip 140. Bei einer Ausführungsform sind Sender 125 und 145 impedanzangepasste CMOS-Sender und es ist kein Abschluss und keine Entzerrung bereitgestellt. Bei einer Ausführungsform sind Sender 125 und 145 impedanzangepasste CMOS-Sender und es ist ein sehr schwacher Abschluss und keine Entzerrung bereitgestellt.
Bei einer Ausführungsform wird ein weitergeleitetes Taktsignal für ein Cluster von Signalen übertragen. Bei einer Ausführungsform ist ein längenangepasstes Routing zwischen den Sendern und den Empfängern bereitgestellt. Bei einer Ausführungsform ist ein minimaler ESD-Schutz (so wenig wie 70 Volt) für die Schnittstellen zwischen Chips 120 und 140 bereitgestellt.
Bei einer Ausführungsform kann die Verwendung eines CMOS-Senders und -Empfängers mit keinem oder schwachem Empfängerabschluss und keiner Entzerrung den I/O-Leistungsbedarf reduzieren. Ein vereinfachtes Takten mit einem weitergeleiteten Takt pro Cluster von Signalen und keinem Per-Pin-De-skew kann aufgrund eines sorgfältigen längenangepassten Routings erzielt werden, was den Taktleistungsbedarf reduziert. Deshalb stellen die hier beschriebenen Architekturen eine hohe Bandbreite zwischen Chips bei sehr niedrigem Leistungsbedarf, kleiner Fläche und geringer Latenz bereit.
Die hier beschriebenen Architekturen können außerdem erweitert werden, um diskrete Module mit vollständigem ESD-Schutz für Mobilfunkanwendungen mit kleinen Formfaktoren bei niedrigeren Datenraten zu erreichen. Multilevel Signaling (z. B. mehrstufige Pulsamplitudenmodulation, M-PAM) kann bei höheren Datenraten verwendet werden, um die Taktfrequenz niedrig zu halten.
2 stellt eine Ausführungsform einer Taktarchitektur dar, die zum Beispiel mit der OPIO-Schnittstelle von 1 verwendet werden kann. Die Taktarchitektur von 2 kann ein deterministisches übereinstimmendes weitergeleitetes Low-Power-Taktsignal mit einer verbesserten Leistung und einer niedrigeren RTL (Round Trip Latency) sowie geringeren Ungenauigkeiten bereitstellen, was schnellere I/O-Raten ermöglicht. Eine kontinuierliche Nachführung kann ebenfalls Spannungs- und Temperaturkorrektur unterstützen.
Filter-Phasenregelschleife (phase locked loop, PLL) 205 in Prozessor 200 arbeitet, um ein oder mehrere gemeinsame Referenztaktsignale höherer Frequenz zu generieren, die an Prozessor- und/oder Bauelement-PLLs verteilt und angepasst sein können. Bei einer Ausführungsform erzeugt Filter-PLL 205 Taktsignale von 100 MHz und 200 MHz; es kann jedoch eine beliebige Taktsignalfrequenz unterstützt werden.
Bei einer Ausführungsform wird I/O-PLL 210 innerhalb des Prozessors 200 verwendet, um sowohl das I/O-Analog-Frontend (AFE) als auch die Steuerung zu takten. Bei einer Ausführungsform ist das erzeugte und verteilte Taktsignal ein asymmetrisches und an das zweifache der Arbeitsfrequenz angepasstes Signal (z. B. 2F, wo F die Frequenz repräsentiert). Bei einer Ausführungsform wandelt ein lokales Takt-Makro (local clock macro, LCM) 230 am AFE das asymmetrische Taktsignal in ein Differenzsignal (SED) um.
Das Signal von der Filter-PLL 205 wird an die OPIO-PLL 210 zur Verteilung innerhalb des Prozessors 200 bereitgestellt. Bei einer Ausführungsform erzeugt die Filter-PLL 205 gemeinsame Referenztaktsignale höherer Frequenz (z. B. 100 MHz und 200 MHz), die an die Prozessor-PLL 210 und Bauelement-PLL 260 verteilt und angepasst sind. Bei einer Ausführungsform empfängt PLL 210 ein durch Rückkopplungsteiler 215 bereitgestelltes geteiltes Taktsignal.
Bei einer Ausführungsform stellt PLL 210 in Prozessor 200 ein Taktsignal an das I/O-Analog-Frontend (AFE) sowie an die Steuerung bereit. Die Taktsignale können zum Beispiel durch einen regionalen Taktpuffer (regional clock buffer, RCB) und/oder einen lokalen Taktpuffer (local clock buffer, LCB) 220 bereitgestellt werden.
Bei einer Ausführungsform wird die erzeugte Taktfrequenz über ein asymmetrisches Netzwerk verteilt und wird an 2F angepasst, wo F die lokale Taktfrequenz ist. Bei einer Ausführungsform wandelt ein lokales Takt-Makro (LCM) 230 am AFE das asymmetrische Taktsignal in ein Differenztaktsignal (SED) um. Eine Ausführungsform eines LCM ist in 3 dargestellt.
Bei einer Ausführungsform verwendet die I/O-Schnittstelle an der PISO (parallele Eingabe/serielle Ausgabe, parallel in/serial out, nicht dargestellt) das Takt- und Takt#-Signale (Clock und Clock#), um Daten bei vollen Datenraten zu serialisieren. Die Taktverteilung kann angepasst werden und am Ende des Verteilungsnetzwerks wird das Taktsignal in die PLL sowie in die Tastverhältniskorrekturschaltung (kann sich am Ausgang der PLL befinden) rückgekoppelt, um ein 50%-Tastverhältnis bereitzustellen, das am Ende der Verteilung abgetastet wird.
Die Steuerung im Prozessor kann auf lokalem Niveau das 2F-Taktsignal in ein F-Taktsignal teilen (z. B. von 4 GHz auf 2 GHz), um die Steuerlogik zu betreiben. Da dieselbe PLL und Taktverteilung verwendet werden können, wird kein spezieller Pufferübergang an der Übertragungsseite zwischen dem AFE und der Steuerung erforderlich.
Bei Gerät 250 (z. B. DRAM, eDRAM, WideIO DRAM) können mehrere PLLs (z. B. 255, 260) verwendet werden, um Taktsignale an die Funktionselemente (z. B. Speicher-Array) und das AFE bereitzustellen, die das vom Prozessor 200 gesendete Taktsignal als Referenz benutzen (z. B. 2F-Taktsignal/oder F-Taktsignal). Bei einer Ausführungsform ist PLL 255 für den Speicher bestimmt, der eine relativ hohe Taktverteilungslatenz aufweist. LCM 230 arbeitet, um das asymmetrische Taktsignal in ein Differenztaktsignal umzuwandeln.
Ähnlich dem Prozessor 200 ist bei einer Ausführungsform die PLL 255 mit der Verteilung in der Schleife mit einem digitalen Taktgeber (DCC) am Ausgang der PLL 255 konfiguriert. Bei einer Ausführungsform arbeitet PLL 255 bei der Grundfrequenz (d. h. F). PLL 260 ist für das AFE mit einer viel niedrigeren Taktverteilungslatenz bestimmt und ist außerdem ähnlich der anderen PLL konfiguriert und generiert 2F-Taktsignal. Bei einer Ausführungsform stellt Puffer 290 einen Mechanismus zum Senden und Empfangen von Daten von einem anderen Gerät bereit, z. B. zum Aufbewahren von Daten, die im Speicher gespeichert werden sollen, und zum Aufbewahren von Daten, die aus dem Speicher ausgelesen wurden und an einen anderen Chip übertragen werden sollen. Bei einer Ausführungsform empfängt PLL 255 ein durch Rückkopplungsteiler 270 bereitgestelltes, geteiltes Taktsignal und PLL 260 empfängt ein durch Rückkopplungsteiler 265 bereitgestelltes, geteiltes Taktsignal.
Die Trennung von AFE- und Speicher-PLLs ermöglicht genaue Taktsignale mit kleinem Jitter (low jitter clock signals) für das AFE und gestattet außerdem, die Komplexität zu minimieren, wenn das AFE und der Speicher durch verschiedene Versorgungsschienen versorgt werden. Am Chipübergang kann ein Puffer niedriger Latenz verwendet werden, um PLL- und Spannungsdriften auszugleichen.
3 stellt eine Ausführungsform einer Schaltung zum Bereitstellen eines lokalen Taktsignals dar. Das Beispiel von 3 ist ein Beispiel einer Schaltung, die verwendet werden kann, um ein asymmetrisches Taktsignal in ein Differenztaktsignal umzuwandeln, das wie hier beschrieben verwendet wird. Logikgatter 300, Transistoren 350 und Inverter 310, 320, 330 und 240 können angeordnet sein, um die Differenztaktsignale bereitzustellen. Andere Umwandlungsmechanismen können ebenfalls verwendet werden.
4 stellt eine Ausführungsform einer angepassten und gerasterten Empfängertaktarchitektur dar. Am Empfänger wird das weitergeleitete Taktsignal (das mit den Daten vom Sender gesendet wurde) von der Verzögerungsregelschleife (delay locked loop, DLL) empfangen. Der DLL-Ausgang wird in die Datenleitungen verteilt (z. B. 16 Datenleitungen, aber eine beliebige Anzahl kann unterstützt werden) Das Taktsignal kann auf eine asymmetrische, angepasste Weise verteilt werden und auf dem lokalen Niveau in Differenzsignal mit der Verwendung einer ähnlichen SED-Struktur umgewandelt und dazu verwendet werden, die ankommenden Daten abzutasten, wobei der Ausgang dann an die SIPO (serielle Eingabe/parallele Ausgabe, serial in/parallel out) gesendet wird, um die empfangenen Daten zu parallelisieren (nicht dargestellt). Die DLL und Verteilung und Nachbildungsrückkopplung stellen insgesamt 180 Grad, 90 in Vorwärtsverzögerung und 90 in der Nachbildung, bereit, was sicherstellt, das Daten in der Mitte des Datenauges abgetastet werden, das kontinuierlich konstante Spannungs- und Temperaturnachführung bereitstellt.
Der wirksame Einsatz der Filter-PLLs in dem Prozessor, wobei der Ausgang bei einer höheren Referenztaktfrequenz als ein gemeinsamer Takt liegt, mit einer angepassten Referenz zwischen zwei Chips (z. B. Prozessor und Speicher), stellt eine einzigartige Taktlösung für eine Taktschnittstelle. Die höhere Referenztaktfrequenz ermöglicht eine höhere PLL-Bandbreite und reduziert somit den über mehrere Zyklen gemessenen PLL-Jitter (und reduziert PLL-Verriegelungszeit, was weiter die Energieeffizienz verbessert) Höhere Referenztaktfrequenz trägt zu einem geringeren Skew, der einen Ausgleich durch einen Puffer erfordern kann, bei, was die gesamte RTL (Round Trip Latency) reduziert. Die Anpassung der Referenztakte minimiert weiter die Puffertiefe. Ein effizienteres Taktsystem kann mit einem oder mehreren der Folgenden bereitgestellt werden:
asymmetrisches Verteilen von Taktsignalen (Reduzierung des Leistungsbedarfs) unter Verwendung einer flachen Taktverteilung, die von einer sauberen Stromversorgung mit einer lokaler Umwandlung von asymmetrisch in differenzial (geringerer Leistungsbedarf) versorgt wird, Integration des Arbeitszyklus am Ausgang des PLL-Abtastendes der Taktverteilung, Verriegelung der PLL mit der Verteilung in der PLL-Schleife, was deterministische Schnittstellen gewährleistet.
Bei einer Ausführungsform wird an der Empfängerseite eine DLL mit mehreren (z. B. 16, 32) Datenleitungen gemeinsam genutzt, wobei die Verteilungsschleife aus einer einstellbaren Verzögerungsleitung, angepassten Taktverteilung und einer Nachbildungsverzögerungsleitung gebildet ist, was eine Phasenverschiebung um 180 Grad bereitstellt, von denen 90 Grad in der einstellbaren Verzögerung und Verteilung liegen.
Bei einer Ausführungsform arbeiten Phasendetektor 425, LCM 450, Verstärker 455 und Nachbildungsrückkopplungszweig 440, um eine DLL-Funktionalität bereitzustellen. LCM 445 stellt ein Differenztaktsignal aus dem von der DLL empfangenen asymmetrischen Taktsignal bereit. Bei einer Ausführungsform verbleibt, wenn eine oder mehrere PLLs heruntergefahren werden, DLL 420 verriegelt, was zu einer effizienteren Energienutzung führt. Bei einer Ausführungsform beträgt die Verteilungslänge, die t₁ in 4 entspricht, 90 Grad und die Verteilungslänge, die t₂ entspricht, beträgt ebenfalls 90 Grad.
5 ist ein Blockdiagramm einer Ausführungsform einer Elektronik. Die in 5 veranschaulichte Elektronik soll eine Reihe von Elektroniksystemen (entweder drahtgebunden oder drahtlos) darstellen, einschließlich beispielsweise eines Tablet-Geräts, eines Smartphones, eines Desktop-Computer-Systems, eines Laptop-Systems, eines Servers usw. Alternative Elektroniksysteme können mehr, weniger und/oder unterschiedliche Komponenten aufweisen.
Eine oder mehrere der in 5 dargestellten Komponenten können miteinander unter Verwendung der hier beschriebenen OPIO-Architekturen verbunden sein. Beispielsweise können Mehrprozessor-Chips oder ein Prozessor und ein Cache-Speicher oder dynamischer Direktzugriffspeicher (Dynamic Random Access Memory) usw. miteinander verbunden sein.
Elektronik 500 umfasst Bus 505 oder ein anderes Kommunikationsgerät, um Informationen zu kommunizieren, und Prozessor(en) 510, der/die mit dem Bus 505 gekoppelt ist/sind und Informationen verarbeiten kann/können. Elektronik 500 kann mehrere Prozessoren und/oder Koprozessoren umfassen. Elektronik 500 kann ferner einen Direktzugriffsspeicher (RAM) oder ein anderes dynamisches Speichergerät 520 (als Speicher bezeichnet), der/das mit Bus 505 gekoppelt ist, umfassen, und sie kann Informationen und Befehle speichern, die von Prozessor 510 ausgeführt werden können. Speicher 520 kann außerdem zum Speichern von temporären Variablen oder anderen Zwischeninformationen während einer Ausführung von Befehlen durch Prozessor(en) 510 verwendet werden.
Elektronik 500 kann ebenfalls einen Festwertspeicher (Read Only Memory, ROM) und/oder ein anderes statisches Speichergerät 530 umfassen, der/das mit Bus 505 gekoppelt ist und statische Informationen und Befehle für Prozessor 510 speichern kann. Datenspeichergerät 540 kann mit Bus 505 gekoppelt sein, um Informationen und Befehle zu speichern. Datenspeichergerät 540, wie beispielsweise eine magnetische Platte oder eine optische Platte und ein entsprechendes Laufwerk, kann mit Elektronik 500 gekoppelt sein. Elektronik 500 kann auch über Bus 505 mit Anzeigegerät 550 gekoppelt sein, das eine beliebige Art von Anzeigegerät, z. B. ein Touchscreen, sein kann, um einem Benutzer Informationen anzuzeigen. Eingabegerät 560 kann eine beliebige Art von Schnittstelle und/oder Gerät sein, um es einem Benutzer zu ermöglichen, eine Eingabe an Elektronik 500 bereitzustellen. Das Eingabegerät kann Tasten (hard buttons) und/oder Schaltflächen (soff buttons) und einen Sprach- oder Lautsprechereingang umfassen, um Informationen und eine Befehlsauswahl an Prozessor(en) 510 zu kommunizieren.
Elektronik 500 kann ferner Sensoren 570 umfassen, die verwendet werden können, um die durch Elektronik 500 bereitgestellte Funktionalität zu unterstützen. Sensoren 570 können beispielsweise ein Gyroskop, einen Näherungssensor, einen Lichtsensor usw. umfassen. Jede Anzahl von Sensoren und Sensortypen kann unterstützt werden.
Elektronik 500 kann ferner Netzwerkschnittstelle(n) 580 umfassen, um Zugriff auf ein Netzwerk, wie z. B. ein lokales Netzwerk, zu ermöglichen. Netzwerkschnittstelle(n) 580 können zum Beispiel eine drahtlose Netzwerkschnittstelle umfassen, die Antenne 585 aufweist, welche eine oder mehrere Antennen repräsentieren kann.
Netzwerkschnittstelle(n) 580 können ebenfalls beispielsweise eine verdrahtete Netzwerkschnittstelle umfassen, um mit entfernten (remote) Geräten über Netzwerkkabel 587 zu kommunizieren, das beispielsweise ein Ethernetkabel, ein Koaxialkabel, ein Lichtwellenleiter, ein serielles Kabel oder ein paralleles Kabel sein kann.
Bei einer Ausführungsform können Netzwerkschnittstelle(n) 580 Zugriff auf ein lokales Netzwerk bereitstellen, indem sie beispielsweise dem Standard IEEE 802.11b und/oder IEEE 802.11g und/oder IEEE 802.11n entsprechen, und/oder die drahtlose Netzwerkschnittstelle kann Zugriff auf ein Personal Area Network bereitstellen, indem sie beispielsweise Bluetooth-Standards entspricht. Andere drahtlose Netzwerkschnittstellen und/oder Protokolle können ebenfalls unterstützt werden.
IEEE 802.11b entspricht IEEE Std. 802.11b-1999 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Layer-(PHY)-Spezifikationen: Erweiterung der physikalischen Schicht mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 16. September 1999, sowie zugehörige Dokumente. IEEE 802.11g entspricht IEEE Std. 802.11g-2003 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Layer-(PHY)-Spezifikationen, Zusatz 5: Weitere Erweiterung mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 27. Juni 2003, sowie zugehörige Dokumente. Bluetooth-Protokolle sind beschrieben in „Spezifikation des Bluetooth-Systems: Kern, Version 1.1”, veröffentlicht am 22. Februar 2001 von der Bluetooth Special Interest Group, Inc. Verwandte sowie vorherige oder nachfolgende Versionen des Bluetooth-Standards können ebenfalls unterstützt werden.
Zusätzlich zu oder anstatt der Kommunikation über Wireless-LAN-Standards können Netzwerkschnittstelle(n) 580 drahtlose Kommunikationen unter Verwendung von beispielsweise Zeitmultiplexverfahren-(Time Division, Multiple Access, TDMA)-Protokollen, Global System for Mobile Communications-(GSM)-Protokollen, Codemultiplexverfahren-(Code Division, Multiple Access, CDMA)-Protokollen und/oder jeder anderen Art von drahtlosem Kommunikationsprotokoll bereitstellen. Verweise in der Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Anordnung oder eine bestimmte Eigenschaft, das oder die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der Erfindung enthalten ist. Die Verwendung des Ausdrucks „in einer Ausführungsform” an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf dieselbe Ausführungsform.
Obwohl die Erfindung bezogen auf einige Ausführungsformen beschrieben wurde, werden Fachleute erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern mit Modifikationen und Änderungen innerhalb des Geistes und Umfangs der beigefügten Ansprüche realisiert werden kann. Die Beschreibung soll somit als veranschaulichend anstatt einschränkend angesehen werden.

Claims

Vorrichtung, umfassend: eine Filter-Phasenregelschleifenschaltung in einem Mastergerät auf einem ersten ungehäusten Chip (Die), wobei die Phasenregelschleife ein Taktsignal von 2F bereitstellt, eine lokale Phasenregelschleifenschaltung in dem Mastergerät auf dem ersten ungehäusten Chip (Die), die mit der Filter-Phasenregelschleife gekoppelt ist, wobei die lokale Phasenregelschleifenschaltung ein Taktsignal an eine oder mehrere Funktionskomponenten des Mastergeräts durch eine lokale Taktteilerschaltung bereitstellt, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen, und eine Remote-Phasenregelschleifenschaltung in einem Slavegerät auf einem zweiten ungehäusten Chip (Die), die mit der Filter-Phasenregelschleife gekoppelt ist, wobei die Remote-Phasenregelschleifenschaltung ein Taktsignal an eine oder mehrere Funktionskomponenten des Slavegeräts durch eine lokale Taktteilerschaltung bereitstellt, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen.
Vorrichtung nach Anspruch 1, ferner umfassend: einen ersten Satz von asymmetrischen Senderschaltungen auf dem ersten ungehäusten Chip (Die), die das Taktsignal von 2F senden, wobei die Senderschaltungen impedanzangepasst sind und keine Entzerrung aufweisen, einen ersten Satz von asymmetrischen Empfängerschaltungen auf einem zweiten ungehäusten Chip (Die), der mit dem ersten Satz von asymmetrischen Senderschaltungen gekoppelt ist, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, und eine Mehrzahl von leitfähigen Leitungen zwischen dem ersten Satz von Senderschaltungen und dem ersten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
Vorrichtung nach Anspruch 2, ferner umfassend: einen zweiten Satz von asymmetrischen Empfängerschaltungen auf dem ersten ungehäusten Chip (Die), wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, einen zweiten Satz von asymmetrischen Senderschaltungen auf dem zweiten ungehäusten Chip (Die), der mit dem ersten Satz von asymmetrischen Empfängerschaltungen gekoppelt ist, wobei die Senderschaltungen impedanzangepasst sind und keine Entzerrung aufweisen, und eine Mehrzahl von leitfähigen Leitungen zwischen dem zweiten Satz von Senderschaltungen und dem zweiten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
Vorrichtung nach Anspruch 1, wobei der angepasste Taktverteilungspfad einstellbar ist.
Vorrichtung nach Anspruch 2, wobei ein weitergeleitetes Taktsignal mit einem Cluster von N Datensignalen übertragen wird, und eine Verzögerungsregelschleifenschaltung (DLL-Schaltung) mit einem Cluster von N Datensignalempfängern mit dem weitergeleiteten Taktsignal gekoppelt ist, wobei die Verzögerungsregelschleifenschaltung mit dem weitergeleiteten Taktsignal verriegelt bleibt, um einen angepassten Verteilungspfad bereitzustellen, der bei einer Phase von 90 Grad des Taktsignals liegt.
Vorrichtung nach Anspruch 5, wobei ein ausgehender Taktverteilungspfad eine 90 Grad-Phasenverschiebung bereitstellt und ein eingehender Taktverteilungspfad eine 90 Grad-Phasenverschiebung in dem Empfänger-Cluster bereitstellt.
Tablet-Recheneinheit, umfassend: eine Touchscreen-Schnittstelle, eine Filter-Phasenregelschleifenschaltung in einem Mastergerät auf einem ersten ungehäusten Chip (Die), wobei die Phasenregelschleife ein Taktsignal von 2F bereitstellt, eine lokale Phasenregelschleifenschaltung in dem Mastergerät auf dem ersten ungehäusten Chip (Die), die mit der Filter-Phasenregelschleife gekoppelt ist, wobei die lokale Phasenregelschleifenschaltung ein Taktsignal an eine oder mehrere Funktionskomponenten des Mastergeräts durch eine lokale Taktteilerschaltung bereitstellt, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen, und eine Remote-Phasenregelschleifenschaltung in einem Slavegerät auf einem zweiten ungehäusten Chip (Die), die mit der Filter-Phasenregelschleife gekoppelt ist, wobei die Remote-Phasenregelschleifenschaltung ein Taktsignal an eine oder mehrere Funktionskomponenten des Slavegeräts durch eine lokale Taktteilerschaltung bereitstellt, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen.
Tablet nach Anspruch 7, ferner umfassend: einen ersten Satz von asymmetrischen Senderschaltungen auf dem ersten ungehäusten Chip (Die), die das Taktsignal von 2F senden, wobei die Senderschaltungen impedanzangepasst sind und keine Entzerrung aufweisen, einen ersten Satz von asymmetrischen Empfängerschaltungen auf einem zweiten ungehäusten Chip (Die), der mit dem ersten Satz von asymmetrischen Senderschaltungen gekoppelt ist, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, und eine Mehrzahl von leitfähigen Leitungen zwischen dem ersten Satz von Senderschaltungen und dem ersten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
Tablet nach Anspruch 8, ferner umfassend: einen zweiten Satz von asymmetrischen Empfängerschaltungen auf dem ersten ungehäusten Chip (Die), wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, einen zweiten Satz von asymmetrischen Senderschaltungen auf dem zweiten ungehäusten Chip (Die), der mit dem ersten Satz von asymmetrischen Empfängerschaltungen gekoppelt ist, wobei die Senderschaltungen impedanzangepasst sind und keine Entzerrung aufweisen, und eine Mehrzahl von leitfähigen Leitungen zwischen dem zweiten Satz von Senderschaltungen und dem zweiten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
Tablet nach Anspruch 7, wobei der angepasste Taktverteilungspfad einstellbar ist.
Tablet nach Anspruch 8, wobei ein weitergeleitetes Taktsignal mit einem Cluster von N Datensignalen übertragen wird, und eine Verzögerungsregelschleifenschaltung (DLL-Schaltung) mit einem Cluster von N Datensignalempfängern mit dem weitergeleiteten Taktsignal gekoppelt ist, wobei die Verzögerungsregelschleifenschaltung mit dem weitergeleiteten Taktsignal verriegelt bleibt, um einen angepassten Verteilungspfad bereitzustellen, der bei einer Phase von 90 Grad des Taktsignals liegt.
Tablet nach Anspruch 11, wobei ein ausgehender Taktverteilungspfad eine 90 Grad-Phasenverschiebung bereitstellt und ein eingehender Taktverteilungspfad eine 90 Grad-Phasenverschiebung in dem Empfänger-Cluster bereitstellt.
System, umfassend: eine Rundstrahlantenne, eine Filter-Phasenregelschleifenschaltung in einem Mastergerät auf einem ersten ungehäusten Chip (Die), wobei die Phasenregelschleife ein Taktsignal von 2F bereitstellt, eine lokale Phasenregelschleifenschaltung in dem Mastergerät auf dem ersten ungehäusten Chip (Die), die mit der Filter-Phasenregelschleife gekoppelt ist, wobei die lokale Phasenregelschleifenschaltung ein Taktsignal an eine oder mehrere Funktionskomponenten des Mastergeräts durch eine lokale Taktteilerschaltung bereitstellt, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen, und eine Remote-Phasenregelschleifenschaltung in einem Slavegerät auf einem zweiten ungehäusten Chip (Die), die mit der Filter-Phasenregelschleife gekoppelt ist, wobei die Remote-Phasenregelschleifenschaltung ein Taktsignal an eine oder mehrere Funktionskomponenten des Slavegeräts durch eine lokale Taktteilerschaltung bereitstellt, um ein Taktsignal von F an die Funktionskomponenten bereitzustellen.
System nach Anspruch 13, ferner umfassend: einen ersten Satz von asymmetrischen Senderschaltungen auf dem ersten ungehäusten Chip (Die), die das Taktsignal von 2F senden, wobei die Senderschaltungen impedanzangepasst sind und keine Entzerrung aufweisen, einen ersten Satz von asymmetrischen Empfängerschaltungen auf einem zweiten ungehäusten Chip (Die), der mit dem ersten Satz von asymmetrischen Senderschaltungen gekoppelt ist, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, und eine Mehrzahl von leitfähigen Leitungen zwischen dem ersten Satz von Senderschaltungen und dem ersten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
System nach Anspruch 14, ferner umfassend: einen zweiten Satz von asymmetrischen Empfängerschaltungen auf dem ersten ungehäusten Chip (Die), wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, einen zweiten Satz von asymmetrischen Senderschaltungen auf dem zweiten ungehäusten Chip (Die), der mit dem ersten Satz von asymmetrischen Empfängerschaltungen gekoppelt ist, wobei die Senderschaltungen impedanzangepasst sind und keine Entzerrung aufweisen, und eine Mehrzahl von leitfähigen Leitungen zwischen dem zweiten Satz von Senderschaltungen und dem zweiten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
System nach Anspruch 13, wobei der angepasste Taktverteilungspfad einstellbar ist.
System nach Anspruch 14, wobei ein weitergeleitetes Taktsignal mit einem Cluster von N Datensignalen übertragen wird, und eine Verzögerungsregelschleifenschaltung (DLL-Schaltung) mit einem Cluster von N Datensignalempfängern mit dem weitergeleiteten Taktsignal gekoppelt ist, wobei die Verzögerungsregelschleifenschaltung mit dem weitergeleiteten Taktsignal verriegelt bleibt, um einen angepassten Verteilungspfad bereitzustellen, der bei einer Phase von 90 Grad des Taktsignals liegt.
System nach Anspruch 17, wobei ein ausgehender Taktverteilungspfad eine 90 Grad-Phasenverschiebung bereitstellt und ein eingehender Taktverteilungspfad eine 90 Grad-Phasenverschiebung in dem Empfänger-Cluster bereitstellt.