JP2950370B2 - Ｐｌｌジッタ測定方法及び集積回路 - Google Patents

Ｐｌｌジッタ測定方法及び集積回路

Info

Publication number
JP2950370B2
JP2950370B2 JP9075383A JP7538397A JP2950370B2 JP 2950370 B2 JP2950370 B2 JP 2950370B2 JP 9075383 A JP9075383 A JP 9075383A JP 7538397 A JP7538397 A JP 7538397A JP 2950370 B2 JP2950370 B2 JP 2950370B2
Authority
JP
Japan
Prior art keywords
pll
jitter
signal
integrated circuit
measuring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9075383A
Other languages
English (en)
Other versions
JPH10267999A (ja
Inventor
智夫 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP9075383A priority Critical patent/JP2950370B2/ja
Priority to DE19814190A priority patent/DE19814190A1/de
Priority to US09/047,444 priority patent/US6185510B1/en
Priority to KR1019980010564A priority patent/KR100292896B1/ko
Publication of JPH10267999A publication Critical patent/JPH10267999A/ja
Application granted granted Critical
Publication of JP2950370B2 publication Critical patent/JP2950370B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部クロックを発
生するＰＬＬを備えた集積回路、及び、当該集積回路に
おけるＰＬＬジッタ測定方法に関する。
【０００２】
【従来の技術】近年、集積回路は、データ転送システム
の分野にも、幅広く使用される傾向にある。このデータ
転送システムの一つとして、マスターデバイスと、スレ
イブデバイスとの間で、双方向にデータ転送を行う所謂
ランバスシステムがある。
【０００３】このようなランバスシステムでは、マスタ
デバイスからスレイブデバイスにデータを送信する場
合、マスタデバイスから、送信クロック（ｃｌｏｃｋ
ｆｒｏｍ ｍａｓｔｅｒ、以下、ｃｆｍと略称する）に
同期して、送信データをスレイブデバイスに送信し、ス
レイブデバイスでは、当該送信クロックｃｆｍに同期し
て、マスタデバイスからの送信データを取り込んでい
る。他方、スレイブデバイスからマスタデバイスにデー
タを送信する場合、スレイブデバイスから、送信クロッ
ク（ｃｌｏｃｋ ｔｏ ｍａｓｔｅｒ、以下、ｃｔｍと
略称する）に同期して、送信データを送り、マスタデバ
イスでは、当該送信クロックｃｔｍに同期して、スレイ
ブデバイスからの送信データを取り込んでいる。
【０００４】上記したランバスシステムに使用されるマ
スタデバイス、及び、スレイブデバイスでは、送信クロ
ックを発生すると共に、受信の際、送信クロックに同期
した受信クロックを内部的に発生する必要がある。この
ため、この種のマスターデバイス及びスレイブデバイス
には、それぞれ、送信用クロックを発生するＰＬＬと、
受信用クロックを発生するＰＬＬとが設けられている。
【０００５】一方、上記したランバスシステム等のデー
タ転送システムでは、送信クロック及び受信クロックの
ジッタによるクロックスキュー等の悪化を防止する必要
がある。特に、送信クロック及び受信クロックの周波数
が高くなるにしたがって、ジッタによる悪影響を監視し
防止することは、集積回路を構成する上で、必須のこと
となる。
【０００６】前述したランバスシステムに使用されるマ
スタデバイス及びスレイブデバイスのそれぞれにおい
て、送信クロックを生成するためのＰＬＬのジッタは、
各デバイスの外部に出力される送信データを監視及びテ
ストすることによって、間接的に測定できる。
【０００７】しかしながら、送信データを受信するため
に、各デバイス内部で生成される受信クロックにおける
ジッタは、デバイス外部には出力されないため、デバイ
ス外部から測定することはできない。
【０００８】このため、従来、各デバイスを構成する集
積回路のパッケージを破壊し、集積回路の内部に設けら
れた受信クロック生成用ＰＬＬに、測定用プローブを、
直接、接触させ、当該ＰＬＬの出力をオシロスコープに
より観測することにより、受信クロックのジッタを測定
する手法が採用されている。
【０００９】
【発明が解決しようとする課題】しかしながら、この手
法は、受信クロック生成用ＰＬＬのジッタを測定するた
めに、集積回路自体を破壊しなければならない。したが
って、集積回路を全数にわたって検査することはできな
いと言う欠点がある。
【００１０】更に、特開平８−６２２９８号公報には、
高速インターフェース部に入力されたデータを出力デー
タとして、高速インターフェース部にループバックし、
この出力データをＬＳＩ試験機で試験する半導体集積回
路の検査方法が記載されている。
【００１１】しかしながら、上記した公報は、入力デー
タを外部に折り返すことだけを記載しているだけであ
り、内部で発生される受信クロックについて、及び、受
信クロックにおけるジッタを測定することについて、何
等、開示していない。
【００１２】本発明の目的は、集積回路外部に出力され
ることのない内部クロックを生成するＰＬＬのジッタを
集積回路を破壊することなく測定できるＰＬＬジッタ測
定方法を提供することである。
【００１３】本発明の他の目的は、ランバスシステムの
マスタデバイス及びスレイブデバイスを構成する集積回
路に適したＰＬＬジッタ測定方式を提供することであ
る。
【００１４】本発明の更に他の目的は、内部で生成され
た内部クロックのジッタ成分を含む信号を外部に出力で
き、これによって、内部クロックのジッタを外部で測定
できる集積回路を提供することである。
【００１５】本発明のより他の目的は、外部に出力され
る外部クロック、或いは、送信クロックのジッタをも測
定できる集積回路を提供することである。
【００１６】
【課題を解決するための手段】本発明の一形態によれ
ば、内部クロック信号を発生するためのＰＬＬを備えた
集積回路に使用されるＰＬＬジッタ測定方法において、
前記ＰＬＬの内部クロック信号を前記集積回路を破壊す
ることなく、当該集積回路の外部にジッタ成分を含む出
力信号として取り出し、取り出された出力信号から、Ｐ
ＬＬのジッタを測定するＰＬＬジッタ測定方法が得られ
る。ここで、測定の対象となる集積回路は、前記内部ク
ロック信号を発生するＰＬＬを備えると共に、前記出力
信号を外部に出力するためのＰＬＬ測定用機能回路を備
え、上記した出力信号はＰＬＬ測定用機能回路を介し
て、ＩＣテスタ等に出力される。
【００１７】本発明の他の形態によれば、内部クロック
を発生するＰＬＬと、前記ＰＬＬのジッタを測定するた
めの機能を備えたＰＬＬ測定用機能回路とを有し、前記
ＰＬＬ測定用機能回路は、前記内部クロックと、前記Ｐ
ＬＬのジッタを測定するための入力信号を受け、前記内
部クロックによってサンプリングし、サンプル信号を遅
延させる手段と、サンプル信号を外部に出力信号として
送出する送出手段とを含み、破壊することなく、内部ク
ロックのジッタを測定できる集積回路が得られる。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
一実施の形態に係る集積回路及びそのジッタ測定方法を
説明する。
【００１９】図１を参照すると、本発明に係る集積回路
１０は、入力信号をサンプルするための受信クロックｒ
ｃｌｋを生成する第１のＰＬＬ１１と、出力信号同期用
送信クロックｔｃｌｋを生成する第２のＰＬＬ１２とを
備えており、第１のＰＬＬ１１及び第２のＰＬＬ１２
は、それぞれ、集積回路外部より、第１のクロックパル
スＣＫ１と第２のクロックパルスＣＫ２が与えられてい
る。ここで、受信クロックｒｃｌｋは、集積回路１０内
の図示しない論理回路等の機能回路に分配されており、
送信クロックｔｃｌｋは、送信機能を備えた送信機能回
路１８からの送信データを集積回路１０外部へ送信する
ために使用される。
【００２０】図示された集積回路１０内には、第１のＰ
ＬＬ１１によって生成された受信クロックｒｃｌｋのジ
ッタを測定するＰＬＬジッタ測定用機能回路１３が設け
られている。また、ＰＬＬジッタ測定用機能回路１３に
は、送信機能回路１８より、送信データが与えられてお
り、ＰＬＬジッタ測定用機能回路１３は受信クロックｒ
ｃｌｋに同期した受信データ、及び、送信機能回路１８
からの送信データを送信クロックｔｃｌｋに同期して、
選択的に送出できる構成を備えている。
【００２１】より具体的に言えば、ＰＬＬジッタ測定用
機能回路１３は、入力信号ＩＮとして与えられる受信デ
ータと、受信クロックｒｃｌｋとを受けて、受信データ
を受信クロックｒｃｌｋによってサンプリングし、サン
プル信号を得るサンプリング部１４と、当該サンプル信
号を順次格納して、所定時間遅延させ、遅延サンプル信
号を送出する遅延回路１５と、遅延サンプル信号と送信
機能回路１８から送出される送信データとを選択的に送
出データとして送出する選択回路１６と、送信クロック
ｔｃｌｋに同期して送出データを出力信号ＯＵＴとして
出力する出力部１７とを有している。
【００２２】図示された集積回路は、入力信号ＩＮ及び
出力信号ＯＵＴを入出力するテスト入力端子及びテスト
出力端子を備えているものとし、テスト入力端子及びテ
スト出力端子に公知のＩＣテスタが接続された場合、図
示されたＰＬＬジッタ測定用機能回路１３がイネーブル
された状態になるものとする。
【００２３】即ち、ここでは、テスト入力端子及びテス
ト出力端子は、通常の受信データ及び送信データの入力
端子及び出力端子とは別に設けられているものとして説
明する。しかしながら、テスト入力端子及びテスト出力
端子を通常の受信データ及び送信データの入出力端子と
共通にしても良い。尚、後者のように、端子を共通にし
た場合、ジッタを測定するモードと、通常の送受信モー
ドとを識別するスイッチ等が必要になることは言うまで
もない。
【００２４】図示された例において、第１のＰＬＬ１１
のジッタを測定する場合、ＩＣテスタが当該集積回路１
０に接続され、ＩＣテスタから、入力信号ＩＮとしてテ
スト信号が与えられる。この場合、選択回路１６は、遅
延回路１５の遅延サンプル信号を送出データとし、出力
部１７から出力信号ＯＵＴとして送出するように、設定
されている。
【００２５】入力信号ＩＮとして与えられるテスト信号
は、サンプリング部１４において、受信クロックｒｃｌ
ｋによってサンプリングされ、サンプル信号が、サンプ
リング部１４から順次遅延回路１５に書き込まれる。続
いて、遅延回路１５の遅延時間の経過後、遅延回路１５
からは、遅延サンプル信号が選択回路１６から送出さ
れ、出力部１７を介して出力信号ＯＵＴとして、ＩＣテ
スタに出力される。
【００２６】ここで、図２をも参照して、ＩＣテスタに
おけるジッタ測定動作を説明する。この場合、ＩＣテス
タは予め定められたクロック周波数の基準クロック信号
ＲＣを生成し、参照する。図２では、ＩＣテスタから、
基準クロック信号ＲＣに同期したテストデータ信号が入
力信号ＩＮとして集積回路１０のＰＬＬジッタ測定用機
能回路１３に与えられている。図示されたテストデータ
信号は、基準クロック信号ＲＣの２倍の周期で与えられ
ており、第１乃至第３のデータパルスによって構成され
ている。このテストデータ信号は、サンプリング部１４
において、第１のＰＬＬ１１によって生成された受信ク
ロックｒｃｌｋによってサンプリングされた後、遅延回
路１５、選択回路１６、及び、出力部１７を介して、出
力信号ＯＵＴとしてＩＣテスタに供給される。尚、受信
クロックｒｃｌｋの周波数は、ＩＣテスタが発生する基
準クロック信号ＲＣと同じであるものとする。
【００２７】このような状況の下において、受信クロッ
クｒｃｌｋのジッタにより、入力信号ＩＮのサンプルタ
イミング位置が微妙に変化したものとする。この場合、
タイミング位置の変化により、出力信号ＯＵＴの期待値
エラーの数も、入力信号ＩＮの入力タイミングのエッジ
位置により変化する。この期待値エラーの数は入力エッ
ジタイミング位置を変化させた時のエラー数を母集団と
し、統計処理を行うことにより、入力信号ＩＮの受信ク
ロックｒｃｌｋのジッタとして算出できる。
【００２８】より具体的に説明すれば、図２では、受信
クロックｒｃｌｋのジッタを測定するために、ＩＣテス
タでは、入力信号ＩＮの位相を意図的にずらし、出力信
号ＯＵＴに現れる期待値のエラーの数を計測している。
まず、図２のに示されたように、入力信号ＩＮのタイ
ミングエッジの位置が、基準クロックＲＣの位置より、
若干先行している場合には、出力信号ＯＵＴの期待値エ
ラーはなく、他方、図２のに示されたように、入力信
号ＩＮのタイミングエッジ位置が、基準クロック信号Ｒ
Ｃのタイミングエッジ位置と一致している場合、出力信
号ＯＵＴには、期待値エラーが２つ発生している。更
に、入力信号ＩＮのタイミングエッジ位置を基準クロッ
クの半周期だけ、遅らせた場合、出力信号ＯＵＴには、
６個の期待値エラーが発生している。
【００２９】このように、入力信号ＩＮの位相を順次シ
フトさせ、各位相における出力信号ＯＵＴにあらわれる
期待値エラーの数との関係を測定することにより、ジッ
タを測定できる。
【００３０】図３を参照すると、入力信号ＩＮの位相を
ａからｂの位相までずらした場合、出力信号ＯＵＴにあ
らわれる期待値エラー数が示されている。図３のａの位
相は、期待値エラー数が０の位置であり、ｂは期待値エ
ラーの数が最大になる位置である。
【００３１】図４を参照すると、入力信号ＩＮの位相を
ａからｂの位相までずらした時の隣接する二つの位相間
での期待値エラーの変化数が示されている。図４におい
て、期待値エラーの変化数が正規分布しているとして、
標準偏差を求めることにより、受信クロックｒｃｌｋの
ジッタとして検出することができる。いずれにしても、
いずれにしても、出力信号ＯＵＴの期待値エラーをカウ
ントし、変化数を求め、統計処理することにより、入力
信号ＩＮをサンプリングする受信クロックｒｃｌｋのジ
ッタを測定できる。
【００３２】尚、出力信号ＯＵＴの期待値を比較するた
めのエッジは、出力信号同期クロックｔｃｌｋのジッタ
に影響されない位置に設定することが必要である。
【００３３】
【実施例】本発明に係るＰＬＬジッタ測定方法は、２５
０〜３００ＭＨｚの周波数を有する高速クロックにおけ
るジッタを測定することができた。また、本発明では、
４ｎｓｅｃｏｎｄ以下のピコオーダのジッタを測定でき
た。
【００３４】
【発明の効果】以上述べたように、本発明では、外部に
出力されないクロックを発生するＰＬＬを備えた集積回
路において、当該ＰＬＬのクロックのジッタを集積回路
を破壊することなく、ＩＣテスタだけで測定できると言
う効果がある。また、本発明では、破壊することなく内
部クロック発生用ＰＬＬのジッタを測定できる集積回路
が得られる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬジッタ測定に使用できる集
積回路の概略構成を示すブロック図である。
【図２】図１の集積回路を使用したＰＬＬジッタ測定方
法を説明するためのタイムチャートである。
【図３】位相の位置における期待値エラーの数のグラフ
である。
【図４】ジッタ測定の一例を説明するための位相の位置
における期待値エラーの変化数のヒストグラムである。
【符号の説明】
１０ 集積回路 １１ 第１のＰＬＬ １２ 第２のＰＬＬ １３ ＰＬＬジッタ測定用
機能回路 １４ サンプリング部 １５ 遅延回路 １６ 選択回路 １７ 出力部 １８ 送信機能回路

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 内部クロック信号を発生するためのＰＬ
    Ｌを備えた集積回路に使用されるＰＬＬジッタ測定方法
    において、前記ＰＬＬの内部クロック信号のジッタ情報
    を前記集積回路を破壊することなく、当該集積回路の外
    部に出力信号として取り出し、取り出された出力信号か
    ら、ＰＬＬのジッタを測定することを特徴とするＰＬＬ
    ジッタ測定方法。
  2. 【請求項２】 請求項１において、前記内部クロック信
    号を発生するＰＬＬを備えると共に、前記ジッタ情報を
    外部に出力するためのＰＬＬ測定用機能回路を備えた集
    積回路を用意し、前記ＰＬＬ測定用機能回路を介して、
    前記出力信号を出力することを特徴とするＰＬＬジッタ
    測定方法。
  3. 【請求項３】 請求項２において、前記集積回路に対し
    て、入力信号を与え、当該入力信号は前記内部クロック
    信号によってサンプリングされ、サンプル信号として前
    記ＰＬＬ測定用機能回路に取り込まれ、該サンプル信号
    を前記出力信号として出力することを特徴とするＰＬＬ
    ジッタ測定方法。
  4. 【請求項４】 請求項３において、前記出力信号は基準
    クロック信号によって動作するＩＣテスタによってＰＬ
    Ｌのジッタを測定することを特徴とするＰＬＬジッタ測
    定方法。
  5. 【請求項５】 内部クロックを発生するＰＬＬと、前記
    ＰＬＬのジッタを測定するための機能を備えたＰＬＬ測
    定用機能回路とを有し、前記ＰＬＬ測定用機能回路は、
    前記内部クロックと、前記ＰＬＬのジッタを測定するた
    めの入力信号を受け、前記内部クロックによってサンプ
    リングし、サンプル信号を外部に出力信号として送出す
    る送出手段とを含むことを特徴とする集積回路。
  6. 【請求項６】 請求項５において、前記送出手段は、前
    記集積回路の外部に出力される送出信号と、前記サンプ
    ル信号とが与えられており、前記送出手段では、前記送
    出信号及び前記サンプル信号のいずれか一方を選択的に
    出力することを特徴とする集積回路。
JP9075383A 1997-03-27 1997-03-27 Ｐｌｌジッタ測定方法及び集積回路 Expired - Fee Related JP2950370B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9075383A JP2950370B2 (ja) 1997-03-27 1997-03-27 Ｐｌｌジッタ測定方法及び集積回路
DE19814190A DE19814190A1 (de) 1997-03-27 1998-03-25 PLL-Synchronisationsfehler-Meßverfahren und integrierte Schaltung dafür
US09/047,444 US6185510B1 (en) 1997-03-27 1998-03-25 PLL jitter measuring method and integrated circuit therewith
KR1019980010564A KR100292896B1 (ko) 1997-03-27 1998-03-26 Pll지터측정방법과pll을가진집적회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9075383A JP2950370B2 (ja) 1997-03-27 1997-03-27 Ｐｌｌジッタ測定方法及び集積回路

Publications (2)

Publication Number Publication Date
JPH10267999A JPH10267999A (ja) 1998-10-09
JP2950370B2 true JP2950370B2 (ja) 1999-09-20

Family

ID=13574627

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9075383A Expired - Fee Related JP2950370B2 (ja) 1997-03-27 1997-03-27 Ｐｌｌジッタ測定方法及び集積回路

Country Status (4)

Country Link
US (1) US6185510B1 (ja)
JP (1) JP2950370B2 (ja)
KR (1) KR100292896B1 (ja)
DE (1) DE19814190A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127623A (ja) * 1999-10-27 2001-05-11 Matsushita Electric Ind Co Ltd ジッタ検出回路
US6460001B1 (en) * 2000-03-29 2002-10-01 Advantest Corporation Apparatus for and method of measuring a peak jitter
US6735538B1 (en) * 2000-03-29 2004-05-11 Advantest Corporation Apparatus and method for measuring quality measure of phase noise waveform
US6441602B1 (en) * 2000-09-26 2002-08-27 International Business Machines Corporation Method and apparatus for determining phase locked loop jitter
JP4360802B2 (ja) * 2000-12-11 2009-11-11 株式会社アドバンテスト ジッタ量算出装置、及び試験装置
KR20040053292A (ko) 2001-11-09 2004-06-23 마츠시타 덴끼 산교 가부시키가이샤 디스플레이 디바이스, 수신기 및 테스트 장치
TW567320B (en) * 2002-03-05 2003-12-21 Via Tech Inc Testing circuit for embedded phase lock loop and its testing method
KR100471006B1 (ko) * 2002-07-24 2005-03-10 삼성전자주식회사 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법
GB2393794B (en) * 2002-10-01 2004-11-24 Motorola Inc Module, system and method for testing a phase locked loop
US20040153894A1 (en) * 2003-01-21 2004-08-05 Zarlink Semiconductor Inc. Method of measuring the accuracy of a clock signal
NL1023076C2 (nl) * 2003-04-01 2004-10-04 Iku Holding Montfoort Bv Buitenspiegeleenheid en actuator.
US6841985B1 (en) * 2003-07-29 2005-01-11 Hewlett-Packard Development Company, L.P. Method and circuit for measuring on-chip, cycle-to-cycle clock jitter
US6998889B2 (en) * 2003-08-11 2006-02-14 Rambus Inc. Circuit, apparatus and method for obtaining a lock state value
US7158899B2 (en) * 2003-09-25 2007-01-02 Logicvision, Inc. Circuit and method for measuring jitter of high speed signals
KR100597588B1 (ko) 2003-10-02 2006-07-06 한국전자통신연구원 우선순위기반 능동 시험패킷을 이용한 노드간 경로특성측정방법
US7315574B2 (en) * 2004-05-03 2008-01-01 Dft Microsystems, Inc. System and method for generating a jittered test signal
JP4703535B2 (ja) 2006-10-20 2011-06-15 株式会社東芝 半導体集積回路
JP4971777B2 (ja) * 2006-12-20 2012-07-11 川崎マイクロエレクトロニクス株式会社 半導体集積回路
JP2008249529A (ja) 2007-03-30 2008-10-16 Nec Electronics Corp ジッタ判定回路およびジッタ判定方法
US7945404B2 (en) * 2008-04-24 2011-05-17 Faraday Technology Corp. Clock jitter measurement circuit and integrated circuit having the same
DE112011106014T5 (de) * 2011-12-22 2014-09-11 Intel Corp. Kleinen Jitter und niedrige Latenz aufweisende Low-Power-Taktung mit gemeinsamen Referenztaktsignalen für On-Package-Ein-/Ausgabe-Schnittstellen

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61151483A (ja) 1984-12-25 1986-07-10 Nec Corp 半導体回路
JPS6211181A (ja) 1985-07-08 1987-01-20 Nec Corp 大規模集積回路用テスタ−
US5295079A (en) * 1991-07-18 1994-03-15 National Semiconductor Corporation Digital testing techniques for very high frequency phase-locked loops
US5485490A (en) * 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
US5381085A (en) * 1993-07-06 1995-01-10 Motorola, Inc. Phase lock loop with self test circuitry and method for using the same
JP2671817B2 (ja) 1994-08-26 1997-11-05 日本電気株式会社 半導体集積回路の検査方法
US5889435A (en) * 1997-06-30 1999-03-30 Sun Microsystems, Inc. On-chip PLL phase and jitter self-test circuit

Also Published As

Publication number Publication date
DE19814190A1 (de) 1998-10-15
KR19980080734A (ko) 1998-11-25
US6185510B1 (en) 2001-02-06
JPH10267999A (ja) 1998-10-09
KR100292896B1 (ko) 2001-06-15

Similar Documents

Publication Publication Date Title
JP2950370B2 (ja) Ｐｌｌジッタ測定方法及び集積回路
JP6326200B2 (ja) 測定を行う回路及び方法
US8035407B2 (en) Bist DDR memory interface circuit and method for testing the same
US6510534B1 (en) Method and apparatus for testing high performance circuits
US6661266B1 (en) All digital built-in self-test circuit for phase-locked loops
EP1890234B1 (en) Microcomputer and method for testing the same
US20090013228A1 (en) Bist ddr memory interface circuit and method for testing the same
US20060129335A1 (en) Test apparatus
US9043662B2 (en) Double data rate memory physical interface high speed testing using self checking loopback
JPH0815380A (ja) 半導体集積回路装置
US8334716B1 (en) Digital phase detection circuit and method
JP2002025294A (ja) 半導体デバイス試験方法・半導体デバイス試験装置
TW583407B (en) Differential receiver architecture
EP1148340B1 (en) All digital built-in self-test circuit for phase-locked loops
US6470483B1 (en) Method and apparatus for measuring internal clock skew
JP2003179142A (ja) ジッタ検査回路を搭載した半導体装置およびそのジッタ検査方法
US6976199B2 (en) AC LSSD/LBIST test coverage enhancement
US7246018B1 (en) Interpolator testing circuit
JP3368572B2 (ja) 周期発生装置
JP3058130B2 (ja) 高速半導体集積回路装置のテスト回路
JP2001091590A (ja) 半導体集積回路
JP2936807B2 (ja) 集積回路
KR100834392B1 (ko) 반도체 장치
JP2006180029A (ja) テスト回路
JPH08105940A (ja) 診断装置及び被診断装置並びにこれらを含む電子装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990609

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070709

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080709

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090709

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees