JP2006180029A - テスト回路 - Google Patents

Abstract

【課題】シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路から出力されるリタイミングデータにビットエラーが発生するかどうかを検出することができるテスト回路を提供する。
【解決手段】テスト回路は、クロックデータリカバリ回路のテストを行うもので、テスト用のシリアルデータを発生するシリアルデータ発生器と、シリアルデータ発生器から入力されるテスト用のシリアルデータを遅延させて遅延時間の異なる複数種類の遅延シリアルデータを発生し、そのうちの１つの遅延シリアルデータを選択的に出力する遅延回路と、クロックデータリカバリ回路に入力されるシリアルデータとして、外部から入力されるシリアルデータと遅延回路から入力される遅延シリアルデータとを選択的に出力するセレクタと、クロックデータリカバリ回路から入力されるリタイミングデータのエラーを検出するデータエラー検出器とを備えている。
【選択図】図１

Description

本発明は、クロックデータリカバリ回路（以下、ＣＤＲ回路という）のテスト回路に関するものである。

例えば、シリアルデータを高速に転送する高速シリアル転送ＬＳＩ（大規模集積回路）では、シリアルデータを受信する受信側装置において、クロックデータリカバリ回路が用いられる。ＣＤＲ回路は、入力されるシリアルデータの位相を検出して、このシリアルデータに位相同期された抽出クロックを発生し、この抽出クロックに同期してシリアルデータをサンプリングして得られるリタイミングデータを出力する。

ＣＤＲ回路のテスト回路として、例えば特許文献１が知られている。特許文献１には、ＣＤＲ回路に疑似ランダムシリアルデータ発生器およびビットエラー検出器を内蔵し、疑似ランダムシリアルデータ発生器で生成される疑似ランダムシリアルデータを内部ループバックしてＣＤＲ回路に入力し、ＣＤＲ回路から出力されるリタイミングデータをビットエラー検出器に供給して、そのビットエラーを検出することが開示されている。

特開平９−２８４２５９号公報

ところが、特許文献１では、ＣＤＲ回路に入力される疑似ランダムシリアルデータの生成に内部のシステムクロックを使用しているため、シリアルデータが変化するタイミングが１ユニットインターバル内の特定の箇所に集中する傾向がある。従って、シリアルデータが変化するタイミングが変わった場合に、リタイミングデータにビットエラーが発生するかどうかを検出することができないという問題があった。

本発明の目的は、ＣＤＲ回路をより詳細にテストするために、前記従来技術に基づく問題点を解消し、シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路から出力されるリタイミングデータにビットエラーが発生するかどうかを検出することができるテスト回路を提供することにある。

上記目的を達成するために、本発明は、外部から入力されるシリアルデータの位相を検出して、該シリアルデータに同期した抽出クロックを発生し、該抽出クロックに同期して前記シリアルデータをサンプリングして得られるリタイミングデータを出力するクロックデータリカバリ回路のテスト回路であって、
テスト用のシリアルデータを発生するシリアルデータ発生器と、該シリアルデータ発生器から入力されるテスト用のシリアルデータを遅延させて遅延時間の異なる複数種類の遅延シリアルデータを発生し、そのうちの１つの遅延シリアルデータを選択的に出力する遅延回路と、前記クロックデータリカバリ回路に入力されるシリアルデータとして、前記外部から入力されるシリアルデータと前記遅延回路から入力される遅延シリアルデータとを選択的に出力するセレクタと、前記クロックデータリカバリ回路から入力されるリタイミングデータのエラーを検出するデータエラー検出器とを備えていることを特徴とするテスト回路を提供するものである。

本発明によれば、遅延回路から出力される遅延シリアルデータを変更し、その遅延時間を変えてテストを繰り返し行うことにより、ＣＤＲ回路に入力されるシリアルデータの入力タイミングを順次変化させることができる。これにより、シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路から出力されるリタイミングデータにビットエラーが発生するかどうかを容易に検出することができ、ＣＤＲ回路をより詳細にテストすることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のテスト回路を詳細に説明する。

図１は、本発明のテスト回路の構成を表す一実施形態の概略図である。同図に示すテスト回路１０は、ＣＤＲ回路１２のテストを行うもので、シリアルデータ発生器１４と、遅延回路１６と、セレクタ１８と、データエラー検出器２０とを備えている。

シリアルデータ発生器１４は、テスト時に、ＣＤＲ回路１２に入力されるテスト用のシリアルデータを発生する。シリアルデータ発生器１４から出力されるテスト用のシリアルデータは遅延回路１６に入力される。なお、シリアルデータ発生器１４の具体的な構成は何ら限定されず、テスト用のシリアルデータを発生することができる各種構成のものが利用可能である。

遅延回路１６は、シリアルデータ発生器１４から入力されるテスト用のシリアルデータを遅延させて各々遅延時間の異なる複数種類の遅延シリアルデータを発生し、そのうちの１つの遅延シリアルデータを選択的に出力する。なお、遅延シリアルデータには、シリアルデータ発生器１４から入力されるテスト用のシリアルデータそのものも含まれるものとする。

遅延回路１６は、図２に示すように、各々遅延時間の異なる複数種類の遅延素子２２と、セレクタ２４とを備えている。各々の遅延素子２２は、所定数のバッファを直列に接続して構成されたもので、初段のバッファには、シリアルデータ発生器１４から出力されるテスト用のシリアルデータが入力される。セレクタ２４には、遅延シリアルデータとして、テスト用のシリアルデータと、各々の遅延素子２２の出力信号とが入力される。

各々の遅延素子２２の出力信号は、テスト用のシリアルデータに対して、バッファの個数に相当する時間だけ遅延される。図３のタイミングチャートに示すように、テスト用のシリアルデータに対する信号Ｂ，Ｃ，…，Ｎの遅延時間は、各々対応する遅延素子２２が、バッファを１個、２個、…、ｎ個備えている場合、各々バッファ１個分、２個分、…、ｎ個分に相当する時間となる。遅延回路１６では、図示していない選択信号により、遅延シリアルデータのいずれかがセレクタ２４から選択的に出力される。

なお、テスト用のシリアルデータに対する遅延シリアルデータの遅延時間は、１ユニットインターバル（１Ｕ．Ｉ．）の期間内であれば十分である。多種の遅延シリアルデータを発生する方が好ましいが、遅延シリアルデータの個数が多くなるとテスト時間も長くなるため、遅延シリアルデータの個数は、テスト精度とテスト時間との兼ね合いに応じて適宜決定するのが好ましい。また、遅延回路１６の構成は、図２に示すものに限定されず、同様の機能を果たす各種構成のものが利用可能である。

続いて、セレクタ１８は、図示していない選択信号により、外部から入力されるシリアルデータと、遅延回路１６から入力される遅延シリアルデータとの一方を選択的に出力する。セレクタ１８からは、通常動作時に、外部から入力されるシリアルデータが出力され、テスト時には、遅延回路１６から入力される遅延シリアルデータが出力される。セレクタ１８から出力されるシリアルデータはＣＤＲ回路１２に入力される。

ＣＤＲ回路１２は、セレクタ１８から入力されるシリアルデータの位相を検出して、このシリアルデータに同期した抽出クロックを発生する。また、ＣＤＲ回路１２は、抽出クロックに同期してシリアルデータをサンプリングして得られるリタイミングデータを出力する。ＣＤＲ回路１２から出力されるリタイミングデータは、データエラー検出器２０に入力される。

ＣＤＲ回路１２は、図４に示すように、位相比較器（ＰＤ）２６と、ローパスフィルタ（ＬＰＦ）２８と、電圧制御発振器（ＶＣＯ）３０と、フリップフロップ３２とを備えている。ＰＤ２６には、セレクタ１８から出力されるシリアルデータとＶＣＯ３０から出力される抽出クロックとが入力され、ＰＤ２６の出力はＬＰＦ２８を介してＶＣＯ３０に入力される。また、フリップフロップ３２のデータ入力端子Ｄには、セレクタ１８から出力されるシリアルデータが入力され、そのクロック入力端子には抽出クロックが入力され、そのデータ出力端子Ｑからリタイミングデータが出力される。

ＣＤＲ回路１２では、ＰＤ２６により、シリアルデータと抽出クロックとの位相差が検出され、その検出信号がＬＰＦ２８を介してＶＣＯ３０に入力される。ＶＣＯ３０では、両者の位相差に応じて、抽出クロックの周波数が変更される。その結果、ＶＣＯ３０からは、図５のタイミングチャートに示すように、シリアルデータに位相同期された抽出クロックが出力される。シリアルデータは、上記のようにシリアルデータに位相同期された抽出クロックの立上りでフリップフロップ３２にサンプリングされ、リタイミングデータとして出力される。

なお、ＣＤＲ回路１２の具体的な構成も何ら限定されず、同様の機能を果たす各種構成のものが利用可能である。

最後に、データエラー検出器２０は、ＣＤＲ回路１２から入力されるリタイミングデータのエラーを検出する。なお、データエラー検出器２０の具体的な構成も何ら限定されず、リタイミングデータのエラーを検出することができる各種構成のものが利用可能である。

例えば、データエラー検出器２０は、シリアルデータ発生器１４で発生されるテスト用のシリアルデータ、あるいは、データエラー検出器２０にあらかじめ記憶されているリタイミングデータの出力期待値と、ＣＤＲ回路１２から出力されるリタイミングデータとを比較して、リタイミングデータにビットエラーが存在するかどうかを検出する構成とすることができる。

次に、テスト回路１０の動作を説明する。

テスト回路１０において、通常動作時には、図示していない選択信号に従って、外部から入力されるシリアルデータがセレクタ１８から出力される。従って、ＣＤＲ回路１２からは、セレクタ１８から入力されるシリアルデータを抽出クロックでサンプリングして得られるリタイミングデータが出力される。

一方、テスト時には、遅延回路１６から入力される遅延シリアルデータがセレクタ１８から出力される。テスト時には、シリアルデータ発生器１４によりテスト用のシリアルデータが発生され、遅延回路１６により、複数種類の遅延シリアルデータのうちの１つの遅延シリアルデータが選択的に出力される。従って、ＣＤＲ回路１２からは、遅延回路１６から入力される遅延シリアルデータを抽出クロックでサンプリングして得られるリタイミングデータが出力される。そして、データエラー検出器２０により、ＣＤＲ回路１２から出力されるリタイミングデータにビットエラーが存在するかどうかが検出される。

また、図示していない選択信号により、遅延回路１６から出力される遅延シリアルデータを変更し、その遅延時間を変えて上記テストを繰り返し行うことにより、例えば、図２に示す遅延回路１６において、遅延シリアルデータとして、信号Ａ，Ｂ，Ｃ，…，Ｎの順に順次出力することによって、ＣＤＲ回路１２に入力されるシリアルデータの入力タイミングを順次変化させることができる。これにより、シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路１２から出力されるリタイミングデータにビットエラーが発生するかどうかを容易に検出することができる。

また、上記のように、シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路１２から出力されるリタイミングデータにビットエラーが発生するかどうかを検出することによって、ＣＤＲ回路１２をより詳細にテストすることができる。

なお、本発明のテスト回路は、ＣＤＲ回路が搭載される半導体装置に内蔵し、ＢＩＳＴ（組込型自己テスト）回路として構成してもよいし、あるいはＣＤＲ回路が搭載される半導体装置の外部に構成してもよい。

本発明は、基本的に以上のようなものである。
以上、本発明のテスト回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のテスト回路の構成を表す一実施形態の概略図である。 図１に示す遅延回路の構成を表す回路図である。 図１に示す遅延回路の動作を表すタイミングチャートである。 図１に示すクロックデータリカバリ回路の構成を表す概略図である。 図１に示すテスト回路の動作を表すタイミングチャートである。

符号の説明

１０ テスト回路
１２ クロックデータリカバリ回路
１４ シリアルデータ発生器
１６ 遅延回路
１８、２４ セレクタ
２０ データエラー検出器
２２ 遅延素子
２６ 位相比較器
２８ ローパスフィルタ
３０ 電圧制御発振器
３２ フリップフロップ

Claims (1)

1. 外部から入力されるシリアルデータの位相を検出して、該シリアルデータに同期した抽出クロックを発生し、該抽出クロックに同期して前記シリアルデータをサンプリングして得られるリタイミングデータを出力するクロックデータリカバリ回路のテスト回路であって、
   テスト用のシリアルデータを発生するシリアルデータ発生器と、該シリアルデータ発生器から入力されるテスト用のシリアルデータを遅延させて遅延時間の異なる複数種類の遅延シリアルデータを発生し、そのうちの１つの遅延シリアルデータを選択的に出力する遅延回路と、前記クロックデータリカバリ回路に入力されるシリアルデータとして、前記外部から入力されるシリアルデータと前記遅延回路から入力される遅延シリアルデータとを選択的に出力するセレクタと、前記クロックデータリカバリ回路から入力されるリタイミングデータのエラーを検出するデータエラー検出器とを備えていることを特徴とするテスト回路。

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