KR101956126B1 - 병렬 신호의 위상 정렬 장치 및 방법 - Google Patents

Abstract

병렬 신호의 위상 정렬 장치를 제공한다. 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치는 병렬로 전송되는 복수의 신호인 입력신호를 수신하는 수신부; 상기 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출하는 위상차검출부; 및 상기 입력신호 각각의 데이터 전송 시작 시점 및 상기 검출된 위상차에 기초하여, 상기 입력신호 각각의 위상을 정렬하는 위상정렬부를 포함한다.

Description

병렬 신호의 위상 정렬 장치 및 방법{APPARATUS AND METHOD FOR PHASE ALIGNMENT OF PARALLEL SIGNALS}

본 발명은 병렬로 전송되는 신호의 위상을 정렬하는 장치 및 방법에 관한 것으로, 더욱 상세하게는 샘플링 클록과 데이터 전송 시작 시점을 이용하여 병렬로 전송되는 복수의 신호의 위상을 정렬하는 장치 및 방법에 관한 것이다.

병렬 신호를 정확하게 획득하기 위해서는 신호를 획득하는 샘플링 클록의 에지에 획득되는 각 신호 아이(eye)를 정렬해야 하고, 또한 동시에 전송된 병렬 신호들 간의 위상을 정렬해야 한다.

신호를 주고받는 장치들은 전송되는 각 신호를 정확하게 획득하기 위해, 장치들 간에 클록을 함께 전송할 수 있다. 이때, 신호를 전송하는 장치에서 샘플링 클록의 에지에 각 신호의 아이를 정렬하여 전송하고, 신호를 수신하는 장치에서 전송된 클록 에지에 동기화하여 각 신호를 획득함으로써 전송되는 각 신호를 정확하게 획득할 수 있다.

또는, 신호를 주고받는 장치들은 전송되는 각 신호를 정확하게 획득하기 위해, 장치들 간에 클록을 전송하지 않고 클록-데이터 리커버리(CDR; Clock-Data Recovery) 방법을 이용할 수 있다. 해당 기술은 신호를 수신하는 장치에서 신호로부터 클록을 추출하고, 해당 클록에 각 신호 아이를 정렬하여 신호를 획득함으로써 전송되는 각 신호를 정확하게 획득할 수 있다.

또는, 신호를 주고받는 장치들은 전송되는 각 신호를 정확하게 획득하기 위해, 오버샘플링 클록-데이터 리커버리(OCDR; Oversampling Clock-Data Recovery) 방법을 이용할 수 있다.

또는, 신호를 주고받는 장치들은 동시에 전송된 병렬 신호들을 정렬하기 위해 미리 정해진 패턴과 이를 전송하는 시퀀스(Sequence)를 정의하고, 이들을 활용하여 신호들을 정렬한다.

또는, 신호 획득 시스템에서는 사용자로부터 미리 측정 혹은 계산된 지연 시간 정보를 입력 받고 이를 활용하여 샘플링 클록 에지에 각 신호의 아이를 정렬하고 동시에 전송된 병렬 신호들을 정렬한다.

이와 같이 신호를 주고받는 장치들에서 사용되는 클록-데이터 리커버리 방법들은 병렬 신호의 위상 정렬 장치에서도 활용될 수 있다. 그러나, 클록-데이터 리커버리 방법은 샘플링 클록의 에지에 각 신호의 아이를 정렬할 뿐 동시에 전송된 병렬 신호들 간의 위상 정렬을 수행하지 않는다. 따라서, 병렬 신호의 위상 정렬 장치에서 활용될 경우, 병렬 신호들 간의 위상 정렬이 수행되지 않아 병렬 신호들이 구성하는 워드 단위 신호의 획득 과정에서 오류가 발생할 수 있다.

또한, 오버샘플링 클록-데이터 리커버리 방법은 여러 단계로 위상 이동된 샘플링 클록을 이용한 신호 샘플링 시, 상승/하강 시간(rising/falling time)동안 준-안정(meta-stable) 상태인 신호의 샘플링을 고려하지 않아 준-안정 상태의 신호를 샘플링 한 샘플은 임의의 값을 갖게 되어 신호의 에지 검출 정확도가 낮아질 수 있다. 그리고, 오버샘플링 클록-데이터 리커버리 방법은 신호의 지터에 대비하기 위해 신호 에지 검출 작업을 여러 차례 반복함으로써, 신호의 에지 검출에 많은 싸이클(cycle)이 소모되고 또한 그 동안 샘플링되는 샘플들을 저장하기 위한 추가적인 저장 공간을 필요로 함으로써 하드웨어 구현 시 면적을 증가시킬 수 있다.

또한, 미리 정해진 패턴을 이용하는 방법은 신호를 주고받는 장치들에서만 패턴을 전송하는 시퀀스를 수행할 수 있으므로, 즉 패턴 전송 요청을 할 수 있으므로, 패턴 전송 요청을 할 수 없는 병렬 전송 신호 획득 시스템에서 활용될 수 없다.

또한, 사용자로부터 지연 시간 정보를 입력받아 정렬을 수행하는 방법은 지연 시간 정보가 시스템 혹은 장치마다 상이하므로 다양한 시스템 혹은 장치의 정확한 신호 획득을 지원하기 위해서는 시스템 혹은 장치마다 지연 시간 정보를 사용자가 다시 구해야 한다. 또한 신호의 위상이 런타임(runtime)동안 가변적인 시스템 혹은 장치의 경우, 신호의 위상이 런타임동안 변하면 해당 기술은 신호를 정확하게 획득할 수 없다.

따라서, 상술한 문제점을 해결하면서도, 병렬로 전송되는 신호의 정확성을 향상시킬 수 있는 병렬 신호의 위상 정렬 장치 및 방법의 필요성이 대두되고 있다.

관련 선행기술로는 대한민국 등록특허공보 제10-0719149호(발명의 명칭: 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자, 공개일자: 2007년 4월 2일)가 있다.

본 발명은 샘플링 클록과 데이터 전송 시작 시점을 이용하여, 병렬로 전송되는 복수의 신호의 위상을 정확하게 정렬하는 장치 및 방법을 제공하고자 한다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치는 병렬로 전송되는 복수의 신호인 입력신호를 수신하는 수신부; 상기 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출하는 위상차검출부; 및 상기 입력신호 각각의 데이터 전송 시작 시점 및 상기 검출된 위상차에 기초하여, 상기 입력신호 각각의 위상을 정렬하는 위상정렬부를 포함한다.

바람직하게는, 상기 위상정렬부는 상기 위상차에 기초하여, 상기 입력신호 각각을 상기 샘플링 클록을 기준으로 위상 정렬하는 제1 정렬부; 및 상기 데이터 전송 시작 시점이 일치하도록, 상기 위상 정렬된 입력신호를 재정렬하는 제2 정렬부를 포함할 수 있다.

바람직하게는, 상기 제1 정렬부는 상기 입력신호 각각을 소정의 기준값과 상기 위상차 간의 차이를 나타내는 위상보정값으로 보정하여, 위상 정렬할 수 있다.

바람직하게는, 상기 제2 정렬부는 시작비트 및 프리앰블비트 중 적어도 하나를 기준으로 재정렬할 수 있다.

바람직하게는, 상기 위상차는 상기 입력신호 각각의 에지와 상기 샘플링 클록의 에지 간의 위상의 차이일 수 있다.

바람직하게는, 상기 위상차검출부는 상기 입력신호 각각에 대하여, 상기 샘플링 클록을 소정의 간격으로 위상 이동한 복수의 이동 샘플링 클록을 이용하여 샘플링하고, 상기 복수의 이동 샘플링 클록 중에서 상기 샘플링의 결과가 준안정상태(meta-stable state)인 적어도 하나의 선별 샘플링 클록을 선별하고, 상기 적어도 하나의 선별 샘플링 클록에 기초하여, 위상차를 검출할 수 있다.

바람직하게는, 상기 위상차검출부는 상기 적어도 하나의 선별 샘플링 클록에 기초하여 위상차를 검출할 때, 상기 적어도 하나의 선별 샘플링 클록의 위상 이동값의 평균값으로 상기 위상차를 검출할 수 있다.

바람직하게는, 상기 샘플링 클록을 생성하는 클록생성부를 더 포함할 수 있다.

바람직하게는, 상기 샘플링 클록은 상기 입력신호에 포함될 수 있다.

또한, 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 방법은 수신부가 병렬로 전송되는 복수의 신호인 입력신호를 수신하는 단계; 위상차검출부가 상기 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출하는 단계; 및 위상정렬부가 상기 입력신호 각각의 데이터 전송 시작 시점 및 상기 검출된 위상차에 기초하여, 상기 입력신호 각각의 위상을 정렬하는 단계를 포함한다.

바람직하게는, 상기 상기 입력신호 각각의 위상을 정렬하는 단계는 제1 정렬부가 상기 위상차에 기초하여, 상기 입력신호 각각을 상기 샘플링 클록을 기준으로 위상 정렬하는 단계; 및 제2 정렬부가 상기 데이터 전송 시작 시점이 일치하도록, 상기 위상 정렬된 입력신호를 재정렬하는 단계를 포함할 수 있다.

바람직하게는, 상기 제1 정렬부는 상기 입력신호 각각을 소정의 기준값과 상기 위상차 간의 차이를 나타내는 위상보정값으로 보정하여, 위상 정렬할 수 있다.

바람직하게는, 상기 제2 정렬부는 시작비트 및 프리앰블비트 중 적어도 하나를 기준으로 재정렬할 수 있다.

바람직하게는, 상기 샘플링 클록을 기준으로 하는 위상차를 검출하는 단계는 상기 입력신호 각각에 대하여, 상기 샘플링 클록을 소정의 간격으로 위상 이동한 복수의 이동 샘플링 클록을 이용하여 샘플링하는 단계; 상기 복수의 이동 샘플링 클록 중에서 상기 샘플링 결과가 준안정상태인 적어도 하나의 선별 샘플링 클록을 선별하는 단계; 및 상기 적어도 하나의 선별 샘플링 클록에 기초하여, 위상차를 검출하는 단계를 포함할 수 있다.

본 발명은 샘플링 클록과 데이터 전송 시작 시점을 이용하여, 병렬로 전송되는 복수의 신호의 위상을 정확하게 정렬함으로써, 병렬 신호로 구성되는 워드 단위 신호의 정확성을 향상시킬 수 있는 효과가 있다.

또한, 본 발명은 런타임 동안에 동적으로 위상 정렬을 수행함으로써, 런타임 동안 변경되는 신호의 위상 정렬 방법을 제공하며, 다양한 시스템 또는 장치의 병렬 전송 신호를 추가적인 장치없이 정렬할 수 있는 효과가 있다.

또한, 본 발명은 여러 단계의 위상 이동된 샘플링 클록을 이용한 신호의 에지 위상 검출 시 준-안정 상태 신호의 샘플링을 고려한 검출을 통해 신호 에지 위상 검출의 정확도를 향상시킴으로써, 샘플링 클록 에지에 각 신호 아이들을 정확하게 정렬하고, 신호의 에지 위상 검출을 반복하지 않음으로써 정렬을 빠르게 수행할 수 있어, 반복 검출된 샘플의 저장에 필요한 하드웨어 면적을 감소시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 병렬 신호의 위상 정렬 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 위상 정렬 장치의 위상정렬부를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 위상 정렬 장치의 연결 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치의 구조를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 위상차 검출 과정을 설명하기 위하여 도시한 도면이다.
도 8a, 8b 및 8c는 본 발명의 일 실시예에 따른 제1 정렬부에 의한 병렬 신호의 정렬 과정을 설명하기 위하여 도시한 도면이다.
도 9a, 9b 및 9c는 본 발명의 일 실시예에 따른 제2 정렬부에 의한 병렬 신호의 재정렬 과정을 설명하기 위하여 도시한 도면이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치(100)는 수신부(110), 위상차검출부(120) 및 위상정렬부(130)를 포함한다.

한편, 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치(100)는 프로토콜 어널라이저, 로직 어널라이저, 오실로스코프 등과 같은 다양한 종류의 디지털 신호 측정 장비에 탑재될 수 있다. 또는, eMMC, UFS, SATA 등 직렬 혹은 병렬 라인을 사용하는 신호 전송 인터페이스와 연결되어, 전송되는 신호를 획득하는 다양한 종류의 장치에 탑재될 수 있다.

수신부(110)는 병렬로 전송되는 복수의 신호인 입력신호를 수신한다.

예컨대, 도 5를 참조하면, 위상 정렬 장치(100)는 병렬 신호 전송 장치(예, 중앙 처리 장치)로부터 병렬 신호 수신 장치(예, SSD 등의 저장장치)에 병렬로 전송되는 복수의 신호를 수신할 수 있다. 이때, 수신부(110)는 그 병렬 신호 전송 장치로부터 전송되는 복수의 신호를 입력신호로서 수신할 수 있다.

위상차검출부(120)는 그 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출한다.

즉, 위상차검출부(120)는 그 입력신호에 포함된 복수의 신호 각각에 대하여, 샘플링 클록을 기준으로 하는 위상차를 검출할 수 있다. 예컨대, 위상차검출부(120)는 샘플링 클록의 상승 에지 또는 하강 에지를 기준으로 그 입력신호 각각에 대한 위상차를 검출할 수 있다.

다른 실시예에서는, 위상차는 그 입력신호 각각의 에지와 샘플링 클록의 에지 간의 위상의 차이일 수 있다.

예컨대, 도 7을 참조하면, 위상차검출부(120)가 위상차를 검출할 때, 입력신호(획득되는 신호)의 하강 에지가 위상 이동된 샘플링 클록의 상승 에지에 의해 샘플링되면, 그 위상 이동된 샘플링 클록의 위상 이동값이 위상차가 될 수 있다.

또 다른 실시예에서는, 위상차검출부(120)는 그 입력신호 각각에 대하여, 샘플링 클록을 이용하여 샘플링한 결과를 이용하여 위상차를 검출할 수 있다.

예컨대, 도 7을 참조하면, 위상차검출부(120)는 샘플링 클록의 한 주기를 32단계로 나누어, 소정의 간격(2π/32) 단위로 위상 이동한 총 32개의 이동 샘플링 클록을 생성할 수 있다. 이때, 편의상 위상 이동값의 크기 순서에 따라 1~32로 일련번호를 부여할 수 있다.

그리고, 입력신호(획득되는 신호) 각각에 대하여, 이동 샘플링 클록을 이용하여 샘플링할 수 있다. 이때, 입력신호는 샘플링 클록 한 주기의 4*2π/32 만큼 위상 이동한 이동 샘플링 클록 4의 상승 에지(705)부터 하강하기 시작하여 8*2π/32만큼 위상 이동한 이동 샘플링 클록 8의 상승 에지(709)에서 하강이 끝날 수 있다.

이때, 위상차검출부(120)는 이동 샘플링 클록 1~3(702, 703, 704)으로 샘플링하여 입력신호의 하강이 시작하기 전의 신호를 획득할 수 있으며, 이동 샘플링 클록 9~32(710, ...)으로 샘플링하여 입력신호의 하강이 끝난 후의 신호를 획득할 수 있다. 그리고, 이동 샘플링 클록 4~8(705, 706, 707, 708, 709)로 샘플링하여, 입력신호가 하강할 때의 준-안정 상태(meta-stable state)의 신호를 획득할 수 있다. 한편, 준-안정 상태는 샘플링 결과가 0 또는 1로 안정된 상태에 이르지 못하고, 0 및 1 중 임의의 값으로 출력되는 상태를 의미할 수 있다. 따라서, 위상차검출부(120)는 이동 샘플링 클록 4~8을 선별 샘플링 클록으로 선별할 수 있다.

다시 말하면, 위상차검출부(120)는 이동 샘플링 클록 1~32(702, ...)에 의해 샘플링된 획득된 신호 1~32(711, ...)를 시스템 클록 등으로 샘플링하여 조사할 수 있으며, 도 7의 샘플링 클록의 2번째 상승 에지에서 조사된 바와 같이 획득된 신호 1~3(711, 712, 713)에서는 1이, 획득된 신호 9~32(719, 720, 721, 722, ...)에서는 0이, 그리고 획득된 신호 4~8(714, 715, 716, 717, 718)에서는 0과 1 중 임의의 값이 검출될 수 있다.

이때, 위상차검출부(120)는 획득된 신호 1부터 32까지를 순차적으로 비교하여 값이 바뀌기 시작하는 샘플, 즉 입력신호의 하강 시작을 나타내는 샘플인 획득된 신호 4를 찾을 수 있다. 또한, 위상차검출부(120)는 획득된 신호 32부터 1까지를 역순으로 비교하여 값이 바뀌기 시작하는 샘플, 즉 입력신호의 하강 끝을 나타내는 샘플인 획득된 신호 8을 찾을 수 있다.

그리고, 위상차검출부(120)는 선별 샘플링 클록인 4*2π/32 만큼 위상 이동한 이동 샘플링 클록 4와 8*2π/32만큼 위상 이동한 이동 샘플링 클록 8의 위상 이동값을 이용하여 위상차를 검출할 수 있다.

또 다른 실시예에서는, 위상차검출부(120)는 그 적어도 하나의 선별 샘플링 클록에 기초하여 위상차를 검출할 때, 그 적어도 하나의 선별 샘플링 클록의 위상 이동값의 평균값으로 위상차를 검출할 수 있다.

예컨대, 도 7을 계속하여 참조하면, 위상차검출부(120)는 선별 샘플링 클록인 이동 샘플링 클록 4와 이동 샘플링 클록 8 각각의 위상 이동값인 4*2π/32와 8*2π/32의 평균값을 계산하고, 그 평균값인 6*2π/32를 샘플링 클록의 에지와 신호의 에지 간의 위상차로 검출할 수 있다.

또 다른 실시예에서는, 샘플링 클록은 그 입력신호에 포함될 수 있다.

예컨대, 위상차검출부(120)는 샘플링 클록을 그 입력신호를 통해 입력받을 수 있다. 즉, 위상차검출부(120)가 별도로 샘플링 클록을 생성하거나 입력받지 않으며, 병렬로 전송되는 복수의 신호 중 하나로 샘플링 클록을 직접 수신할 수 있다.

한편, 샘플링 클록이 그 입력신호에 포함되지 않은 경우, 위상 정렬 장치(100)가 샘플링 클록을 생성하거나 외부에서 별도로 수신할 수 있으며, 샘플링 클록을 생성하는 구성에 대하여는 도 2에 대한 설명에서 구체적으로 후술한다.

위상정렬부(130)는 그 입력신호 각각의 데이터 전송 시작 시점 및 그 검출된 위상차에 기초하여, 그 입력신호 각각의 위상을 정렬한다.

즉, 위상정렬부(130)는 그 입력신호에 포함된 복수의 신호 각각에 대하여, 샘플링 클록과의 위상차를 이용하여 위상을 정렬할 수 있다.

예컨대, 도 8a를 참조하면, 싱글 데이터 레이트(SDR)를 가정할 때, 어떤 신호에 대하여 위상차가 6*2π/32(801)로 검출된 경우, 그 신호를 π(802)에서 6*2π/32를 뺀 값인 10*2π/32에 대응되는 시간만큼 지연시켜, 위상을 정렬할 수 있다. 즉, 획득되는 신호 1은 801에서 802로 지연되고, 획득되는 신호 2는 803에서 804로 지연될 수 있다.

또한, 위상정렬부(130)는 그 입력신호에 포함된 복수의 신호 각각에 대하여, 동일한 데이터 전송 시작 시점을 갖도록 위상을 정렬할 수 있다.

예컨대, 도 9a를 참조하면, 그 입력신호의 데이터 전송 시작 시점인 시작비트가 그 입력신호에 포함된 모든 신호에 0이 동시에 전송되는 것일 경우, 위상정렬부(130)는 위상 정렬된 그 입력 신호 각각(901, 905, 904)에 대하여, 샘플링 클록의 주기(2π) 단위로 적절하게 지연(904)시킴으로써, 샘플링 클록의 상승 에지(906)에서 모든 신호에 0이 동시에 전송되도록 재정렬할 수 있다. 즉, 정렬된 신호 1은 901에서 904로 지연되고, 정렬된 신호 2는 905에서 904로 지연되고, 정렬된 신호 3은 지연되지 않을 수 있다.

한편, 위상정렬부(130)가 그 입력신호 각각의 위상을 정렬하는 자세한 방법에 관하여는 도 3에 대한 설명에서 구체적으로 후술한다.

이와 같이, 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 장치(100)는 샘플링 클록을 이용하여, 병렬로 전송되는 복수의 신호의 위상을 정확하게 정렬함으로써, 병렬 신호들이 구성하는 워드 단위의 신호를 정확성을 향상시킬 수 있는 효과가 있다.

도 2는 본 발명의 다른 실시예에 따른 병렬 신호의 위상 정렬 장치를 설명하기 위한 블록도이다.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 병렬 신호의 위상 정렬 장치(100)는 수신부(110), 위상차검출부(120), 위상정렬부(130) 및 클록생성부(140)를 포함한다.

수신부(110)는 병렬로 전송되는 복수의 신호인 입력신호를 수신한다.

위상차검출부(120)는 그 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출한다.

위상정렬부(130)는 그 입력신호 각각의 데이터 전송 시작 시점 및 그 검출된 위상차에 기초하여, 그 입력신호 각각의 위상을 정렬한다.

클록생성부(140)는 그 샘플링 클록을 생성한다.

예컨대, 그 샘플링 클록이 입력신호에 포함되지 않았거나, 위상 정렬 장치(100)가 외부로부터 별도의 샘플링 클록을 입력받지 않은 경우, 위상 정렬 장치(100)는 클록생성부(140)를 포함하여 샘플링 클록을 생성할 수 있다. 이때, 샘플링 클록은 위상 정렬 장치(100)의 시스템 클록에 기초하여 생성될 수 있다.

한편, 도 6을 참조하면, 수신부(110)가 수신한 입력신호와 클록생성부(140)가 생성한 샘플링 클록을 이용하여, 위상차검출부(120)가 위상차를 검출하고, 위상정렬부(130)가 샘플링 클록과 위상차를 이용하여 그 입력신호의 위상을 정렬하는 구조가 나타나 있다. 이때, 위상정렬부(130)의 세부적인 구성에 대하여는 도 3에서 자세하게 후술한다.

도 3은 본 발명의 일 실시예에 따른 위상 정렬 장치의 위상정렬부를 설명하기 위한 블록도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 위상 정렬 장치(100)의 위상정렬부(130)는 제1 정렬부(133) 및 제2 정렬부(136)를 포함한다.

제1 정렬부(133)는 위상차에 기초하여, 입력신호 각각을 샘플링 클록을 기준으로 위상 정렬한다.

즉, 제1 정렬부(133)는 입력신호 각각을 그 검출된 위상차에 대응되는 시간만큼 지연시킴으로써, 입력신호 각각을 샘플링 클록을 기준으로 위상 정렬할 수 있다.

이에 대하여, 도 8a 내지 8c의 예를 참조하여 설명하면 다음과 같다.

도 8a은 위상 정렬 장치(100)가 싱글데이터레이트(SDR)로 입력신호를 수신할 경우, 각 신호를 지연시켜 샘플링 클록의 에지에 각 신호를 정렬하는 과정을 도시한 도면이다. 이때, 도 8a의 획득되는 신호 1은 도 7의 획득되는 신호에 대응될 수 있다.

따라서, 제1 정렬부(133)는 획득되는 신호 1에 대응되는 위상차(801)가 [0, π) 범위(이하, 샘플링 클록의 1주기를 2π로 가정한다.)에 있으므로, π(802)에서 검출된 위상차 6*2π/32(801)를 뺀 값인 10*2π/32를 획득되는 신호 1의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 1에 위상보정값인 10*2π/32만큼의 지연을 추가하여, 획득되는 신호 1의 에지를 샘플링 클록의 π(802) 위상에 정렬할 수 있으며, 획득되는 신호 1의 아이의 중심을 다음 샘플링 클록의 상승 에지에 정렬할 수 있다.

또한, 제1 정렬부(133)는 획득되는 신호 2에 대응되는 위상차(803)가 [π, 2π) 범위에 있으므로, 3π(804)에서 위상차를 뺀 값을 획득되는 신호 2의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 1에 위상보정값인 위상보정값만큼의 지연을 추가하여, 획득되는 신호 2의 에지를 샘플링 클록의 3π(804) 위상에 정렬할 수 있으며, 획득되는 신호 2의 아이의 중심을 그 다음 샘플링 클록의 상승 에지에 정렬할 수 있다.

도 8b는 위상 정렬 장치(100)가 더블데이터레이트(DDR)로 신호를 획득하고, 위상보정값을 계산할 때 검출된 위상차의 범위를 두 단계로 나누어 위상보정값을 결정하였을 경우, 각 신호를 지연하여 샘플링 클록의 에지에 각 신호를 정렬하는 과정을 도시한 도면이다. 이때, 도 8b의 획득되는 신호 1은 도 7의 획득되는 신호에 대응될 수 있다.

이때, 검출된 위상차를 두 단계로 구분하는 경우, 제1 정렬부(133)는 획득되는 신호 1에 대응되는 위상차(811)가 [0, π/2) 범위에 있으므로, π/2(812)에서 검출된 위상차 6*2π/32를 뺀 값인 2*2π/32를 획득되는 신호 1의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 1의 위상보정값인 2*2π/32만큼의 지연을 획득되는 신호 1에 추가하여, 획득되는 신호 1의 에지를 샘플링 클록의 π/2(812) 위상에 정렬할 수 있으며, 획득되는 신호 1의 아이의 중심을 샘플링 클록의 하강 에지에 정렬할 수 있다.

또한, 검출된 위상차를 두 단계로 구분하는 경우, 제1 정렬부(133)는 획득되는 신호 2에 대응되는 위상차(813)가 [π/2, 2π) 범위에 있으므로, 5π/2(814)에서 위상차(813)를 뺀 값을 획득되는 신호 2의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 2의 위상보정값만큼의 지연을 획득되는 신호 2에 추가하여, 획득되는 신호 2의 에지를 다음 샘플링 클록의 π/2(814) 위상에 정렬할 수 있으며, 획득되는 신호 2의 아이의 중심을 다음 샘플링 클록의 하강 에지에 정렬할 수 있다.

도 8c는 위상 정렬 장치(100)가 더블데이터레이트(DDR)로 신호를 획득하고, 위상보정값을 계산할 때 검출된 위상차의 범위를 세 단계로 나누어 위상보정값을 결정하였을 경우, 각 신호를 지연하여 샘플링 클록의 에지에 각 신호를 정렬하는 과정을 도시한 도면이다. 이때, 도 8c의 획득되는 신호 1은 도 7의 획득되는 신호에 대응될 수 있다.

이때, 검출된 위상차를 세 단계로 구분하는 경우, 제1 정렬부(133)는 획득되는 신호 1에 대응되는 위상차(821)가 [0, π/2) 범위에 있으므로, π/2(822)에서 검출된 위상차 6*2π/32를 뺀 값인 2*2π/32를 획득되는 신호 1의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 1의 위상보정값인 2*2π/32만큼의 지연을 획득되는 신호 1에 추가하여, 획득되는 신호 1의 에지를 샘플링 클록의 π/2(822) 위상에 정렬할 수 있으며, 획득되는 신호 1의 아이의 중심을 샘플링 클록의 하강 에지에 정렬할 수 있다.

또한, 검출된 위상차를 세 단계로 구분하는 경우, 제1 정렬부(133)는 획득되는 신호 2에 대응되는 위상차(823)가 [π/2, 3π/2) 범위에 있으므로, 3π/2(824)에서 위상차를 뺀 값을 획득되는 신호 2의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 2의 위상보정값만큼의 지연을 획득되는 신호 2에 추가하여, 획득되는 신호 2의 에지를 샘플링 클록의 π3/2(824) 위상에 정렬할 수 있으며, 획득되는 신호 2의 아이의 중심을 다음 샘플링 클록의 상승 에지에 정렬할 수 있다.

또한, 검출된 위상차를 세 단계로 구분하는 경우, 제1 정렬부(133)는 획득되는 신호 3에 대응되는 위상차(825)가 [3π/2, 2π) 범위에 있으므로, 5π/2(826)에서 위상차를 뺀 값을 획득되는 신호 3의 위상보정값으로 결정할 수 있다. 그 후, 제1 정렬부(133)는 획득되는 신호 3의 위상보정값만큼의 지연을 획득되는 신호 3에 추가하여, 획득되는 신호 3의 에지를 다음 샘플링 클록의 π/2 위상에 정렬할 수 있으며, 획득되는 신호 3의 아이의 중심을 다음 샘플링 클록의 하강 에지에 정렬할 수 있다.

다른 실시예에서는, 제1 정렬부(133)는 그 입력신호 각각을 소정의 기준값과 그 위상차 간의 차이를 나타내는 위상보정값으로 보정하여, 위상 정렬할 수 있다

이처럼, 상술한 예에서와 같이 제1 정렬부(133)는 그 입력신호 각각의 위상차를, 그 입력신호를 정렬하고자 하는 위상에 대응되는 기준값(예, π/2, 3π/2 등)으로부터 뺀 값을 위상보정값으로 산출하여, 보정함으로써 위상 정렬할 수 있다.

제2 정렬부(136)는 데이터 전송 시작 시점이 일치하도록, 그 위상 정렬된 입력신호를 재정렬한다.

즉, 제2 정렬부(136)는 그 위상 정렬된 입력신호에 포함된 복수의 신호 각각에 대하여, 동일한 데이터 전송 시작 시점을 갖도록 위상을 재정렬할 수 있다.

이에 대하여, 도 9a 내지 9c의 예를 참조하여 설명하면 다음과 같다.

도 9a은 위상 정렬 장치(100)가 싱글데이터레이트(SDR)로 신호를 획득하고, 시작비트가 모든 신호에 0이 동시에 전송되는 것일 경우, 샘플링 클록의 에지에 정렬된 신호 1~3의 시작비트를 기준으로 샘플링 클록 주기(2π) 단위의 지연을 각 신호에 추가하여 입력신호를 재정렬하는 과정을 도시한 도면이다. 이때, 도 9a의 정렬된 신호 1과 2는 도 8a의 정렬된 신호 1과 2에 각각 대응될 수 있다. 또한, 도 9a의 정렬된 신호 1, 2, 3은 각각 제1 정렬부(133)가 위상 정렬한 신호일 수 있다.

이때, 제2 정렬부(136)는 정렬된 신호 1, 2, 3을 수신하여 각 신호에서 시작비트(0)를 검출할 수 있다.

도 9a를 참조하면, 샘플링 클록의 상승 에지(902)에서 제2 정렬부(136)가 정렬된 신호 1에서 가장 먼저 시작비트(0)를 검출할 수 있다. 이때, 제2 정렬부(136)는 입력신호를 구성하는 모든 신호에 대응되는 정렬된 신호 1, 2, 3을 조사하여, 시작비트(0)가 검출된 정렬된 신호 1에 샘플링 클록의 한 주기(2π)만큼의 지연을 추가할 수 있다.

그 후, 다음 샘플링 클록의 상승 에지(903)에서 제2 정렬부(136)가 정렬된 신호 1, 2에서 시작비트(0)를 검출할 수 있다. 이 때, 제2 정렬부(136)는 입력신호를 구성하는 모든 신호에 대응되는 정렬된 신호 1, 2, 3을 조사하여, 시작비트(0)가 검출된 정렬된 신호 1 및 2에 샘플링 클록의 한 주기(2π)만큼의 지연을 추가할 수 있다.

그 후, 그 다음 샘플링 클록의 상승 에지(906)에서 제2 정렬부(136)가 정렬된 신호 1, 2, 3, 즉 모든 신호에서 시작비트(0)를 검출할 수 있다. 이 때, 제2 정렬부(136)는 재정렬을 완료할 수 있다.

도 9b는 위상 정렬 장치(100)가 더블데이터레이트(DDR)로 신호를 획득하고, 위상보정값을 계산할 때 검출된 위상차의 범위를 두 단계로 나누어 위상보정값을 결정하였고, 시작비트가 모든 신호에 0이 동시에 전송되는 것일 경우, 샘플링 클록의 에지에 정렬된 신호의 시작비트를 기준으로 샘플링 클록 주기(2π) 단위의 지연을 각 신호에 추가하여 입력신호를 재정렬하는 과정을 도시한 도면이다. 이때, 도 9b의 정렬된 신호 1과 2는 도 8b의 정렬된 신호 1과 2에 각각 대응될 수 있다. 또한, 도 9b의 정렬된 신호 1, 2, 3은 각각 제1 정렬부(133)가 위상 정렬한 신호일 수 있다.

이때, 제2 정렬부(136)는 정렬된 신호 1, 2, 3을 수신하여 각 신호에서 시작비트(0)를 검출할 수 있다.

도 9b를 참조하면, 샘플링 클록의 하강 에지(912)에서 제2 정렬부(136)가 정렬된 신호 1에서 가장 먼저 시작비트(0)를 검출할 수 있다. 이때, 제2 정렬부(136)는 입력신호를 구성하는 모든 신호에 대응되는 정렬된 신호 1, 2, 3을 조사하여, 시작비트(0)가 검출된 정렬된 신호 1에 샘플링 클록의 한 주기(2π)만큼의 지연을 추가할 수 있다.

그 후, 다음 샘플링 클록의 하강 에지(914)에서 제2 정렬부(136)가 정렬된 신호 1, 2에서 시작비트(0)를 검출할 수 있다. 이 때, 제2 정렬부(136) 입력신호를 구성하는 모든 신호에 대응되는 정렬된 신호 1, 2, 3을 조사하여, 시작비트(0)가 검출된 정렬된 신호 1, 2에 샘플링 클록의 한 주기만큼의 지연을 추가할 수 있다.

그 후, 그 다음 샘플링 클록의 하강 에지(916)에서 제2 정렬부(136)가 정렬된 신호 1, 2, 3, 즉 모든 신호에서 시작비트(0)를 검출할 수 있다. 이 때, 제2 정렬부(136)는 재정렬을 완료할 수 있다.

도 9c는 위상 정렬 장치(100)가 더블데이터레이트(DDR)로 신호를 획득하고, 위상보정값을 계산할 때 검출된 위상차의 범위를 세 단계로 나누어 위상보정값을 결정하였고, 시작비트가 모든 신호에 0이 동시에 전송되는 것일 경우, 샘플링 클록의 에지에 정렬된 신호 1~3의 시작비트를 기준으로 샘플링 클록의 반주기(π) 단위의 지연을 각 신호에 추가하여 입력신호를 재정렬하는 과정을 도시한 도면이다. 이때, 도 9c의 정렬된 신호 1과 2는 도 8c의 정렬된 신호 1과 2에 각각 대응될 수 있다. 또한, 도 9c의 정렬된 신호 1, 2, 3은 각각 제1 정렬부(133)가 위상 정렬한 신호일 수 있다.

이때, 제2 정렬부(136)는 정렬된 신호 1, 2, 3을 수신하여 각 신호에서 시작비트(0)를 검출할 수 있다.

도 9c를 참조하면, 샘플링 클록의 하강 에지(922)에서 제2 정렬부(136)가 정렬된 신호 1에서 가장 먼저 시작비트(0)를 검출할 수 있다. 이 때, 제2 정렬부(136)는 입력신호를 구성하는 모든 신호에 대응되는 정렬된 신호 1, 2, 3을 조사하여, 시작비트(0)가 검출된 정렬된 신호 1에 샘플링 클록의 반주기(π)만큼의 지연을 추가할 수 있다.

그 후, 다음 샘플링 클록의 상승 에지(924)에서 제2 정렬부(136)가 정렬된 신호 1, 2에서 시작비트를 검출할 수 있다. 이 때, 제2 정렬부(136)는 입력신호를 구성하는 모든 신호에 대응되는 정렬된 신호 1, 2, 3을 조사하여, 시작비트(0)가 검출된 정렬된 신호 1, 2에 샘플링 클록의 반주기(π)만큼의 지연을 추가할 수 있다.

그 후, 샘플링 클록의 하강 에지(926)에서 제2 정렬부(136)가 정렬된 신호 1, 2, 3, 즉 모든 신호에서 시작비트(0)를 검출할 수 있다. 이 때, 제2 정렬부(136)는 재정렬을 완료할 수 있다.

다른 실시예에서는, 제2 정렬부(136)는 시작비트 및 프리앰블비트 중 적어도 하나를 기준으로, 그 위상 정렬된 입력신호를 재정렬할 수 있다.

여기서, 시작비트(start bit)는 비동기 통신(asynchronous transmission)에서 데이터 전송의 시작을 알리는데 사용되는 특수한 목적의 비트일 수 있다. 비동기 데이터 라인은 데이터가 전송되기까지 마킹상태(marking state)를 유지할 수 있다. 이 마킹 신호는 논리 1의 데이터 라인 전압에 의해서 표시된다. 그리고, 데이터라인 전압이 한 비트의 기간 동안 논리 0으로 바뀌는 신호를 스타트 비트라고 할 수 있다.

예컨대, 시작비트는 입력신호를 구성하는 복수의 신호 모두에 0(논리 0)이 동시에 전송되는 것일 수 있다.

한편, 프리앰블비트(preamble bit)는 통신의 시작에 앞서 송출하는 비트로, 통신의 상대방과의 동기를 취한다든지 그 밖에 통신에 필요한 정보를 포함하는 비트열일 수 있다.

즉, 제2 정렬부(136)는 입력신호에 포함된 복수의 신호 각각에 대하여, 시작비트를 기준으로 재정렬할 수 있다. 또한, 프리앰블비트를 기준으로 복수의 신호를 재정렬할 수도 있다.

이와 같이, 본 발명의 일 실시예에 따른 위상정렬부(130)는 준-안정 상태를 고려하여 검출된 위상차의 정확도를 향상시킴으로써, 샘플링 클록의 에지에 각 신호를 정확하게 정렬하는 방법을 제공하고, 신호의 에지 위상 검출을 반복하지 않음으로써 정렬을 빠르게 수행하고 반복 검출 동안 샘플 저장에 필요한 하드웨어 면적을 감소시킬 수 있는 효과가 있다.

도 4는 본 발명의 일 실시예에 따른 병렬 신호의 위상 정렬 방법을 설명하기 위한 흐름도이다.

단계 S410에서는, 수신부(110)가 병렬로 전송되는 복수의 신호인 입력신호를 수신한다.

단계 S420에서는, 위상차검출부(120)가 그 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출한다.

다른 실시예에서는, 위상차검출부(120)가 위상차를 검출할 때, 그 입력신호 각각에 대하여, 샘플링 클록을 소정의 간격으로 위상 이동한 복수의 이동 샘플링 클록을 이용하여 샘플링하고, 그 복수의 이동 샘플링 클록 중에서 샘플링 결과가 준안정상태(meta-stable state)인 적어도 하나의 선별 샘플링 클록을 선별하고, 그 적어도 하나의 선별 샘플링 클록에 기초하여, 위상차를 검출할 수 있다.

마지막으로 단계 S430에서는, 위상정렬부(130)가 그 입력신호 각각의 데이터 전송 시작 시점 및 검출된 위상차에 기초하여, 그 입력신호 각각의 위상을 정렬한다.

다른 실시예에서는, 위상정렬부(130)가 그 입력신호 각각의 위상을 정렬할 때, 제1 정렬부가 위상차에 기초하여, 그 입력신호 각각을 샘플링 클록을 기준으로 위상 정렬하고, 제2 정렬부가 데이터 전송 시작 시점이 일치하도록, 위상 정렬된 입력신호를 재정렬할 수 있다.

또 다른 실시예에서는, 제1 정렬부(133)는 그 입력신호 각각을 소정의 기준값과 위상차 간의 차이를 나타내는 위상보정값으로 보정하여, 위상 정렬할 수 있다.

또 다른 실시예에서는, 제2 정렬부(136)는 시작비트 및 프리앰블비트 중 적어도 하나를 기준으로 재정렬할 수 있다.

한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.

상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 를 포함한다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (14)

1. 병렬로 전송되는 복수의 신호인 입력신호를 수신하는 수신부;
   상기 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출하는 위상차검출부; 및
   상기 입력신호 각각의 데이터 전송 시작 시점 및 상기 검출된 위상차에 기초하여, 상기 입력신호 각각의 위상을 정렬하는 위상정렬부
   를 포함하고,
   상기 위상정렬부는
   상기 위상차에 기초하여, 상기 입력신호 각각을 상기 샘플링 클록을 기준으로 위상 정렬하는 제1 정렬부; 및
   상기 데이터 전송 시작 시점이 일치하도록, 시작비트 및 프리앰블비트 중 적어도 하나를 기준으로 상기 위상 정렬된 입력신호를 재정렬하는 제2 정렬부를 포함하는 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
2. 삭제
3. 제1항에 있어서,
   상기 제1 정렬부는
   상기 입력신호 각각을 소정의 기준값과 상기 위상차 간의 차이를 나타내는 위상보정값으로 보정하여, 위상 정렬하는 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
4. 삭제
5. 제1항에 있어서,
   상기 위상차는
   상기 입력신호 각각의 에지와 상기 샘플링 클록의 에지 간의 위상의 차이인 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
6. 제1항에 있어서,
   상기 위상차검출부는
   상기 입력신호 각각에 대하여, 상기 샘플링 클록을 소정의 간격으로 위상 이동한 복수의 이동 샘플링 클록을 이용하여 샘플링하고,
   상기 복수의 이동 샘플링 클록 중에서 상기 샘플링의 결과가 준안정상태(meta-stable state)인 적어도 하나의 선별 샘플링 클록을 선별하고,
   상기 적어도 하나의 선별 샘플링 클록에 기초하여, 위상차를 검출하는 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
7. 제6항에 있어서,
   상기 위상차검출부는
   상기 적어도 하나의 선별 샘플링 클록에 기초하여 위상차를 검출할 때,
   상기 적어도 하나의 선별 샘플링 클록의 위상 이동값의 평균값으로 상기 위상차를 검출하는 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
8. 제1항에 있어서,
   상기 샘플링 클록을 생성하는 클록생성부
   를 더 포함하는 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
9. 제1항에 있어서,
   상기 샘플링 클록은
   상기 입력신호에 포함되는 것을 특징으로 하는 병렬 신호의 위상 정렬 장치.
10. 수신부가 병렬로 전송되는 복수의 신호인 입력신호를 수신하는 단계;
    위상차검출부가 상기 입력신호 각각에 대하여 샘플링 클록을 기준으로 하는 위상차를 검출하는 단계; 및
    위상정렬부가 상기 입력신호 각각의 데이터 전송 시작 시점 및 상기 검출된 위상차에 기초하여, 상기 입력신호 각각의 위상을 정렬하는 단계
    를 포함하고,
    상기 입력신호 각각의 위상을 정렬하는 단계는
    제1 정렬부가 상기 위상차에 기초하여, 상기 입력신호 각각을 상기 샘플링 클록을 기준으로 위상 정렬하는 단계; 및
    제2 정렬부가 상기 데이터 전송 시작 시점이 일치하도록, 시작비트 및 프리앰블비트 중 적어도 하나를 기준으로 상기 위상 정렬된 입력신호를 재정렬하는 단계를 포함하는 것을 특징으로 하는 병렬 신호의 위상 정렬 방법.
11. 삭제
12. 제10항에 있어서,
    상기 제1 정렬부는
    상기 입력신호 각각을 소정의 기준값과 상기 위상차 간의 차이를 나타내는 위상보정값으로 보정하여, 위상 정렬하는 것을 특징으로 하는 병렬 신호의 위상 정렬 방법.
13. 삭제
14. 제10항에 있어서,
    상기 샘플링 클록을 기준으로 하는 위상차를 검출하는 단계는
    상기 입력신호 각각에 대하여, 상기 샘플링 클록을 소정의 간격으로 위상 이동한 복수의 이동 샘플링 클록을 이용하여 샘플링하는 단계;
    상기 복수의 이동 샘플링 클록 중에서 상기 샘플링 결과가 준안정상태인 적어도 하나의 선별 샘플링 클록을 선별하는 단계; 및
    상기 적어도 하나의 선별 샘플링 클록에 기초하여, 위상차를 검출하는 단계
    를 포함하는 것을 특징으로 하는 병렬 신호의 위상 정렬 방법.

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