CN113867475B - 一种时钟相位调整方法及相关装置 - Google Patents
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Abstract
本申请公开了一种时钟相位调整方法，包括：获取多种配置参数；根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。应用该方法能够提高FPGA板卡对环境差异等固有差异的抵抗能力，使每块板卡都能正常工作。本申请还公开了一种时钟相位调整装置、设备以及计算机可读存储介质，均具有上述技术效果。
Description
技术领域
本申请涉及存储技术领域，特别涉及一种时钟相位调整方法；还涉及一种时钟相位调整装置、设备以及计算机可读存储介质。
背景技术
在信号传输过程中，常常存在芯片之间进行并行信号传输并带有随路时钟的场景。然而，不同信号线的在PCB(Printed Circuit Board，印制电路板)板卡上的走线很难保证长度完全一致，由此因为走线长度不同，带来不同的延迟，数据变化沿就会不一致。时钟采样时如果相位不理想，那么就会导致有些bit位信号稳定而有些bit位正处于变化期间，采样的最终结果会出错。另外，温度不同的FPGA(Field-Programmable Gate Array，现场可编程门阵列)内部的不同信号线上的延迟也会不同，同样会出现如上所述的总线之间相位不齐，采样时钟相位不理想出现采错数据的可能。此外，不同批次的板卡之间会有固有的差异性，某一固定相位的采样时钟在不同批次的板卡上表现可能不同，有些板卡可以工作，而有些板卡不能工作，这都是因为采用时钟相位不合理导致的现象。
针对上述问题，现有解决方案是将时钟信号送入FPGA内部的锁相环，锁相环输出一定相位延迟的时钟，然后根据一块板卡来调试，在接收信号确保正确的情况下，选择一个固定的相位延迟的时钟作为FPGA内部的工作时钟，生成FPGA配置文件，具有相同功能的所有板卡都会采用相同的配置文件来工作。但是，采用固定相位的缺点就是抗不一致性能差，这里说的不一致性是指不同批次板卡具有不一致性，一个批次板卡正常工作不一定可以保证其他批次板卡也能正常工作。并且随着环境温度的不同，信号延迟也会不同，所以此时正常工作的设备，随着环境温度变化，固定相位的采样时钟有可能也会出现误码等情况。如此会产生如下问题：板卡此时正常工作，但是随着环境温度的升高会出现误码；或者，有些板卡始终工作正常，但是使用同样FPGA配置文件的部分板卡却偶尔会出现误码。
因此，如何确保每块板卡都能正常工作已成为本领域技术人员亟待解决的技术问题。
发明内容
本申请的目的是提供一种时钟相位调整方法，能够提高FPGA板卡对环境差异等固有差异的抵抗能力，使每块板卡都能正常工作。本申请的另一个目的是提供一种时钟相位调整装置、设备以及计算机可读存储介质，均具有上述技术效果。
为解决上述技术问题，本申请提供了一种时钟相位调整方法，包括：
获取多种配置参数；
根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；
分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；
根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
可选的，所述获取多种配置参数包括：
从FPGA开发工具中提取多种配置参数；
将提取的各所述配置参数存入存储器。
可选的，所述根据预设周期逐次将所述配置参数配置到所述锁相环包括：
当检测到测试流程启动后，根据所述预设周期逐次将不同的所述配置参数配置到所述锁相环。
可选的，所述当检测到测试流程启动后，根据所述预设周期逐次将不同的所述配置参数配置到所述锁相环包括：
当检测到测试按键按下后，根据预设周期逐次将不同的所述配置参数配置到所述锁相环。
可选的，所述根据预设周期逐次将不同的所述配置参数配置到所述锁相环包括：
根据预设周期逐次将不同的所述配置参数配置到所述锁相环；
每次将所述配置参数配置到所述锁相环后，生成并输出复位信号至所述锁相环，以使所述配置到所述锁相环的所述配置参数生效。
可选的，所述根据各所述测试结果选择目标配置参数包括：
选择无错且阈值最大的所述相位对应的所述配置参数作为所述目标配置参数。
可选的，所述测试数据为FPGA板卡中测试功能模块生成的PRBS数据。
为解决上述技术问题，本申请还提供了一种时钟相位调整装置，包括：
获取模块，用于获取多种配置参数；
配置模块，用于根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；
分析模块，用于分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；
选择模块，用于根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
为解决上述技术问题，本申请还提供了一种时钟相位调整设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上任一项所述的时钟相位调整方法的步骤。
为解决上述技术问题，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上任一项所述的时钟相位调整方法的步骤。
本申请所提供的时钟相位调整方法，包括：获取多种配置参数；根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
可见，本申请所提供的时钟相位调整方法，对FPGA板卡中的锁相环进行不同的配置，使锁相环输出不同相位的时钟，对锁相环输出的时钟与测试数据的相位关系进行分析，进而根据测试结果将合适的配置参数配置到锁相环。通过对每一块FPGA板卡都执行上述操作，可以对每一个FPGA板卡配置适合该FPGA板卡的配置参数，而非所有的FPGA板卡都采用同样的配置文件，由此可以更好的适应不同FPGA板卡的差异性，提高FPGA板卡对环境差异等固有差异的抵抗能力，使每块板卡都能正常工作。
本申请所提供的时钟相位调整装置、设备以及计算机可读存储介质均具有上述技术效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种时钟相位调整方法的流程示意图；
图2为本申请实施例所提供的一种保存配置参数的示意图；
图3为本申请实施例所提供的一种锁相环输出的时钟的示意图；
图4为本申请实施例所提供的一种FPGA板卡结构的示意图；
图5为本申请实施例所提供的一种调整时钟相位的框架；
图6为本申请实施例所提供的一种时钟相位调整装置的示意图；
图7为本申请实施例所提供的一种时钟相位调整设备的示意图。
具体实施方式
本申请的核心是提供一种时钟相位调整方法，能够提高FPGA板卡对环境差异等固有差异的抵抗能力，使每块板卡都能正常工作。本申请的另一个核心是提供一种时钟相位调整装置、设备以及计算机可读存储介质，均具有上述技术效果。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图1，图1为本申请实施例所提供的一种时钟相位调整方法的流程示意图，参考图1所示，该方法主要包括：
S101：获取多种配置参数；
具体的，可在FPGA开发工具中配置能够使锁相环输出各种相位的时钟的配置参数，并保存各种配置参数。进而获取所配置的各种配置参数。获取多种配置参数的目的在于进一步对锁相环进行不同的配置参数，以便从中选择合适的配置参数，即选择目标配置参数。
在一种具体的实施方式中，上述获取多种配置参数包括：
从FPGA开发工具中提取多种配置参数；
将提取的各所述配置参数存入存储器。
具体而言，从FPGA开发工具中提取各种配置参数，并将提取的各种配置参数存入存储器。具体可根据锁相环输出的时钟的相位的不同，将配置参数存入存储器的不同地址段。其中，存储器可以为ROM(Read-Only Memory，只读存储器)。例如，参考图2所示，ROM的不同地址段存储不同的配置参数。相位1参数表示能够使锁相环输出的时钟的相位为第一种相位的配置参数。依次类推，相位n参数表示能够使锁相环输出的时钟的相位为第n种相位的配置参数。
可以明白的是，获取并存入存储器的配置参数的个数不唯一固定，可以根据实际应用需要获取不同个数的配置参数。例如，可以获取7个配置参数，也可以获取10个配置参数，等等。
S102：根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；
具体的，在获取多种配置参数的基础上，根据预设周期逐次将不同的配置参数配置到锁相环，使每次配置完锁相环后，锁相环输出不同相位的时钟。
对于上述预设周期的数值本申请不做唯一限定，可以进行差异性设置。例如，预设周期设置为2秒，由此，每间隔2秒，配置一次锁相环，每次对锁相环配置不同的配置参数，以使锁相环输出不同相位的时钟。
其中，在一种具体的实施方式中，所述根据预设周期逐次将不同的所述配置参数配置到所述锁相环包括：
当检测到测试流程启动后，根据预设周期逐次将不同的所述配置参数配置到所述锁相环。
具体而言，本实施例对配置锁相环设置了条件，仅当检测到测试流程启动后，才会执行根据预设周期逐次将不同的配置参数配置到锁相环以及后续步骤。如果测试流程未启动，那么不会执行根据预设周期逐次将不同的配置参数配置到锁相环以及后续步骤，锁相环基于现有的配置输出相应相位的时钟。
其中，所述当检测到测试流程启动后，根据预设周期逐次将不同的所述配置参数配置到所述锁相环的方式可以为：
当检测到测试按键按下后，根据预设周期逐次将不同的所述配置参数配置到所述锁相环。
具体而言，本实施例中，FPGA板卡上设置有测试按键，测试流程启动与否由测试按键的按键状态决定。如果测试按键按下，则启动测试流程。相反，如果测试按键未按下，则测试流程未启动，FPGA板卡基于现有的配置执行正常的信号传输等功能。
另外，在一种具体的实施方式中，所述根据预设周期逐次将不同的所述配置参数配置到所述锁相环包括：
根据预设周期逐次将不同的所述配置参数配置到所述锁相环；
每次将所述配置参数配置到所述锁相环后，生成并输出复位信号至所述锁相环，以使所述配置到所述锁相环的所述配置参数生效。
具体而言，本实施例中配置锁相环包括配置与复位两个操作。每次在将配置参数配置到锁相环后，进一步生成并输出复位信号给锁相环，以使本次配置到锁相环的配置参数生效。如果将配置参数配置到锁相环后，未输出复位信号给锁相环，则配置到锁相环的配置参数不生效。
S103：分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；
具体的，配置锁相环，使锁相环根据所配置的配置参数对输入时钟进行调整，输出调整后的时钟后，分析锁相环输出的时钟与测试数据的相位关系，得到测试结果。测试结果包括两种情况：相位有误与相位无误。相位无误是指测试数据发生变化时，锁相环输出的时钟为下降沿或上升沿。测试数据发生变化时，锁相环输出的时钟不是下降沿也不是上升沿。
其中，在一种具体的实施方式中，所述测试数据为FPGA板卡中测试功能模块生成的PRBS(Pseudo-Random Binary Sequence，伪随机码)数据。
具体而言，发送侧的FPGA板卡中的测试功能模块生成PRBS数据，并当作为发送侧的FPGA板卡检测到启动测试流程后，将测试功能模块生成的PRBS数据发送出去。进而接收侧的FPGA板卡中的测试功能模块分析接收的PRBS数据以及锁相环输出的时钟的相位关系，得到测试结果。
S104：根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
具体的，每配置一次锁相环便可以得到一个测试结果，将所有的配置参数都配置一遍后，便可以得到多个测试结果。在得到多个测试结果的基础上，进一步根据各测试结果，确定目标配置参数。所谓目标配置参数是指可以使FPGA板卡对环境差异等固有差异具有较高抵抗能力的配置参数，即将目标配置参数配置到FPGA板卡的锁相环后，FPGA板卡具有较高的抗干扰能力。
通过对每一块FPGA板卡执行上述各步骤，便可使每一个FPGA板卡具有较高的抗干扰能力。
在一种具体的实施方式中，所述根据各所述测试结果选择目标配置参数包括：
选择无错且阈值最大的所述相位对应的所述配置参数作为所述目标配置参数。
具体而言，本实施例选择无错且阈值最大的相位对应的配置参数作为目标配置参数。例如，先后共对锁相环进行了7次配置，第一次配置后的测试结果为相位有错，第二次配置后的测试结果为相位无错，第三次配置后的测试结果为相位无错，第四次配置后的测试结果为相位无错，第五次配置后的测试结果为相位无错，第六次配置后的测试结果为相位无错，第七次配置后的测试结果为相位有错。可见，第四次配置后得到时钟的相位的阈值最大，因此此时选择第四配置的配置参数为目标配置参数。
参考图3所示，图3中最佳相位对应的配置参数即可作为目标配置参数。
进一步，结合图4与图5所示，对本申请所提供的一种具体的实施方式进行阐述：
发送侧的FPGA板卡设置有测试功能模块、正常功能模块以及选择器。发送侧的FPGA板卡中的测试功能模块在启动测试流程后生成并输出PRBS数据。正常功能模块为FPGA板卡在非测试情况下，实现正常的功能的模块。选择器用于选择性的输出测试功能模块或正常功能模块输出的数据。
接收侧的FPGA板卡设置有缓冲器、测试功能模块以及正常功能模块。接收侧的FPGA板卡中的测试功能模块在接收到数据以及锁相环输出的时钟后，对二者的相位关系进行分析，得到测试结果。正常功能模块为FPGA板卡在非测试情况下，实现正常的功能的模块。缓冲器用于缓冲数据。
在获取各种配置参数的基础上，锁相环配置模块即图5中所示PLL配置模块根据预设周期逐次将不同的配置参数配置到锁相环即图5中所示PLL，复位信号生成模块生成并输出复位信号至锁相环，以使锁相环所配置的配置参数生效。进而锁相环基于所配置的配置参数对输入时钟进行调整，并输出调整后的时钟。测试功能模块分析接收到的数据以及锁相环输出的时钟的相位关系，得到测试结果。每当计时达到预设周期，结果记录与选择模块便记录测试结果，直到所有的配置参数都配置一遍后，根据所记录的各测试结果，选择目标配置参数。
输入时钟可以为FPGA板卡的晶振所生成的时钟，也可以是由外部设备输入FPGA板卡的时钟。
综上所述，本申请所提供的时钟相位调整方法，包括：获取多种配置参数；根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。可见，本申请所提供的时钟相位调整方法，对FPGA板卡中的锁相环进行不同的配置，使锁相环输出不同相位的时钟，对锁相环输出的时钟与测试数据的相位关系进行分析，进而根据测试结果将合适的配置参数配置到锁相环。通过对每一块FPGA板卡都执行上述操作，可以对每一个FPGA板卡配置适合该FPGA板卡的配置参数，而非所有的FPGA板卡都采用同样的配置文件，由此可以更好的适应不同FPGA板卡的差异性，提高FPGA板卡对环境差异等固有差异的抵抗能力，使每块板卡都能正常工作。
本申请还提供了一种时钟相位调整装置，下文描述的该装置可以与上文描述的方法相互对应参照。请参考图6，图6为本申请实施例所提供的一种时钟相位调整装置的示意图，结合图6所示，该装置包括：
获取模块10，用于获取多种配置参数；
配置模块20，用于根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；
分析模块30，用于分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；
选择模块40，用于根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
在上述实施例的基础上，作为一种具体的实施方式，所述获取模块10包括：
提取单元，用于从FPGA开发工具中提取多种配置参数；
存储单元，用于将提取的各所述配置参数存入存储器。
在上述实施例的基础上，作为一种具体的实施方式，所述配置模块20具体用于：
当检测到测试流程启动后，根据所述预设周期逐次将不同的所述配置参数配置到所述锁相环。
在上述实施例的基础上，作为一种具体的实施方式，所述配置模块20具体用于：
当检测到测试按键按下后，根据预设周期逐次将不同的所述配置参数配置到所述锁相环。
在上述实施例的基础上，作为一种具体的实施方式，所述配置模块20包括：
配置单元，用于根据预设周期逐次将不同的所述配置参数配置到所述锁相环；
生成单元，用于每次将所述配置参数配置到所述锁相环后，生成并输出复位信号至所述锁相环，以使所述配置到所述锁相环的所述配置参数生效。
在上述实施例的基础上，作为一种具体的实施方式，所述选择模块40具体用于：
选择无错且阈值最大的所述相位对应的所述配置参数作为所述目标配置参数。
在上述实施例的基础上，作为一种具体的实施方式，所述测试数据为FPGA板卡中测试功能模块生成的PRBS数据。
本申请所提供的时钟相位调整装置，对FPGA板卡中的锁相环进行不同的配置，使锁相环输出不同相位的时钟，对锁相环输出的时钟与测试数据的相位关系进行分析，进而根据测试结果将合适的配置参数配置到锁相环。通过对每一块FPGA板卡都执行上述操作，可以对每一个FPGA板卡配置适合该FPGA板卡的配置参数，而非所有的FPGA板卡都采用同样的配置文件，由此可以更好的适应不同FPGA板卡的差异性，提高FPGA板卡对环境差异等固有差异的抵抗能力，使每块板卡都能正常工作。
本申请还提供了一种时钟相位调整设备，参考图7所示，该设备包括存储器1和处理器2。
存储器1，用于存储计算机程序；
处理器2，用于执行计算机程序实现如下的步骤：
获取多种配置参数；根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
对于本申请所提供的设备的介绍请参照上述方法实施例，本申请在此不做赘述。
本申请还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时可实现如下的步骤：
获取多种配置参数；根据预设周期逐次将不同的所述配置参数配置到所述锁相环，以使所述锁相环输出不同相位的时钟；分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环。
该计算机可读存储介质可以包括：U盘、移动硬盘、只读存储器(Read-OnlyMemory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
对于本申请所提供的计算机可读存储介质的介绍请参照上述方法实施例，本申请在此不做赘述。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置、设备以及计算机可读存储介质而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的时钟相位调整方法、装置、设备以及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围。
Claims (8)
1.一种时钟相位调整方法，其特征在于，包括：
获取多种配置参数；
根据预设周期逐次将不同的所述配置参数配置到锁相环，以使所述锁相环输出不同相位的时钟；
分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；
根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环；目标配置参数是指使FPGA板卡对固有差异具有较高抵抗能力的配置参数；
所述获取多种配置参数包括：
从FPGA开发工具中提取多种配置参数；所述FPGA开发工具中保存有能够使锁相环输出各种相位的时钟的配置参数；
将提取的各所述配置参数存入存储器；
所述根据各所述测试结果选择目标配置参数包括：
选择无错且阈值最大的所述相位对应的所述配置参数作为所述目标配置参数。
2.根据权利要求1所述的时钟相位调整方法，其特征在于，所述根据预设周期逐次将所述配置参数配置到所述锁相环包括：
当检测到测试流程启动后，根据所述预设周期逐次将不同的所述配置参数配置到所述锁相环。
3.根据权利要求2所述的时钟相位调整方法，其特征在于，所述当检测到测试流程启动后，根据所述预设周期逐次将不同的所述配置参数配置到所述锁相环包括：
当检测到测试按键按下后，根据预设周期逐次将不同的所述配置参数配置到所述锁相环。
4.根据权利要求1所述的时钟相位调整方法，其特征在于，所述根据预设周期逐次将不同的所述配置参数配置到所述锁相环包括：
根据预设周期逐次将不同的所述配置参数配置到所述锁相环；
每次将所述配置参数配置到所述锁相环后，生成并输出复位信号至所述锁相环，以使所述配置到所述锁相环的所述配置参数生效。
5.根据权利要求1所述的时钟相位调整方法，其特征在于，所述测试数据为FPGA板卡中测试功能模块生成的PRBS数据。
6.一种时钟相位调整装置，其特征在于，包括：
获取模块，用于获取多种配置参数；
配置模块，用于根据预设周期逐次将不同的所述配置参数配置到锁相环，以使所述锁相环输出不同相位的时钟；
分析模块，用于分析所述锁相环每次输出的所述时钟与测试数据的相位关系，得到测试结果；
选择模块，用于根据各所述测试结果选择目标配置参数，并将所述目标配置参数配置到所述锁相环；目标配置参数是指使FPGA板卡对固有差异具有较高抵抗能力的配置参数；
获取模块包括：
提取单元，用于从FPGA开发工具中提取多种配置参数；所述FPGA开发工具中保存有能够使锁相环输出各种相位的时钟的配置参数；
存储单元，用于将提取的各所述配置参数存入存储器；
所述选择模块具体用于：
选择无错且阈值最大的所述相位对应的所述配置参数作为所述目标配置参数。
7.一种时钟相位调整设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至5任一项所述的时钟相位调整方法的步骤。
8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至5任一项所述的时钟相位调整方法的步骤。
Priority Applications (1)
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| CN202111130077.7A CN113867475B (zh) | 2021-09-26 | 2021-09-26 | 一种时钟相位调整方法及相关装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202111130077.7A CN113867475B (zh) | 2021-09-26 | 2021-09-26 | 一种时钟相位调整方法及相关装置 |
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| CN113867475A CN113867475A (zh) | 2021-12-31 |
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| CN109960616A (zh) * | 2017-12-22 | 2019-07-02 | 龙芯中科技术有限公司 | 基于处理器的内存参数的调试方法及系统 |
| CN113127363A (zh) * | 2021-04-23 | 2021-07-16 | 中国工商银行股份有限公司 | 参数调整方法、参数调整装置、电子设备及可读存储介质 |
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2021
- 2021-09-26 CN CN202111130077.7A patent/CN113867475B/zh active Active
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