JP2005164440A - 半導体集積回路及び半導体集積回路のテスト方法 - Google Patents

Abstract

【課題】 所定のレジスタ値に対応する遅延回路が正常に機能するか否かを短時間にテストできる半導体集積回路を提供する。
【解決手段】 データとクロックとを重畳させた入力信号を受信する第１及び第２の入出力回路９、１０と、第１及び第２の入出力回路９、１０に接続し、第１及び第２の入出力回路内部の遅延クロックの基準周波数となる所定周期のクロック信号を供給するクロック供給回路１６と、第１の入出力回路９と第２の入出力回路１０との間に接続され、第１及び第２の入出力回路の遅延クロック位相差を検出する位相比較器１１と、第１及び第２の入出力回路９、１０に接続され、第１と第２の入出力回路の遅延クロックの遅延時間を制御し第１及び第２の入出力回路を相互にテストするビルトインテスト回路１５と、を備える。
【選択図】 図１

Description

本発明は、半導体集積回路及びそのテスト方法に関し、特に、動作周波数を検査する内部テスト回路（ビルトイン・セルフ・テスト・サーキット：ＢＩＳＴ）を備える半導体集積回路及びそのテスト方法に関する。

図８に示す半導体集積回路６１は、入出力回路６２とフェイズロックドループ回路６３（以下、単に「ＰＬＬ」と略記する）を備え、外部と接続するＲＸＰ入力端子６５とＲＸＮ入力端子６６からデータとクロックの重畳信号を入力し、遅延回路でクロックの位相を復元してパラレルデータ７３を出力していた。

入出力回路６２は、レシーバ６７、クロックデータリカバリ回路６９（ＣＤＲ）、直列並列変換器７０（シリアルイン・パラレルアウト：ＳＩＰＯ）、レシーバ６７の出力に接続した位相比較器６８（フェーズ・デテクト・コンパレータ：ＰＤ）、遅延回路７１、レジスタ７２を備えていた。

半導体集積回路６１の量産時テストは、レジスタ７２の値を動作環境に設定し、遅延回路７１から出力するクロックの位相を変化させ、重畳信号から抽出したクロックエッジと、遅延回路７１から出力されるクロックエッジとを位相比較器６８で比較し、遅延回路７１から出力されるクロックのエッジを重畳信号から抽出したクロックエッジに合わせ、位相をロックしていた。

また、従来の半導体集積回路のテストは、一定の周波数のクロック信号を入力して遅延ラインの遅延時間を大きくしてから、並列配置した周波数制御信号の論理レベルを順番に変化させ、外部の信号線の間でＬレベル／Ｈレベルの切換わりを検出し、特定周波数時の半導体集積回路の機能状態を外部から検証する動作周波数範囲のテストが行われていた（特許文献１参照。）。
特開２０００−６５９０２号公報（第１３頁、図２参照）

しかしながら、従来の半導体集積回路は、レジスタ７２の値が、例えば「１」から「２５６」までの整数値が設定可能であるが、量産時テストでは動作環境に絞った狭い範囲で「０」から「１６」までの値を選択する場合があり、レジスタ７２の値が「１６」より大きいクロック位相のロックが機能するか未確認であった。

したがって、「１６」より大きいレジスタ値に対応する遅延回路７１の出力クロックの周波数で不良を発生する半導体集積回路が市場に出荷され、使用環境下でレジスタ値が「１６」より大きい値を選択した場合、遅延回路７１が誤動作する場合がある。この対策として、あらゆる位相の入力信号を被試験半導体集積回路に与えて、正しくデータが復元されることを確認するには長いテスト時間がかかるという課題が存在していた。

また、従来の動作周波数範囲のテストは、特定周波数時の半導体集積回路の機能状態を外部から検証できるが、周波数制御信号の論理レベルをすべて順番に変化させるため、テスト時間が長く、より高速な半導体検査装置を用意し費用が増大するという課題も存在する。

上記目的を達成するために、本発明の第１の特徴は、データとクロックとを重畳させた入力信号を受信する第１及び第２の入出力回路と、第１及び第２の入出力回路に接続し、第1及び第２の入出力回路内部の遅延クロックの基準周波数となる所定周期のクロック信号を供給するクロック供給回路と、第１の入出力回路と第２の入出力回路との間に接続され、第１及び第２の入出力回路の遅延クロック位相差を検出する位相比較器と、第１及び第２の入出力回路に接続され、第１及び第２の入出力回路の遅延クロックの遅延時間を制御し第１及び第２の入出力回路を相互にテストするビルトインテスト回路と、を備える半導体集積回路であることを要旨とするものである。

本発明の第２の特徴は、データとクロックとを重畳させた入力信号を受信する第１及び第２の入力回路と、第１の入力回路に遅延クロックを供給する第１の遅延回路と、第２の入力回路に遅延クロックを供給する第２の遅延回路と、第１の遅延回路から出力する遅延クロックと第２の遅延回路から出力する遅延クロックとを比較し、位相差を検出する位相比較器と、第１の遅延回路から出力される遅延クロックの遅延量を記憶する第１のレジスタと、第２の遅延回路から出力される遅延クロックの遅延量を記憶する第２のレジスタと、第１のレジスタ又は第２のレジスタに記憶された遅延量を書き換え、第１及び第２の遅延回路を相互にテストするビルトインテスト回路と、を備える半導体集積回路であることを要旨とするものである。

本発明の第３の特徴は、第１のレジスタへ所定の整数値Ｘを書き込み、第２のレジスタへ整数値Ｘに所定の整数値αを加算したＸ＋αの値を書き込み、第１の遅延回路から出力される遅延クロックの位相と、第２の遅延回路から出力される遅延クロックの位相とを位相比較器により比較した比較結果を記憶する位相比較工程と、αの値を増減して、第１の遅延回路から出力される遅延クロックの位相と、第２の遅延回路から出力される遅延クロックの位相とを位相比較器により比較し、その比較結果が予め内部に記憶されている期待値に等しい場合には「一致」と判定し、期待値と等しくない場合には「不一致」と判定する判定工程と、判定工程を繰り返し、αの値が所定の整数値βより大きく、且つ判定結果がすべて「一致」の場合には半導体集積回路を良品と判断し、判定結果の何れか１つでも「不一致」のときには半導体集積回路を不良品と判断するテスト工程と、を備える半導体集積回路のテスト方法であることを要旨とする。

本発明の半導体集積回路によれば、量産時テストですべてのレジスタ値を高価なテスト装置を用いずにテストする、格別な効果を奏する。

また、本発明の半導体集積回路のテスト方法によれば、半導体検査装置ですべてのレジスタの値を書き換える方法に比して短時間にテストを完了できるという、格別な効果を奏する。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

また、本実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

図１は、本発明の実施の形態としての半導体集積回路１のブロック図である。半導体集積回路１は、第１の入出力回路９と、第１の入出力回路９に隣接する第２の入出力回路１０と、第１と第２の入出力回路に接続し、第１と第２の入出力回路内部の遅延クロックの位相差を検出する位相比較器１１と備える。

また、半導体集積回路１は、クロック供給回路としてのフェイズロックドループ回路１６（以下、単に「ＰＬＬ１６」と略記する）と、第１と第２の入出力回路内部の遅延クロックを変化させるテストデータを供給するビルトインテスト回路１５とをさらに備える。

第１の入出力回路９は、ＲＸＰ入力端子２とＲＸＮ入力端子３を通じてデータとクロックとを重畳させた外部信号を受信し、第２の入出力回路１０は、ＲＸＰ入力端子４とＲＸＮ入力端子５を通じてデータとクロックとを重畳させた外部信号を受信する。

ＰＬＬ１６は、第１及び第２の入出力回路９、１０に接続し、各入出力回路内部の遅延クロックの基準周波数となる所定周期のクロック信号を供給し、不図示のレジスタの値に対応する遅延クロックを生成させる。

ビルトインテスト回路１５は、第１と第２の入出力回路９、１０に各々設けられた不図示のレジスタの値を書き換え、内部の遅延クロックの遅延時間を制御し第１及び第２の入出力回路９、１０を相互にテストする。

半導体集積回路１は、データのインターフェース機能を有し、不図示の送信側からクロックをデータに埋め込んで送信する埋込クロック（Embedded Clock）を受信し、この埋込クロックからクロックとデータを復元してパラレルデータ２７を出力するチャネルとしての入出力回路９ａから９ｎ、入出力回路１０ａから１０ｎを設けることができる。

なお、各入出力回路から出力するパラレルデータ２７ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅ、２７ｎ−１、及び２７ｎは、パラレルデータ２７と同等の構成により出力されるので重複する説明を省略する。

各入出力回路は、受信した埋込クロックをクロックとデータに復元するが、各チャネルに接続したＰＬＬ１６を設けて、クロックの周波数と位相の両方を復元しても、各チャネルに不図示の遅延回路を設けて、クロックの位相だけを復元しても構わない。

ＰＬＬ１６から全チャネル共通にクロックを供給し、各チャネルに設けた不図示の遅延回路から出力するクロックのタイミングを変化させ、埋込クロックから抽出したクロックのエッジに追従させ、遅延回路の出力クロックの位相を埋込クロックの位相に合わせることができる。

この遅延回路の位相を変化させる手段は、チャージポンプ回路とローパスフィルタを組み合わせたアナログ的機構を用いてもよく、レジスタとこのレジスタに記憶したデジタル値に対応する位相を３６０度回転させるフェーズインターポーレータを組み合わせたデジタル的機構を用いても構わない。

本実施の形態では、隣接したチャネル間に位相比較器１１を設け、一方のチャネル（例えば、第１の入出力回路９）の遅延回路から出力される遅延クロックの位相を段階的に変化させながら、他方のチャネル（例えば、入出力回路１０）の遅延回路から出力される遅延クロックの位相を検出してビルトインテスト結果２４を出力することで、双方のチャネルの遅延回路が正常に機能しているか否かをテストすることができる。

同様に、他の入出力回路９ａ、１０ａを一対とする位相比較器１１ａを設け、入出力回路９ａの遅延クロックの位相を段階的に変化させながら、入出力回路１０ａの遅延クロックの位相を検出してビルトインテスト結果２４ａを出力することで、双方のチャネルの遅延回路が正常に機能しているか否かをテストすることができる。

さらに、他の入出力回路９ｂ、１０ｂや入出力回路９ｎ、１０ｎを一対とする位相比較器１１ｂや位相比較器１１ｎを設け、入出力回路９ｂ、９ｎの遅延クロックの位相を段階的に変化させながら、入出力回路１０ｂ、１０ｎの遅延クロックの位相を検出してビルトインテスト結果２４ｂ、２４ｎを出力させ、各チャネルの遅延回路のテストをすることができる。

上述した、ビルトインテスト結果２４は、不図示の端子から外部へ出力してもよく、ビルトインテスト回路１５に一時的に記憶させ、所定時間後に端子から外部へ出力してもよい。要は、ビルトインテスト結果２４、２４ａ、２４ｂ、２４ｃが所定のタイミングで外部から読み出され、半導体集積回路１の良品又は不良品が判別できれば如何なる手段や方法をとりうる。

（実施例１）
図２は、本発明の第１実施例による半導体集積回路１のブロック図である。図示した回路は、第１の入出力回路９と、第２の入出力回路１０と、位相比較器１１と、ビルトインテスト回路１５(ΔφＢＩＳＴ)と、ＰＬＬ１６とを備える半導体集積回路１のインターフェース部である。

半導体集積回路１は、高速に動作する複数の入出力回路９、１０（ＲＸ）を備え、各入出力回路９、１０にＰＬＬ１６から出力されるＰＬＬクロック２８が分配されている。この半導体集積回路１は、不図示の通信相手の出力回路（ＴＸ）から送信されるデータとクロックを重畳した外部信号１７、１７ａを第１の入出力回路９のＲＸＰ入力端子２とＲＸＮ入力端子３を通して受信する。

また、第２の入出力回路１０は、通信相手の出力回路（ＴＸ）から送信されるデータとクロックを重畳した外部信号１７ｂ、１７ｃをＲＸＰ入力端子４とＲＸＮ入力端子５を通して受信する点では第１の入出力回路９と同等の機能を備える。以下、構成を明瞭にするためＲＸとＴＸ間のインターフェースに関し第１の入出力回路９を用いて詳述する。

第１の入出力回路９は、ＲＸＰ入力端子２とＲＸＮ入力端子３に接続された差動入力回路としてのレシーバ２１、このレシーバ２１の出力に接続した入力回路としてのクロックデータリカバリー回路１９（以下、単に「ＣＤＲ」と略記する）、このＣＤＲ１９の出力に接続したシリアルパラレル変換器２０（以下、単に「ＳＩＰＯ」と略記する）を備える。

第１の入出力回路９は、レシーバ２１の出力に接続する位相比較器１８（ＰＤ）と、この位相比較器１８の出力に接続するレジスタ１２（Ｒｅｇ＋ｃｔｒ）と、このレジスタ１２の出力に接続する遅延回路７(Δφ)とをさらに備え、レジスタ１２が記憶する値に対応する遅延クロックを遅延回路７から出力するデジタルＤＬＬ（Delay-locked loop）のインターフェース部を構成している。

図２のブロック図を参照して、半導体集積回路１の動作を説明する。第１の入出力回路９は受信した外部信号１７、１７ａからクロックの位相情報を取り出して、その位相に合わせた内部クロックで入力データをサンプリングする。

通信相手の出力回路（ＴＸ）には、例えば「８ｂ１０ｂ」エンコーディング回路のようなデータとクロックを重畳する機能が設けられている。ＴＸ側でエンコーディングされたデータは、例えば、少なくとも５サイクルに一度は重畳したデータが変化するが、本発明はこの構成に限定されず１０サイクルに一度データを変化させても構わない。

一方、第１の入出力回路９の遅延回路７は、ＰＬＬ１６からクロックが供給され、レジスタ１２に記憶している整数値に基づいてＰＬＬ１６から供給されたクロックの位相を遅らせて、任意の位相のクロックを発生する。

第１の入出力回路９内部の位相比較器１８は、レシーバ２１の出力クロックと、遅延回路７が出力するクロックの位相を比較し、レシーバの出力クロックの位相より、遅延回路７の出力クロックの位相の方が早ければレジスタの値をカウントアップダウン信号により増分して遅延回路７の出力クロックの位相を１段階遅らせる。

一方、遅延回路７の出力クロックの位相の方がレシーバの出力クロックの位相より遅ければカウントアップダウン信号によりレジスタの値を減分して遅延回路７の出力クロックの位相を１段階進ませる。このクロック増減分動作を繰り返すことでレシーバ２１の出力クロックの位相と、遅延回路７の出力クロックの位相を合わせることができる。

半導体集積回路１の第１の入出力回路９の試験を行う場合、半導体検査装置（テスター）からデータとクロックを重畳した信号を半導体集積回路１の第１の入出力回路９（ＲＸ）に送信し、第１の入出力回路９から出力されるパラレルデータ２７を確認し半導体集積回路１が正しくデータを復元できることを判定できる。

半導体集積回路１は、通常動作時に、ＲＸＰ／ＲＸＮ入力端子２、３から入力された外部信号としての差動入力信号ＲＸＰ／ＲＸＮがレシーバ２１により増幅される。レシーバ２１の出力クロックは位相比較器１８と入力回路としてのＣＤＲ１９に導かれる。

遅延回路７は、レジスタ１２に記憶されている整数値に基づいてＰＬＬ１６から供給された基準クロックの位相を遅らせて、任意の位相のクロックを発生する。

位相比較器１８はレシーバ２１の出力クロックと遅延回路７の出力クロックとの位相を比較し、レシーバ２１の出力クロックの位相より、遅延回路７の出力クロックの位相の方が早ければレジスタ値を増分して遅延回路７の出力クロックの位相を１段階遅らせる。

一方、遅延回路７の出力クロックの位相の方がレシーバ２１の出力クロックの位相より遅ければレジスタの値を減分して遅延回路７の出力クロックの位相を1段階進ませる。この動作を繰り返すことでレシーバ２１の出力クロックの位相と、遅延回路７の出力クロックの位相とを合わせることができる。

ＣＤＲ１９は、遅延回路７の出力クロックに同期してレシーバ２１の出力信号からデータをサンプリングし、次段のＳＩＰＯ２０へシリアルデータを転送する。ＳＩＰＯ２０は、受信したシリアルデータをパラレルデータに変換して、このパラレルデータを第１の入出力回路９から出力させることができる。

本実施例では、２チャネル分の入出力回路（ＲＸ）に対して共通のビルトインテスト回路１５と位相比較器１１を設けている。半導体集積回路１のテスト時には、ビルトインテスト回路１５が奇数ＲＸ側のレジスタ１２の値を遅延量を示すレジスタ値２３（例えば、「５」）に設定すると、遅延回路７の出力クロックは、レジスタの値である「５」に相当する分だけ位相が遅れる。

一方、偶数ＲＸ側のレジスタ１３の値を「５」より小さい値（例えば、「３」）に設定してから、奇数ＲＸ側の遅延回路７の遅延クロック２６の位相と、偶数ＲＸ側の遅延回路８の遅延クロック２６ａの位相を位相比較器１１により比較する。この場合、比較結果としての「偶数ＲＸ側が早い」という符号をビルトインテスト回路１５内部に設けた記憶領域２５（ＭＥ）に記憶する。

引き続き、奇数ＲＸ側のレジスタ１２の値を「５」に維持し、偶数ＲＸ側のレジスタ１３の値を書換器１４から出力する遅延量を示すレジスタ値２３である「４」に書き換え、奇数ＲＸ側の遅延回路７の遅延クロック２６の位相と、偶数ＲＸ側の遅延回路８の遅延クロック２６ａの位相を位相比較器１１により比較する。

位相比較器１１は、「偶数ＲＸ側が早い」というビルトインテスト結果２４を出力するはずであるが、この位相比較器１１には、奇数ＲＸ側と偶数ＲＸ側の遅延クロックの位相がある程度離れていないと正確な比較結果が出力されないという不感帯が存在する。

この場合、奇数及び偶数ＲＸの遅延クロックの位相差は、レジスタ値として「１」しかずれていないため、間違った「奇数ＲＸ側が早い」というビルトインテスト結果２４を出力したと考えることができる。奇数ＲＸ側のレジスタ１２の値を維持したまま、偶数ＲＸ側のレジスタ１３の値を「７」になるまで続けて位相比較をする。

位相比較器１１は、例えば、偶数ＲＸ側のレジスタ１２の値が「３」のときは「偶数ＲＸ側が早い」という適正なビルトインテスト結果２４を出力し、レジスタ１２の値が「４」から「７」のときは何れも「奇数ＲＸ側が早い」というビルトインテスト結果２４を出力する。

このレジスタ１２の値が「７」のときは適正な判定であるが、他の「４」、「５」、「６」のレジスタ値では不感帯内の判定結果を出力しているものと考えることができる。この場合、不感帯幅は、不感帯の中心から所定のレジスタ値まで広がっている。例えば、「±１」のレジスタ値の範囲で特定することができる。

本実施例では、不感帯を除いた領域で適正なビルトインテスト結果２４が得られているので、不感帯を除いた領域（レジスタ値「３」及び「７」）で正しいビルトインテスト結果２４が得られた場合には、ビルトインテスト回路１５は、「偶数ＲＸ側のレジスタ１２、遅延回路７はレジスタ値「５」で適正に動作している」と判断（又は推定）することができる。

また、ビルトインテスト結果２４は、不図示の端子から外部へ出力してもよく、ビルトインテスト回路１５に一時的に記憶させ、所定時間後に端子から外部へ出力してもよい。

上述したレジスタ値の増分動作を奇数ＲＸ側のレジスタ１２の最小値から最大値まで書換えて繰り返す書換機構としての書換器１４（ＣＮＴ）により、「偶数ＲＸ側のレジスタ１３、遅延回路８は全レジスタ値で適正に動作している」と判断（又は推定）できる。

この奇数ＲＸ側の書換機構の処理が完了した後に、偶数ＲＸ側と奇数ＲＸ側の役割を逆にして書換器１４の処理を繰り返すことで、「奇数ＲＸ側のレジスタ１２、遅延回路７は全レジスタ値で正しく動作している」と判断（又は推定）できる。

半導体集積回路１は、逐次的にビルトインテスト結果２４を不図示の端子から外部に出力して良品又は不良品の検査をしてもよく、ビルトインテスト回路１５へ一時記憶したテスト結果を所定時間経過後に外部から読み出して良品又は不良品の検査を実施することができる。

また、偶数ＲＸ側の入出力回路１０に設けた位相比較器１８ａ、レシーバ２１ａ、入力回路１９ａ、ＳＩＰＯ２０ａ、レシーバ出力２１ｂ、シリアルデータ２２、パラレルデータ２７ａなどは、奇数ＲＸ側の第１の入出力回路９に設けた構成と同等であり説明を省略する。

このように隣接した偶数ＲＸ側と奇数ＲＸ側の双方のレジスタや遅延回路が同時に誤動作した場合には正しい判断は得られないが、そのような確率は極稀で、半導体集積回路の量産時のテストにおいては、この一連のテストを通過すれば、従来に比して高確率で偶数ＲＸ側と奇数ＲＸ側の双方のレジスタや遅延回路が適正に動作していると判断することができる。

したがって、高価な高速半導体検査装置を用いずにインターフェース部を有する半導体集積回路の試験が行えるので、製造費用の低減が期待できる。

（実施例２）
図３は、本発明の第２実施例による半導体集積回路１のブロック図である。図示した回路は、複数の入出力回路９、９ａ、９ｂ、９ｎと、複数の位相比較器１１、１１ａ、１１ｂ、１１ｎと、複数のレジスタ１３、１３ａ、１３ｂ、１３ｎと、複数の遅延回路８、８ａ、８ｂ、８ｎと、ビルトインテスト回路１５(ΔφＢＩＳＴ)と、ＰＬＬ１６とを備える半導体集積回路１のインターフェース部である。

また、入出力回路９、入出力回路９ａ、入出力回路９ｂ、入出力回路９ｎは、上述した第１実施例の入出力回路と同一の構成で実現できるので、重複する説明を省略する。

半導体集積回路１は、１チャネル分の第１の入出力回路９に対して、位相比較器１１と、遅延回路８と、この遅延回路８を制御するレジスタ１３を割り当て、ＰＬＬ１６のＰＬＬクロックを第１の入出力回路９と遅延回路８に供給する。

同様なチャネルを入出力回路９ａ、９ｂ、９ｎに割り当て、マルチチャネルのインターフェース部を構成する。ビルトインテスト回路１５は、各入出力回路９、９ａ、９ｂ、９ｎとレジスタ１３、１３ａ、１３ｂ、１３ｎに各々接続し、遅延クロックの遅延量を示すレジスタ値を送信する。

半導体集積回路１のテスト時には、ビルトインテスト回路１５から第１の入出力回路９内部の遅延クロックの遅延量を示すレジスタ値を送信し、遅延クロックの位相を固定する。

並行して、ビルトインテスト回路１５からレジスタ１３へ所定のレジスタ値を送信しレジスタ１３の内容を書換える。例えば、遅延回路８から出力する遅延クロックが第１の入出力回路９内部の遅延クロックより遅い値に設定する。

引き続き、位相比較器１１は、第１の入出力回路９内部の遅延クロックの位相と、遅延回路８の遅延クロックの位相とを比較し、「入出力回路側が早い」ことを示すビルトインテスト結果２４を出力する。このビルトインテスト結果２４は、不図示の端子から外部へ出力してもよく、ビルトインテスト回路１５に一時的に記憶させ、所定時間後に端子から外部へ出力してもよい。

テストは、次の段階に移行し、第１の入出力回路９内部の遅延クロックの位相を維持しながら、レジスタ１３の値を書き換え、第１の入出力回路９内部の遅延クロックの位相と、遅延回路８の遅延クロックの位相を位相比較器１１により比較する。

位相比較器１１は、上述した第１実施例と同様に不感帯が存在し、ビルトインテスト回路１５がこの不感帯を記憶することにより、不感帯以外の領域で正常なビルトインテスト結果が出力された場合に半導体集積回路１の１チャネルが機能していると推定することができる。

このようなチャネルを構成する第１の入出力回路９と同等の機能を他の入出力回路９ａ、９ｂ、９ｎに適用することによりマルチチャネルのインターフェース部をビルトインテスト回路１５により同時にテストすることができ、半導体検査工程を簡略化させることができる。

したがって、高価な高速半導体検査装置を用いずにインターフェース部を有する半導体集積回路の試験が行えるので、製造費用の低減が期待できる。

図４は、本発明の第２実施例に用いるチャネル部のブロック図である。図示したチャネル部の第１の入出力回路９は、上述した第１実施例の第１の入出力回路９と同一の構成を用いることができるので説明を省略するが、ＲＸＰ／ＲＸＮ入力端子２、３から入力した信号をレシーバ２１、ＣＤＲ１９、ＳＩＰＯ２０を通してデータをサンプリングしてパラレルデータ２７を出力する。

チャネル部は、第１の入出力回路９、位相比較器１１、レジスタ１３、遅延回路８、ＰＬＬ１６、ビルトインテスト回路１５を備え、ＰＬＬ１６からＰＬＬクロック２８を第１の入出力回路９内部の遅延回路７と第１の入出力回路９外部の遅延回路８へ供給する。

ビルトインテスト回路１５は、遅延量を示すレジスタ値をレジスタ１２とレジスタ１３に送り各レジスタの内容を書き換える。位相比較器１１が遅延回路７の遅延クロック２６と遅延回路８の遅延クロック２６ａとの位相を比較し、比較結果としてのビルトインテスト結果２４を出力する。このビルトインテスト結果２４は、不図示の端子から外部へ出力してもよく、ビルトインテスト回路１５に一時的に記憶させ、所定時間後に端子から外部へ出力してもよい。

例えば、テスト時には遅延回路８を制御するレジスタ１３のレジスタ値を所定値（例えば、「５」）に設定し、ＰＬＬクロック２８からレジスタ値「５」に相当する分だけ遅延クロック２６ａの位相を遅延させる。

また、ビルトインテスト回路１５は、第１の入出力回路９側のレジスタ１２のレジスタ値を「５」より小さい値（例えば、「３」）に設定する。この設定パラメータで、遅延回路７の遅延クロック２６の位相と、遅延回路８の遅延クロック２６ａの位相を位相比較器１１により比較する。

位相比較器１１は、「入出力回路側が早い」という比較結果をビルトインテスト結果２４として、ビルトインテスト回路１５内に設けた記憶領域２５に記憶する。次に、レジスタ１３のレジスタ値を「５」に維持しながら、第１の入出力回路９側のレジスタ１２のレジスタ値を増分して「４」に書換える。

引き続き、遅延クロック２６と遅延クロック２６ａの位相を位相比較器１１により比較し、比較結果が「入出力回路側が早い」という結果になるはずであるが、上述した不感帯により遅延クロック２６と遅延クロック２６ａとの位相がある程度離れていないと比較結果が正しく出力されない場合がある。

この場合、遅延クロック２６と遅延クロック２６ａの位相差は、レジスタ値として「１」しかずれていないため、間違った「ＰＬＬ側が早い」という誤ったビルトインテスト結果２４を出力したとものと考えることができる。ＰＬＬ側のレジスタ１３の値を維持したまま、第１の入出力回路９内部のレジスタ１２の値を「７」になるまで続けて位相比較をする。

位相比較器１１は、例えば、第１の入出力回路９内部のレジスタ１２の値が「３」のときは「入出力回路側が早い」という適正なビルトインテスト結果２４を出力し、レジスタ１２の値が「４」から「７」のときは何れも「ＰＬＬ側が早い」というビルトインテスト結果２４を出力する。

このレジスタ１２の値が「７」のときは適正な判定であるが、他の「４」、「５」、「６」のレジスタ値では不感帯内の判定結果を出力しているものと考えることができる。この場合、不感帯幅は、不感帯の中心から所定のレジスタ値まで広がっている。例えば、「±１」のレジスタ値の範囲で不感帯を特定することができる。

本実施例では、不感帯を除いた領域で適正なビルトインテスト結果２４が得られているので、不感帯を除いた領域（レジスタ値「３」及び「７」）で正しいビルトインテスト結果２４が得られた場合には、ビルトインテスト回路１５は、「入出力回路側のレジスタ１２、遅延回路７はレジスタ値「５」で適正に動作している」と判断（又は推定）する。

上述したレジスタ値の増分動作を第１の入出力回路９側のレジスタ１２の最小値から最大値まで書換えて繰り返す書換機構としての書換器１４（ＣＮＴ）により、「入出力回路側のレジスタ１２、遅延回路７は全レジスタ値で適正に動作している」と判断（又は推定）できる。

半導体集積回路１は、逐次的にビルトインテスト結果２４を不図示の端子から外部に出力して良品又は不良品の検査をしてもよく、ビルトインテスト回路１５へ一時記憶したテスト結果を所定時間経過後に外部から読み出して良品又は不良品の検査を実施することができる。

このように、第１の入出力回路９に隣接した領域に位相比較器１１、遅延回路８、レジスタ１３を設けるだけで、半導体集積回路の量産時のテストにおいては、この一連のテストを通過すれば、従来に比して高確率で第１の入出力回路９のレジスタ１２や遅延回路７が適正に動作していると判断することができる。

したがって、高価な高速半導体検査装置を用いずにインターフェース部を有する半導体集積回路の試験が行えるので、製造費用の低減が期待できる。

（実施例３）
図５は、本発明の第３実施例としての半導体集積回路のブロック図である。半導体集積回路は、テストブロック３１、テストブロック３２、テストブロック３３、テストブロック３４、テストブロック３５と、ビルトインテスト回路１５と、ＰＬＬ１６とを備える。

テストブロック３１は、第１の入出力回路９と、入出力回路１０と、奇数側のＴＸ出力回路５５と、偶数側のＴＸ出力回路５８とを備え、奇数側のＴＸ出力回路５５のＴＸＰ出力端子４３及びＴＸＮ出力端子４４を偶数ＲＸ側の入出力回路１０のＲＸＰ入力端子４及びＲＸＮ入力端子５に対応させてチップ外部で電気的に接続する。

奇数側のＴＸ出力回路５５は、チップ外部を経由して偶数ＲＸ側の入出力回路１０へシリアルデータを送出する。ビルトインテスト回路１５は、奇数側のＴＸ出力回路５５用と偶数ＲＸ側の入出力回路１０に接続し、ビルトインテスト回路１５により設定された所定位相の重畳データをＴＸ出力回路５５から送信する。

また、ビルトインテスト回路１５は、ＴＸ出力回路５５へ送信したパラレルデータを内部に記憶し、このパラレルデータと通常動作モードに設定した入出力回路１０から受信するパラレルデータ５１とを比較し、両パラレルデータが一致するか否かを判定する。

ビルトインテスト回路１５の比較結果が一致した場合は、ＴＸ出力回路５５の遅延クロックにより入出力回路１０でパラレルデータが正しく取込めたことを判定することができ、比較結果が不一致のときは、入出力回路１０又はＴＸ出力回路５５が動作不良と判定する。

ビルトインテスト回路１５は、ＴＸ出力回路５５の重畳データの位相を最小から最大まで変化させ、各位相における重畳データが入出力回路１０へ正しく取込まれたか否かを上述したパラレルデータの一致により判定する。全位相で一致したときは、全位相平面でパラレルデータが入出力回路１０へ正しく取込めたことを機能検査することができる。

半導体集積回路は、このテストブロック３１に他に、テストブロック３２、テストブロック３３、テストブロック３４、及びテストブロック３５に対しても、同様の機能検査を並行して実行することができ、共通接続されたＰＬＬ１６の基準クロックを供給し所定の位相だけ遅延させて送信側のＴＸ回路と受信ＲＸ側の入出力回路を駆動し、送受信データの検証により簡易でありながら全位相範囲のテストを完了させることができる。

さらに、図示した偶数側のＴＸ出力回路５８と奇数ＲＸ側の第１の入出力回路９についても同様の機能試験を繰り返し、全位相のパラレルデータを検証することができることは勿論である。

図６は、本発明の第３実施例としての半導体集積回路１のインターフェース部のブロック図である。半導体集積回路１は、第１の入出力回路９、入出力回路１０、奇数側のＴＸ出力回路５５、偶数側のＴＸ出力回路５８、ビルトインテスト回路１５、ＰＬＬ１６を備える。

奇数側のＴＸ出力回路５５は、ビルトインテスト回路１５からパラレルデータ４９を受信する出力回路としてのパラレル・イン・シリアル変換器４０（以下、「ＰＩＳＯ」と略記する）と、このＰＩＳＯ４０の駆動クロックを選択するセレクタ４７と、ＰＩＳＯ４０の出力に接続されたドライバ４２と、を備える。

偶数側のＴＸ出力回路５８は、ビルトインテスト回路１５からパラレルデータ５２を受信する出力回路としてのＰＩＳＯ４０ａと、このＰＩＳＯ４０ａの駆動クロックを選択するセレクタ４７ａと、ＰＩＳＯ４０ａの出力に接続されたドライバ４２ａと、を備える。

なお、奇数ＲＸ側５６の第１の入出力回路９と偶数ＲＸ側５７の入出力回路１０は供に、上述した実施例で説明した第１の入出力回路９、１０と同一の構成を用いることができ、重複する説明を省略する。

図６のブロック図を参照して、半導体集積回路１の動作を説明する。図示したインターフェース部は、奇数ＲＸ側５６の入力回路及び偶数ＴＸ出力回路５８の組と偶数ＲＸ側５７の入力回路及び奇数ＴＸ出力回路５５の組から構成する２組のインターフェースによりシリアルデータの入出力を遂行する。

第１の入出力回路９は、通常動作時に入力端子２、３から差動入力信号を入力しレシーバ２１で増幅する。レシーバ２１のレシーバ出力２１ｃをＣＤＲ１９が受信し、遅延回路７からの遅延クロックに同期してＳＩＰＯ２０へシリアル入力データ２２を送出し、ＳＩＰＯ２０がパラレルデータ５０を次段へ出力する。

第１の入出力回路９内部の遅延回路７は、レジスタ１２が保持している整数値に応じてＰＬＬクロック２８の位相を遅らせて、任意の位相のクロックを発生し、位相比較器１８、ＣＤＲ１９、及びセレクタ４７へ遅延クロックを供給する。

位相比較器１８は、レシーバ出力２１ｃと遅延クロックの位相を比較する。例えば、レシーバ出力２１ｃの位相より遅延クロックの位相の方が早い位相状態を検出すると、レジスタ１２のレジスタ値を増分するように書換え遅延回路７の遅延クロックの位相を１段階遅らせる。

一方、レシーバ出力２１ｃの位相より遅延クロックの位相の方が遅い位相状態を検出すると、レジスタ１２のレジスタ値を減分するように書換え遅延回路７の遅延クロックの位相を１段階進ませる。

この位相比較１８による位相比較に基づき、カウントアップ／ダウン信号によりレジスタ値の書換え動作を繰り返し、レシーバ出力２１ｃの位相と、遅延回路７の遅延クロックの位相とを同相に合わせることができ、ＣＤＲ１９が遅延クロックによりレシーバ出力２１ｃのデータを正確にサンプリングすることができる。

入出力回路１０は、通常動作時に入力端子４、５から差動入力信号を入力しレシーバ２１ａで増幅する。レシーバ２１ａのレシーバ出力２１ｄをＣＤＲ１９ａが受信し、遅延回路８からの遅延クロックに同期してＳＩＰＯ２０ａへシリアル入力データ２２ａを送出し、ＳＩＰＯ２０ａがパラレルデータ５１を次段へ出力する。

入出力回路１０も、入力端子４、５、遅延回路８、レジスタ１３、レシーバ２１ａ、位相比較器１８ａ、ＣＤＲ１９ａを用いて、位相比較器１８ａの位相比較に基づき、カウントアップ／ダウン信号でレジスタ値を書換え、レシーバ出力２１ｄの位相と、遅延回路８の遅延クロックの位相とを同相に合わせ、ＣＤＲ１９が遅延クロックによりレシーバ出力２１ｄのデータを正確にサンプリングすることができる。

インターフェース部は、奇数側のＴＸＰ／ＴＸＮ出力端子４３、４４と偶数ＲＸ側５７のＲＸＰ／ＲＸＮ入力端子４、５をチップ外部で電気的に接続し、偶数側のＴＸＮ／ＴＸＰ出力端子４５、４６と奇数ＲＸ側５６のＲＸＰ／ＲＸＮ入力端子２、３をチップ外部で電気的に接続する。

奇数側のＴＸ出力回路５５は、ＰＩＳＯ４０、ドライバ４２、セレクタ４７を備え、通常動作時にはセレクタ４７を通してＰＬＬクロック２８を導入し、このＰＬＬクロック２８に同期してパラレルデータをシリアルデータに変換し、ドライバ４２からＴＸＰ／ＴＸＮ出力端子４３、４４を通してシリアルデータを偶数ＲＸ側５７のＲＸＰ／ＲＸＮ端子４、５へ出力する。

一方、ビルトインテストモードの選択時には、例えば隣接する奇数ＲＸ側５６の遅延回路７から出力される遅延クロックに同期して、ＰＩＳＯ４０がパラレルデータ４９をシリアルデータに変換しドライバ４２からＴＸＰ／ＴＸＮ出力端子４３、４４を通じてシリアルデータを偶数ＲＸ側５７のＲＸＰ／ＲＸＮ端子４、５に出力する。

このビルトインテストモード時には、ビルトインテスト回路１５が奇数ＲＸ側５６のレジスタ１２のレジスタ値を所定値（例えば、「５」）に設定し、遅延回路７がＰＬＬクロック２８に対して遅延クロックをレジスタ値「５」に対応する位相に遅延させる。

ＰＩＳＯ４０は、セレクタ４７を通して遅延クロックを導入し、この遅延クロックに同期してパラレルデータ４９をシリアルデータに変換しドライバ４２へ送信する。ドライバ４２はＴＸＰ／ＴＸＮ出力端子を通してシリアルデータを偶数ＲＸ側５７のＲＸＰ／ＲＸＮ入力端子４、５へ送出する。

ビルトインテストモード時では、通常動作モードに設定した偶数ＲＸ側５７が、奇数側のＴＸ出力回路５５から出力された重畳データからクロックの位相成分を抽出し、その位相に同期してデータを取り込むインターフェース機能を実行する。

ビルトインテスト回路１５は、奇数側のＴＸ出力回路５５をセルフテストモード、偶数ＲＸ側５７を通常動作モードに設定した状態で、奇数側のＴＸ出力回路５５へ送出したパラレルデータ列が、偶数ＲＸ側５７のＳＩＰＯ２０を巡回して戻ってきたパラレルデータ列とを比較し、比較結果の一致で、奇数側のＴＸ送信回路５５がレジスタ値「５」で偶数ＲＸ側に正しく取込むインターフェース機能を検証し、ビルトインテスト結果２４を所定の端子を通して外部へ出力することができる。

このビルトインテストモードを用いて、偶数ＲＸ側のレジスタ値を最小値から最大値まで書換えてインターフェース機能の検証を繰り返す。すなわち、奇数側のＴＸ出力回路５５から出力される重畳データは位相平面を一周すると供に、偶数ＲＸ側５７の遅延量を示すレジスタ値も位相平面を一周する。

したがって、ビルトインテストモードにより、すべてのレジスタ値を奇数側のＴＸ出力回路５５から出力した重畳データが、偶数ＲＸ側で正しく伝送することにより、偶数ＲＸ側の全位相平面で重畳データを正確に取り込めたことを検証し、ビルトインテスト結果２４を所定の端子を通して外部へ出力することができる。

さらに、図示した偶数側のＴＸ出力回路５８と奇数ＲＸ側５６の第１の入出力回路９についても同様のビルトインテストモードを用いてインターフェース機能の検証を繰り返し、全位相のパラレルデータを試験できることは勿論である。

（実施例４）
図７は、本発明の第４実施例の半導体集積回路のテスト方法の流れ図である。半導体集積回路のテストは、位相比較工程Ｓ８と、判定処理Ｓ１０、Ｓ１１と、ビルトインテストとしてのエラーフラグ判定処理Ｓ１３と、を備える。

半導体集積回路のテストを開始すると、処理はエラーフラグ初期化処理ステップＳ１（以下、ステップを「Ｓ」と略記する）によりエラーフラグを例えば「０」に初期化する。次に、奇数側ＲＸ入出力回路のレジスタ値を「０」にセットする処理Ｓ２を実施する。なお、レジスタ値のセットは適宜、「２５６」値の中間点としての「１２８」の整数値をセットしても構わない。

次に、奇数側ＲＸ入出力回路のレジスタ値が最大値としての「２５５」であるか否かを判定する判定処理Ｓ３を実行する。判定結果が是（ＹＥＳ）のときは処理をエラーフラグ判定処理Ｓ１３へ分岐し、判定結果が否（ＮＯ）の場合は処理Ｓ４へ分岐する。

処理Ｓ４は、偶数側ＲＸレジスタのセット処理として、偶数側ＲＸレジスタの値を「０」にセットする。但し、奇数側ＲＸ入出力回路のレジスタ値を「１２８」の整数値をセットしたときは、「１２８」より小さい「１２６」の値に偶数側ＲＸレジスタをセットしても構わない。

引き続き、処理Ｓ５へ移行し偶数側ＲＸレジスタ値が最大値か否かを判定し、判定結果が是（ＹＥＳ）のときは処理Ｓ１８へ分岐して奇数側ＲＸレジスタを増分してから、処理Ｓ３へ復帰する。一方、判定結果が否（ＮＯ）の場合は処理Ｓ６へ分岐し奇数側と偶数側のＲＸレジスタ値の差を演算し処理Ｓ７へ移行する。

処理Ｓ７は、処理Ｓ６演算結果が不感帯内に属するか否かを判定する。例えば、奇数側と偶数側のＲＸレジスタ値の差が「±１」以内でれば判定結果を是（ＹＥＳ）として処理Ｓ１７へ分岐し偶数側ＲＸレジスタを増分し処理Ｓ５へ復帰する。一方、ＲＸレジスタ値の差が「±１」より大きい場合は判定結果を否（ＮＯ）として処理Ｓ８へ分岐する。

処理Ｓ８は、奇数側と偶数側の遅延クロックの位相を比較し、処理Ｓ９へ移行してレジスタ値の差が「３」以上か否かを判定する。「３」以上のときは判定結果を是（ＹＥＳ）として処理Ｓ１０へ分岐し、「３」より小さい場合は判定結果を否（ＮＯ）として処理Ｓ１１へ分岐する。

処理Ｓ１０は、奇数側ＲＸの遅延クロック位相が偶数側ＲＸの遅延クロック位相より早いか否かを判定し、判定結果が是（ＹＥＳ）のときは処理Ｓ１７を経由して処理Ｓ５に復帰する。一方、判定結果が否（ＮＯ）節点Ｃを経由し処理Ｓ１２へ分岐する。

処理Ｓ１１は、奇数側ＲＸの遅延クロック位相が偶数側ＲＸの遅延クロック位相より遅いか否かを判定し、判定結果が是（ＹＥＳ）のときは処理Ｓ１７を経由して処理Ｓ５に復帰する。一方、判定結果が否（ＮＯ）節点Ｃを経由し処理Ｓ１２へ分岐する。

処理Ｓ１２により、エラーフラグを「１」へセットしてからエラーフラグ判定処理Ｓ１３へ分岐する。処理Ｓ１３はエラーフラグが「１」か否かを判定する。判定結果が是（ＹＥＳ）のときは処理Ｓ１６へ分岐し、判定結果が否（ＮＯ）の場合は処理Ｓ１４へ分岐する。

処理Ｓ１４は、奇数側ＲＸレジスタ値が最大の「２５５」、若しくは奇数側ＲＸレジスタ値が「１２８」から巡回して「１２７」に到達した段階で処理Ｓ１３へ分岐した場合に遂行される処理である。処理Ｓ１４に分岐する半導体集積回路に対して良品判定が出力され、テストを終了させ、ビルトインテスト結果を所定の端子を通して外部へ出力する。

一方、処理１６は、奇数側又は偶数側のＲＸレジスタ値の何れかに位相差の不具合が検出された段階で処理Ｓ１２へ分岐した場合に遂行される処理である。この場合、処理Ｓ１６に分岐する半導体集積回路に対して不良品判定が出力され、テストを終了しビルトインテスト結果２４を所定の端子を通して外部へ出力する。

さらに、本実施例によるビルトインテストは、位相調整用の第１のレジスタとしての奇数側のＲＸレジスタへ所定の整数値Ｘ「０」を書き込み、位相調整用の第２のレジスタとしての偶数側のＲＸレジスタへ整数値Ｘ「０」に所定の整数値α「１」を加算したＸ＋αの「１」値を書き込む処理工程を実施する。

次に、第１のクロック遅延回路（奇数側）から出力される遅延クロックの位相と、第２のクロック遅延回路（偶数側）から出力される遅延クロックの位相とを位相比較器（例えば、図１の位相比較器１１）により比較する位相比較工程Ｓ８を実行する。

引き続き、αの値を増減処理Ｓ１７を実行し、第１のクロック遅延回路（奇数側）から出力される遅延クロックの位相と、第２のクロック遅延回路（偶数側）から出力される遅延クロックの位相とを位相比較器（例えば、図１の位相比較器１１）により比較処理を実行する。

その比較結果が予め内部に記憶されている期待値に等しい場合には「一致」と判定し、期待値と等しくない場合には「不一致」と判定する判定処理Ｓ１０又はＳ１１を実行する。

さらに、この判定処理Ｓ１０又はＳ１１を繰り返し、αの値が所定の整数値β「２５４」より大きく、且つ判定結果がすべて「一致」の場合には半導体集積回路を良品と判断する処理Ｓ１４を実行し、判定結果が１つでも「不一致」のときには半導体集積回路を不良品と判断する処理Ｓ１６を実行するように構成することもできる。

以上のように、本発明の実施例に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施の形態に記載されたものに限定されるものではない。

例えば、本発明の半導体集積回路１は、図２に例示するように、データとクロックを重ね合わせた外部信号１７、１７ａ（Embedded Clock）を受信する半導体集積回路１であって、第1と第２の入力回路１９、１９ａを有し、第１の入力回路１９の遅延回路７の遅延クロックと第２の入力回路１９ａの遅延回路８の遅延クロックとを比較する位相比較器１１（Phase Comparator）と、第１の入力回路１９を制御する遅延回路７の遅延量を記憶するレジスタ１２と、第２の入力回路１９ａを制御する遅延回路８の遅延量を記憶するレジスタ１３の記憶内容を書き換える書換器１４を含むビルトインテスト回路を備えるように構成することができる。

また、本発明の半導体集積回路は、図４に例示するように、データとクロックを重ね合わせた外部信号１７、１７ａを受信する半導体集積回路であって、入力回路１９と、ＰＬＬ１６と、入力回路１９を制御する遅延回路７の遅延クロックとＰＬＬ１６に共通接続された遅延回路８の遅延クロックとを比較する位相比較器１１と、遅延回路７の遅延量を記憶するレジスタ１２と、遅延回路８の遅延量を記憶するレジスタ１３の記憶内容を書き換える書換器１４を備えるように構成することができる。

さらに、本発明の半導体集積回路は、図２に例示するように、第１と第２の入力回路１９、１９ａの位相調整用のレジスタ１２、１３に対して、一方の位相調整用のレジスタ１２には任意の整数値Ｘ（例えば、「０」から「２５５」の中の１つの値）を書き込み、他方の位相調整用のレジスタ１３には整数値Ｘに任意の整数値α（例えば、「１」から「５」の中の１つの値）を加えたＸ＋αを書き込み、一方の遅延回路７から出力される遅延クロックの位相と、他方の遅延回路８から出力される遅延クロックとを位相比較器１１で比較し、その比較結果を記憶する記憶領域２５を有するビルトインテスト回路１５を備えるように構成することができる。

さらにまた、本発明の半導体集積回路は、図４に例示するように、ＰＬＬ１６に接続された位相調整用のレジスタ１３に対して任意の整数値Ｘ（例えば、「０」から「２５５」の中の１つの値）を書き込み、入力回路１９側に設けた遅延回路７の位相調整用のレジスタ１２には整数値Ｘに任意の整数値α（例えば、「１」から「５」の中の１つの値）を加えたＸ＋αを書き込み、遅延回路８から出力される遅延クロックの位相と、入力回路１９側に設けた遅延回路７から出力される遅延クロックとを位相比較器１１で比較し、その比較結果を記憶する記憶領域２５を有するビルトインテスト回路を備えるように構成することができる。

また、本発明の半導体集積回路は、図２に例示するように、一対の入力回路１９、１９ａの位相調整用のレジスタ１２、１３に対して、一方の入力回路１９の位相調整用のレジスタ１２には任意の整数値Ｘを書き込み、他方の入力回路１９ａの位相調整用のレジスタ１３には整数値Ｘに任意の整数値αを加えたＸ＋αを書き込み、一方の入力回路１９の位相調整用の遅延回路７から出力される遅延クロックの位相と、他方の入力回路１９ａの位相調整用の遅延回路８から出力される遅延クロックとを位相比較器１１により比較し、その比較結果を記憶する記憶領域２５を設け、αの値を増減して、一方の入力回路１９の位相調整用の遅延回路７から出力される遅延クロックの位相と、他方の入力回路１９ａの位相調整用の遅延回路８から出力される遅延クロックとを位相比較器１１で比較し、その比較結果を記憶し、α値を変化させながら位相比較器１１の比較結果を逐次記憶するビルトインテスト回路１５を備えるように構成することができる。

さらに、本発明の半導体集積回路は、図４に例示するように、ＰＬＬ１６に接続された位相調整用のレジスタ１３に対して任意の整数値Ｘ（例えば、「０」から「２５５」の中の１つの値）を書き込み、入力回路１９側に設けた遅延回路７の位相調整用のレジスタ１２には整数値Ｘに任意の整数値α（例えば、「１」から「５」の中の１つの値）を加えたＸ＋αを書き込み、遅延回路８から出力される遅延クロックの位相と、入力回路１９側に設けた遅延回路７から出力される遅延クロックとを位相比較器１１で比較し、その比較結果を記憶領域２５に記憶し、α値を変化させながら、位相調整用の遅延回路８から出力される遅延クロックの位相と、入力回路１９側の位相調整用の遅延回路７から出力される遅延クロックとを位相比較器１１で比較し、その比較結果を記憶領域２５に記憶し、α値を変化させ位相比較器１１の比較結果を逐次記憶する機構を有するビルトインテスト回路１５を備えるように構成することができる。

さらにまた、本発明の半導体集積回路のテストは、図２に例示するように、入力回路１９、１９ａの位相調整用のレジスタ１２、１３に対して、一方の入力回路１９の位相調整用のレジスタ１２には任意の整数値Ｘを書き込み、他方の入力回路１９ａの位相調整用のレジスタ１３には整数値Ｘに任意の整数値αを加えたＸ＋αを書き込み、一方の入力回路１９の位相調整用の遅延回路７から出力される遅延クロックの位相と、他方の入力回路１９ａの位相調整用の遅延回路８から出力される遅延クロックとを位相比較器１１で比較し、その比較結果が予め内部に記憶されていた期待値に等しい場合には「一致」と判定し、期待値に等しくないときには「不一致」と判定して、「一致」又は「不一致」を示す情報を記憶すると供に、α値を変化させて比較結果を記憶する動作を繰り返し、α値が予め規定していた整数値βより大きくなった段階で、すべての比較動作で「一致」が確認された場合に半導体集積回路を良品と判定し、何れか１つの比較動作において「不一致」を示す情報が記憶されたときは半導体集積回路を不良品と判定するように構成することができる。

さらにまた、本発明の半導体集積回路のテストは、図４に例示するように、入力回路１９の位相調整用のレジスタ１２に任意の整数値Ｘを書き込み、ＰＬＬ１６側の位相調整用のレジスタ１３には整数値Ｘに任意の整数値αを加えたＸ＋αを書き込み、入力回路１９の位相調整用の遅延回路７から出力される遅延クロックの位相と、ＰＬＬ１６側の位相調整用の遅延回路８から出力される遅延クロックとを位相比較器１１で比較し、その比較結果が予め内部に記憶されていた期待値に等しい場合には「一致」と判定し、期待値に等しくないときには「不一致」と判定して、「一致」又は「不一致」を示す情報を記憶すると供に、α値を変化させて比較結果を記憶する動作を繰り返し、α値が予め規定していた整数値βより大きくなった段階で、すべての比較動作で「一致」が確認された場合に半導体集積回路を良品と判定し、何れか１つの比較動作において「不一致」を示す情報が記憶されたときは半導体集積回路を不良品と判定するように構成することができる。

本発明の実施の形態による半導体集積回路のブロック図。 本発明の実施例１の半導体集積回路のブロック図。 本発明の実施例２の半導体集積回路のブロック図。 本発明の実施例２の半導体集積回路のブロック図。 本発明の実施例３の半導体集積回路のブロック図。 本発明の実施例３の半導体集積回路のブロック図。 本発明の実施例４の半導体集積回路のテスト方法の流れ図。 従来の半導体集積回路のブロック図。

符号の説明

１ 半導体集積回路
２、３、４、５ 入力端子
７、８ 遅延回路
９、１０ 入出力回路
１１ 位相比較器
１２、１３ レジスタ
１４ 書換器
１５ ビルトインテスト回路
１６ フェイズロックドループ回路
１７、１８ 外部信号
１８ 位相比較
１９ 入力回路
２０ シリアルパラレル変換器
２１ レシーバ
２５ 記憶領域
３１、３２、３３、３４、３５ テストブロック
４０ パラレル・イン・シリアル変換器
４２ ドライバ
４３、４４、４５ 出力端子
４７ セレクタ
５５、５８ 出力回路

Claims (5)

1. データとクロックとを重畳させた入力信号を受信する第１及び第２の入出力回路と、
   前記第１及び第２の入出力回路に接続し、前記第1及び第２の入出力回路内部の遅延クロックの基準周波数となる所定周期のクロック信号を供給するクロック供給回路と、
   前記第１の入出力回路と前記第２の入出力回路との間に接続され、前記第１及び第２の入出力回路の遅延クロック位相差を検出する位相比較器と、
   前記第１及び第２の入出力回路に接続され、前記第１及び第２の入出力回路の前記遅延クロックの遅延時間を制御し前記第１及び第２の入出力回路を相互にテストするビルトインテスト回路と、
   を備えることを特徴とする半導体集積回路。
2. データとクロックとを重畳させた入力信号を受信する第１及び第２の入力回路と、
   前記第１の入力回路に遅延クロックを供給する第１の遅延回路と、
   前記第２の入力回路に遅延クロックを供給する第２の遅延回路と、
   前記第１の遅延回路から出力する遅延クロックと前記第２の遅延回路から出力する遅延クロックとを比較し、位相差を検出する位相比較器と、
   前記１の遅延回路から出力される前記遅延クロックの遅延量を記憶する第１のレジスタと、
   前記２の遅延回路から出力される前記遅延クロックの遅延量を記憶する第２のレジスタと、
   前記第１のレジスタ又は前記第２のレジスタに記憶された前記遅延量を書き換え、前記第１及び第２の遅延回路を相互にテストするビルトインテスト回路と、
   を備えることを特徴とする半導体集積回路。
3. 前記ビルトインテスト回路は、前記第１のレジスタへ所定の整数値Ｘを書き込み、前記第２のレジスタへ該整数値Ｘに所定の整数値αを加算したＸ＋αの値を書き込み、前記第１の遅延回路から出力される遅延クロックの位相と、前記第２の遅延回路から出力される遅延クロックの位相とを前記位相比較器により比較し、その比較結果を記憶することを特徴とする請求項２に記載の半導体集積回路。
4. 前記ビルトインテスト回路は、前記第１のレジスタへ所定の整数値Ｘを書き込み、前記第２のレジスタへ整数値Ｘに所定の整数値αを加算したＸ＋αの値を書き込み、前記第１の遅延回路から出力される遅延クロックの位相と、前記第２の遅延回路から出力される遅延クロックの位相とを前記位相比較器により比較した比較結果を記憶し、前記αの値を増減して、前記第１の遅延回路から出力される遅延クロックの位相と、前記第２の遅延回路から出力される遅延クロックの位相とを前記位相比較器により比較した比較結果を記憶し、前記αの値増減を繰り返すことを特徴とする請求項２に記載の半導体集積回路。
5. 第１のレジスタへ所定の整数値Ｘを書き込み、第２のレジスタへ整数値Ｘに所定の整数値αを加算したＸ＋αの値を書き込み、第１の遅延回路から出力される遅延クロックの位相と、第２の遅延回路から出力される遅延クロックの位相とを位相比較器により比較した比較結果を記憶する位相比較工程と、
   前記αの値を増減して、前記第１の遅延回路から出力される遅延クロックの位相と、前記第２の遅延回路から出力される遅延クロックの位相とを前記位相比較器により比較し、その比較結果が予め内部に記憶されている期待値に等しい場合には「一致」と判定し、期待値と等しくない場合には「不一致」と判定する判定工程と、
   前記判定工程を繰り返し、前記αの値が所定の整数値βより大きく、且つ前記判定結果がすべて「一致」の場合には半導体集積回路を良品と判断し、前記判定結果の何れか１つでも「不一致」のときには前記半導体集積回路を不良品と判断するテスト工程と、
   を備えることを特徴とする半導体集積回路のテスト方法。
   
   
   

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