KR100863781B1 - 위상 동기 회로 - Google Patents

Abstract

본 발명은 위상동기회로에 관한 것으로서, 외부클럭을 셀렉터와 짧은 지연열로 구성된 지연주회 블럭을 주회시켜 저주파동작시에 동기로 필요해지는 긴 지연시간을 생성하여 광역의 주파수에 대응가능하게 한다. 또, 위상비교기를 복수병렬배치하여 위상을 일제히 비교하거나 혹은 위상을 순차비교하는 경우에서도 지연량을 가변으로 하는 것으로 짧은 시간으로 위상동기를 완료가능하게 하는 기술을 제공한다.

Description

위상 동기 회로{PHASE LOCK CIRCUIT}

본 발명은 위상 동기 회로에 관한다. 위상 동기 회로는 클럭이나 스트로브등을 이용해 동작하는 반도체 집적회로, 회로 모듈, 시스템에 이용된다. 예를 들면, 마이크로 프로세서, 마이크로 콘트롤러, 신호 처리 프로세서, 화상 처리 프로세서, 음성 처리 프로세서나, 휘발성 메모리(DRAM, SRAM등), 불휘발성 메모리(플래쉬 메모리등 )등의 각종 메모리 또는 메모리 카드 등에 이용된다.

일반적으로 반도체 칩은 외부 디바이스와 신호의 교환을 정확하게 실시하기 위해서 칩 내외에서의 신호의 시간적인 동기를 취할 필요가 있다. 이러한 동기에는 반도체 칩의 외부로부터 입력된 클럭(또는 스트로브, 본원에서는 구별하지 않고 「클럭」이라고 표기한다)의 천이 시각과 일정한 타이밍 관계를 유지하도록 정밀도 좋게 그 천이 시각이 제어된 내부 클럭을 생성하고, 이 칩 내부 클럭을 신호 취득에 이용한다고 한 것이 폭 넓게 행해지고 있다. 그런데, 이러한 위상 동기 회로에 관한 이하와 같은 종래 기술이 존재한다.

비특허 문헌 1에서는 2개의 지연열(FDA, BDA)을 서로 역방향으로 병렬로 나열하여 그 사이에 제어 회로 (MCC)를 2개의 지연열로 병렬로 나열하여 지연열 (BDA)의 출력에 접속되고 있는 클럭 드라이버와 같은 지연 시간을 가지는 부하 회 로를 미리 더미로서 설계해 지연열 (FDA)의 입력에 접속하는 구성을 취하고 있다. 이 회로는 지연열 (FDA)와 제어 회로 (MCC)로부터 지연열 (FDA)내에서 위상이 동기 하는 위치를 검출하고 지연열 (BDA)의 같은 위치로부터 클럭을 입력해 지연열 (FDA)와 역방향으로 클럭을 전달하는 것으로 2 사이클 늦게 위상이 동기 한다고 하는 고속 동기를 실현하는 것이다.

또, 특허 문헌 1에서는 위상을 대강 맞추어 넣는 링형 임시조절 지연기와 위상을 세밀하게 맞추고 넣는 미세조절 지연기를 갖고, 링형 및 계층형의 구조를 취하는 것으로, 회로 전체의 면적이나 게이트수를 삭감하고 있다. 지연량은 하나의 위상 검출기를 이용해, 외부 클럭과 피드백 클럭의 위상을 순서대로 비교해, 그 결과로부터 지연량의 증감을 미세조절 지연기와 임시조절 지연기에게 전하는 것으로 결정한다.

비특허 문헌 1: IEEE Journal of Solid-state Circuits, Vo1. 31, No. 11, November1996, pp1656-1668

특허 문헌1: 일본국 특개 2003-69424호 공보

위상 동기 회로는 내부 클럭이 외부 클럭과 위상을 동기 하는데 필요로 하는 시간을 짧게 할 수 있는 것이 바람직하다. 한편, 반도체 칩 코스트를 삭감한다고 하는 목적으로부터는 이것을 가능한 한 작은 칩 면적 또 적은 소자수나 게이트수로 실현되는 것이 바람직하다. 또, 보다 적은 전력(동작시, 대기시의 전력)으로 동작하는 것이 바람직하다.

비특허 문헌 1에 나타나는 위상 동기 회로는 그 주파수 범위를 넓히면 회로 규모가 커지는 문제점이 있었다. 즉, 동작 주파수가 가장 높은 경우에 필요한 위상의 일치 정밀도를 만족시키기 위해서는, 지연열 내부의 지연단 1단의 지연 시간은 짧게 할 필요가 있다. 그 때문에, 이와 같이하여 결정된 지연 시간의 지연단을 이용해 낮은 주파수의 클럭의 동기를 취하기 위해서는 지연단수를 많이하지 않을 수 없다. 그 때문에, 소자수나 게이트수가 증가해 버린다고 하는 문제가 있었다.

그렇지만, 반도체 집적회로에 입력되는 신호의 주파수의 범위는 넓어지고 있어 주파수마다 위상 동기 회로를 다시 설계하는 것은 공정수상 곤란하고, 넓은 주파수 범위에서 이용할 수가 있는 위상 동기 회로가 바람직하고 있다. 즉, 위상 동기 회로의 위상 일치 정밀도와 주파수 범위를 양립시켜 거기에 따르는 회로 규모의 증대를 강력하게 억제하는 것이 바람직하다.

또, 특허 문헌 1은 본 발명의 완성 후에 행한 특허 조사에서 찾아낸 것이지만 링형의 지연열을 이용하고 있는 점으로써 본 발명과 공통점을 가진다. 그렇지만, 특허 문헌 1에 개시된 DL1에서는 결점 조정을 위한 지연열에 대해서만 링형의 지연열을 이용하고 있다. 또, 1개의 위상 검출기로 미세조절 지연기의 일단씩 순서대로 위상 비교를 실시하고 있기 때문에 위상 동기까지의 시간이 길어질 우려가 있어 동기에게 필요로 하는 시간에 대해서는 배려되어 있지 않다.

칩상의 점유 면적, 게이트수, 전력의 작은 회로면서, 높은 일치 정밀도와 넓은 주파수 범위를 양립시켜 위상 동기를 짧은 시간에 완료하는 것이 가능한 위상 동기 회로가 바람직하다.

본 발명의 상기 및 그 다른 목적과 신규 특징에 대해서는 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 다음과 같다.

본 발명의 위상 동기 회로는 제1 지연열과 제1 기준 클럭 및 제1 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 제1 지연열에 입력하는 제1 셀렉터와, 제1 지연열에 포함되는 각 지연단과 제2 기준 클럭의 위상 비교를 실시하는 복수의 위상 비교기와 제2 지연열과 외부 클럭 및 제2 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 제2 지연열에 입력하는 제2 셀렉터와 제2 지연열의 각 지연단으로부터 출력되는 출력을 내부 클럭으로서 선택적으로 출력하는 출력 제어 회로를 갖고, 출력 제어 회로는 제1 기준 클럭의 제1 지연열에 의한 지연 신호가 제2 기준 클럭과 동기하는데 필요로 하는 제1 지연열의 주 회수 및 지연단수를 파악해 파악한 주 회수와 지연단수에 따른 외부 클럭의 제2 지연열에 의한 지연 신호를 내부 클럭으로서 출력한다.

또, 본 발명의 위상 동기 회로는 제1 지연열과 제1 기준 클럭 및 제1 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 제1 지연열에 입력하는 제1 셀렉터와 제1 기준 클럭의 제1 지연열에 의한 지연 신호와 제2 기준 클럭과 위상 비교를 실시하는 위상 비교기와 위상 비교기에 입력하는 지연 신호의 지연량을 제어하는 지연 제어 회로와 제2 지연열과, 외부 클럭 및 제2 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 제2 지연열에 입력하는 제2 셀렉터와 제2 지연열의 각 지연단으로부터 출력되는 출력을 내부 클럭으로서 선택적으로 출력하는 출력 제어 회로를 갖고, 출력 제어 회로는 제1 기준 클럭의 제1 지연열에 의한 지연 신호가 제2 기준 클럭과 동기 하는데 필요로 하는 제1 지연열의 주회수 및 지연단수를 파악해 파악한 주회수와 지연단수에 따른 외부 클럭의 제2 지연열에 의한 지연 신호를 내부 클럭으로서 출력하고 지연 제어 회로는 위상 비교기에 입력하는 지연 신호의 지연량을 가변으로 제어한다.

또한 제1 셀렉터와 제2 셀렉터, 제1 지연열과 제2 지연열은 그 지연 시간이 가능한 한과 동일해지도록, 회로 구성이나 레이아웃에 관해서 동일하도록 하는 것이 바람직하다. 또, 제1 기준 클럭 및 제2 기준 클럭으로서 동일한 기준 클럭을 주면 외부 클럭과 내부 클럭이 1 주기의 시간차이로 동기 하는 것이다.

본 발명에서는 동기까지의 사이클수를 짧게 할 수 있으므로 동기 회로를 사용하고 있지않는 경우에는 그 클럭 입력 자체를 멈추는 것으로 비동작시의 전력을 삭감하는 것도 가능해진다. 또, 그 때 동기 회로의 전원 자체도 떨어뜨리는 것을 실시하면 리크 전류의 방지에 의해 시스템 대기시의 전력도 삭감하는 것이 가능해진다.

본원에 있어서 개시되는 발명 가운데, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.

소자수나 게이트수가 적고, 고속으로 동기 가능한 위상 동기 회로를 실현될 수 있다.

도 1은 본 발명의 위상 동기 회로를 나타내는 도이다.

도 2는 지연열의 회로 구성예를 나타내는 도이다.

도 3은 출력 제어 회로의 회로 구성예를 나타내는 도이다.

도 4a는 위상 비교기 어레이의 제1의 회로 구성예를, 도 4b는 위상 비교기 어레이의 제2의 회로 구성예를 나타내는 도이다.

도 5는 본 발명의 다른 위상 동기 회로를 나타내는 도이다.

도 6은 도 1의 위상 동기 회로의 변형예를 나타내는 도이다.

도 7은 도 5의 위상 동기 회로의 변형예를 나타내는 도이다.

도 8a는 펄스 생성 회로의 회로 구성예를, 도 8b는 클럭 복원 회로의 회로 구성예를 나타내는 도이다.

도 9는 목표단수의 제어폭을 가변으로 한 경우의 플로차트이다.

도 10은 위상 동기 회로의 타이밍 차트이다.

도 11은 본 발명의 위상 동기 회로를 이용한 시스템 구성예이다.

도 12는 본 발명의 다른 위상 동기 회로를 나타내는 도이다.

도 13은 본 발명의 다른 위상 동기 회로를 나타내는 도이다.

도 14a,도 14b는 펄스 배분 회로의 구성예 및 클럭 복원 회로의 구성을 나타낸 도이다.

도 15는 본 발명의 다른 위상 동기 회로를 나타내는 도이다.

도 16은 본 발명의 다른 위상 동기 회로를 나타내는 도이다.

도 17a, 도 17b, 도 17c, 도 17d는 펄스 생성 회로의 회로 구성예, 클럭 복 원 회로의 회로 구성예, 및 펄스 배분 회로의 회로 구성을 나타낸 도이다.

도 18은 위상 동기 회로의 타이밍 차트이다.

도 19a, 도 19b는 위상 동기 회로의 지연열 부분의 레이아웃예를 나타내는 도이다.

이하, 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다. 또한 실시의 형태를 설명하기 위한 전도에 있어서 동일한 부재에는 원칙으로서 동일한 부호를 교부하고, 그 반복의 설명은 생략한다.

우선, 도 1에 본 발명의 위상 동기 회로의 기본적인 구성을 나타낸다. 도 1에 나타내는 위상 동기 회로는 외부 클럭 (ECLK)와 어느 일정한 시간(위상) 관계( 제1 기준 클럭 (ERCLK1)과 제2 기준 클럭 (ERCLK2)의 시간차이(위상차이)에 동일한 시간 관계(위상 관계))를 유지하도록 내부 클럭 (ICLK)를 출력하는 회로이다.

제1 주회 지연 블럭 (101)에서는 제1 기준 클럭 (ERCLK1)을 2개의 입력 가운데 하나의 입력으로 하는 셀렉터 (SEL1)과 셀렉터 (SEL1)로부터 출력되는 신호를 입력으로 하는 지연열 (DL1)을 갖고 지연열 (DL1)의 출력 (104)는 셀렉터 (SEL1)의 2개의 입력 가운데 한쪽의 입력에 접속되고 있다. 셀렉터 (SEL1)은 제1 셀렉터 제어 회로 (SELCON1)에 따라 어느 쪽의 입력 신호를 지연열 (DL1)에 출력할지를 선택시키고 있다. 지연단 (UDL1)을 구성하는 각 지연단으로부터의 출력군 (120)은 위상 비교기 어레이 (PCA)에 입력되어 제2 기준 클럭 (ERCLK2)와 위상 비교가 된다.

제2 주회 지연 블럭 (112)에서는 외부 클럭 (ECLK)를 2개의 입력 가운데의 하나의 입력으로 하는 셀렉터 (SEL2)와 셀렉터 (SEL2)로부터 출력되는 신호를 입력으로 하는 지연열 (DL2)를 갖고 지연열 (DL2)의 출력 (110)은 셀렉터 (SEL2)의 2개의 입력 가운데의 한쪽의 입력에 접속되고 있다. 셀렉터 (SEL2)는 제2 셀렉터 제어 회로 (SELCON2)에 의해 어느 쪽의 신호를 지연열 (DL2)에 출력할지를 선택시키고 있다.

출력 제어 회로 (OS-CON)은 위상 비교기 어레이 (PCA)로부터의 위상 비교 결과를 지시하는 신호 (113)과 지연열 (DL1)의 소정의 위치의 지연단으로부터의 신호 (114)가 입력된다.

출력 제어 회로 (OS-CON)은 신호 (114)를 카운트 하는것으로써, 제2 주회 지연 블럭 (112)로 외부 클럭 (ECLK)를 주회시키는 회수를 결정한다. 또, 신호 (113)에 의해 지연열 (DL2)의 어느 지연단으로부터의 출력 신호를 내부 클럭 (ICLK)로서 출력 지를 결정한다.

또한 지연열 (DL1) 및 지연열 (DL2)는 복수의 지연단으로 구성되고 있다. 지연열중의 지연단수는 셀렉터 (SEL1) 및 지연열 (DL1)을 신호가 통과하는 시간이 기준 클럭 (ERCLK1)과 기준 클럭 (ERCLK2)의 사이의 시간차이보다 짧아지도록 결정해 둔다. 반대로 신호가 통과하는 시간이 기준 클럭간의 시간차이보다 길면 외부 클럭을 주회시킬 필요는 없어진다.

그런데, 도 1의 회로의 동작을 설명한다. 제1 기준 클럭 (ERCLK1)을 셀렉터 (SEL1) 및 지연열 (DL1)로 구성되는 제1 주회 지연 블럭 (101)을 여러 차례 통과시켜 또한 셀렉터 (SEL1) 및 지연열 (DL1)의 내부의 지연단을 통과시키는 것으로 제1 기준 클럭 (ERCLK1)을 주회분에 가세하고 통과한 지연단분 지연된 신호 (120)이 생성된다. 다음에 이 지연된 신호 (120)과 제2 기준 클럭 (ERCLK2)에 대해서, 위상 비교기 어레이 (PCA)의 내부에 존재하는 복수의 위상 비교기는 그 시간적 전후관계를 일제히 비교하고 각 위상비교기는 일정한 조건을 채우는 경우에는 동위상이라고 판단한다. 이 동위상이 될 때의 제1 주회 지연 블럭 (101)의 신호 통과 주회수와 지연열 (DL1)로부터의 출력의 위치(단수)에 관한 정보(이하, 「목표 주회수」와「목표단수」라고 부른다)를 생성한다.

이것에 의해, 제1 주회 지연 블럭 (101)을 목표 주회 통과하고, 또 셀렉터 (SEL1)과 지연열 내부의 목표단수를 통과했을 때의 총계의 지연 시간이 2개의 기준 클럭간의 시간차이(위상차이)와 동일하게 할 수가 있다.

이와 같이하여 결정된 제1 주회 지연 블럭 (101)의 목표 주회수와 목표단수는 출력 제어 회로 (OS-CON)에 전할 수 있다. 출력 제어 회로 (OS-CON)은 외부 클럭 (ECLK) 입력으로부터의 신호가 제2 주회 지연 블럭 (112)를 목표 주회수만큼 주회 해 셀렉터 (SEL2)와 지연열 (DL2)에 있어서 목표단수만큼 통과했을 때, 그 지연열 (DL2)로부터의 출력이, 내부 클럭 (ICLK)로서 출력되도록 제어를 실시한다.

도 2는 지연열 (DL1 또는 DL2)의 회로예이다. 일정한 시간 시각을 가지는 지연단이 종속으로 복수 접속되는 것으로 구성된다. 각 지연단은 일정한 지연 시간을 가지는 것이면 어떠한 것으로서도 상관없지만, 전형적으로는 CM0S 회로로서의 논리 회로(인버터 회로나 NAND 회로등)를 종속 접속한 회로이거나 바이폴러 회로에 의한 차동앰프를 종속 접속한 회로인 것이 많다. 본 실시예에서는 이러한 방식으로서 각 지연단 (201~204)가 CMOS 인버터로 구성된 예를 나타내고 있다.

도 3은 출력 제어 회로 (OS-CON)의 구성예를 나타낸 것이다. 출력 제어 회로 (OS-CON)은 지연열 (DL2)의 각 지연단으로부터의 출력 (121), 위상 비교기 어레이 (PCA)로부터의 출력 (113) 및 지연열 (DL1)의 소정의 지연단으로부터의 출력 (114)를 입력으로 해 내부 클럭 (ICLK)를 생성하는 회로이다. 외부 클럭 (ECLK)를 소정의 시간분 지연시키기 위해서 필요한 목표 주회수를 계측 보지하는 목표 주회수 카운터 (TRN-CLT), 위상 비교기가 일치라고 판단한 목표단수를 보지하는 목표단수 레지스터 (TSN-REG), 목표단수 레지스터의 값에 일치한 단수의 지연열 (DL2)로부터의 출력을 선택하는 셀렉터 (SEL), 셀렉터 (SEL)로부터의 출력 회수를 계측 보지하는 현재 주회수 카운터 (CRN-CLT), 목표 주회수 카운터 (TRN-CLT)와 현재 주회수 카운터 (CRN-CLT)의 각각의 값의 일치를 검출하는 카운터 비교기 (CMP) 및 카운터 비교기 (CMP)가 생성한 일치 신호에 의해 셀렉터 (SEL)로부터의 출력을 외부에 출력하도록 제어하는 신호 송출 제어 회로 (STC)를 가진다.

목표 주회수 카운터 (TRN-CLT)는 위상 비교기 어레이 (PCA)에 의해 제1 기준 클럭 (ERCLK1)의 지연 신호와 제2 기준 클럭 (ERCLK2)의 위상 일치의 판정이 되기까지 제1 기준 클럭 (ERCLK1)이 제1 주회 지연 블럭 (101)을 몇회 주회 했는지를 계측하여 보지한다. 구체적으로는 지연열 (DL1)의 소정의 지연단으로부터의 출력 (114)를 받는 것으로 주회 상태를 파악해, 위상 비교기 어레이 (PCA)로부터 위상 일치를 나타내는 출력을 받아 목표 주회수를 결정해 보지한다. 이 때의 위상 일치단수는 목표단수 레지스터 (TSN-REG) 로 유지한다. 결정된 목표 주회수 및 목표단 몇분 지연된 외부 클럭 (ECLK)를 내부 클럭 (ICLK)로서 출력되도록 신호 송출 제어 회로 (STC)가 제어된다.

도 4a는 위상 비교기 어레이 (PCA)의 구성예이다. 위상 비교기 어레이 (PCA)에는 위상 비교단 (400)이 반복 배치되고 있고 도 4a는 지연열 (DL1)로부터의 출력 (120)중 3단분에 대해서 나타내고 있다. 위상 비교단 (400)은 D플립 플롭 (401)과 2개의 입력중 한쪽측이 인버트되고 있는 NOR 논리 회로 (402)로 구성되고 있다. D플립 플롭의 클럭 단자 (CLK)에는 제2 기준 클럭 (ERCLK2)가 입력되고 있어 동플립 플롭의 데이터 단자 (D)에는 제1 기준 클럭 (ERCLK1)의 지연 신호 (120)이 지연열 (DL1)의 각 지연단으로부터 입력된다. NOR 논리 회로의 2개의 입력에는 각각, 자단의 플립 플롭으로부터의 출력 (Q)와 우측 옆의 플립 플롭으로부터의 출력 (Q)가 입력된다.

각 플립 플롭은 제2 기준 클럭 (ERCLK2)가 천이했을 때에 지연단으로부터의 출력이 이미 1에 천이하고 있으면 1의 값을 출력 (Q)에 출력하고 1에 천이하고 있지 않으면 0의 값을 출력 (Q)에 출력한다.

위상 비교기 어레이 (PCA)로의 복수의 입력부에서는, 도에 나타난바와 같이 입력측(도의 좌측)에서 있는 단수의 위치까지는 제2 기준 클럭 (ERCLK2)가 플립 플롭의 클럭으로서 천이 할 경우에 이미 신호가 전파 해 1이 되고 있고, 그보다 후단에서는 아직도 지연열로부터의 입력이 신호 천이하고 있지 않기 때문에 0이 되고 있다. 따라서, 제2 기준 클럭 (ERCLK2)가 천이하는 타이밍에 천이하는 제1 기준 클럭 (ERCLK1)의 지연 신호를 출력하는 지연단에 대응하는 플립 플롭의 출력은 1, 그 우측 옆의 플립 플롭의 출력은 0이 된다. 이 때문에, 도 4a에 나타내는 위상 비교단 (400)은 제2 기준 클럭 (ERCLK2)와 동기 하는 지연 신호를 출력하는 지연단에 대응하는 위상 지연단만이 1을 출하고 다른 위상 지연단은 0을 출력한다.

또한 도 4b는 위상 비교기 어레이 (PCA)의 변형예이고 임의 타이밍에 리셋트(개입, RESET)를 걸쳐 모든 출력이 0으로 오도록 한 것이다. 이러한 리셋트는, 위상 동기 회로에 있어서 동기 동작이 완료한 후 전원 투입 직후, 슬리프로부터의 기동 직후 시스템 리셋트 등의 경우에 행해지는 것이다.

도 1에 있어서의 제1 주회 지연 블럭 (101) 및 제2 주회 지연 블럭 (112)의 입력부에 위치하는 셀렉터 (SEL1)과 셀렉터 (SEL2)의 각각을 제어하는 셀렉터 제어 회로 (SELCON1) 및 셀렉터 제어 회로 (SELCON2)의 제어에 대해서 설명한다.

셀렉터 제어 회로 (SELCON1)은 셀렉터 (SEL1)의 출력을 제어하는 것이지만, 최초로 제1 입력(셀렉터 (SEL1)의 위쪽)과 지연열 (DL1)을 접속한다. 제1 입력으로부터 제2 입력(셀렉터 (SEL1)의 아래 쪽)에의 변환은, 제1 기준 클럭 (ERCLK1)의 셀렉터 (SEL1) 통과 후에 행해진다.

또, 제2 입력으로부터 제1 입력으로의 변환은 위상의 동기가 완료했을 때(즉 위상 비교기 어레이 (PCA)가 위상 일치 신호를 냈을 때)로부터 후에, 제1 기준 클럭 (ERCLK1)이 다음에 입력될 때까지의 시간 사이의 어떤 시각에서 이루어진다.

또, 셀렉터 제어 회로 (SELCON2)는 셀렉터 (SEL2)의 출력을 제어하는 것이지만, 최초로 제1 입력(셀렉터 (SEL2)의 아래 쪽)과 지연열 (DL2)를 접속한다. 제1 입력으로부터 제2 입력(셀렉터 (SEL2)의 위쪽)으로의 변환은 제2 기준 클럭 (ERCLK2)의 셀렉터 (SEL2) 통과 후에 행해진다.

또한 제2 입력으로부터 제1 입력으로의 변환은, 출력 제어 회로 (OS-CON)에 제어되는 목표 주회수만큼 외부 클럭 (ECLK)가 제2 지연 주회 블럭 (112)를 주회 한 다음에 외부 클럭 (ECLK)가 다음에 입력될 때까지의 시간의 사이의 어떤 시각 에서 이루어진다.

도 5는, 본 발명의 위상 동기 회로의 다른 구성을 나타낸 것이다. 도 1에 있어서의 위상 비교기 어레이 (PCA)의 대신에, 하나의 위상 비교기 (PC)와 제1 주회 지연 블럭 (101)로부터의 복수의 지연 출력으로부터 1개를 선택하는 셀렉터 (SEL3)을 가진다. 셀렉터 (SEL3)이 복수의 지연 출력 (120)으로부터 어느 출력을 선택할지는 제어 회로 (RS-CON)에 의해 제어된다.

위상 비교기 (PC)는 제2 기준 클럭 (ERCLK2)에 대해서 복수의 지연 출력 (120)으로부터 셀렉터 (SEL3)에 의해 선택된 신호의 위상이 진행되고 있는지를 나타내는 신호(DN신호), 늦고 있는지를 나타내는 신호(UP신호)와 위상의 일치를 나타내는 신호(LOCK 신호)의 어느쪽을 출력한다. 위상 비교기는 1개밖에 존재하지 않기 때문에 목표 주회수와 목표단수의 값은 예를 들면, 목표 주회수 (0) 및 목표단수 (0)으로부터 개시해, 제1 기준 클럭 (ERCLK1)의 지연 신호가 위상 비교기 (PC)에 입력될 때에 목표단수를 1씩 증가시킨다.

이 목표단수가 지연단 (UDL1)의 최종단수까지 도달했을 때에는 목표 주회수를 1만 증가시켜, 다시 목표단수를 0으로 해 다시 제1 기준 클럭 (ERCLK1)이 입력될 때에 목표단수를 1씩 증가시켜 간다.

위상의 일치가 검출되었을 때, 그 때까지 제1 기준 클럭 (ERCLK1)이 제1 주회 지연 블럭 (101)을 주회 한 회수인 목표 주회수 및 위상 일치했을 때의 단수인 목표단수가 출력 제어 회로 (OS-CON)에 통지된다. 또한 목표 주회수와 목표단수는 상술의 방법에는 한정되지 않고, 예를 들면 지연열 (DL1)의 소정의 위치로부터의 신호 (504)를 이용해 계측하는 것도 생각할 수 있다.

그렇지만 이러한 순서대로 비교해 동기 하는 단수를 탐색하는 방법은 동기 완료까지 많은 사이클을 필요로 한다. 거기서, 제어 회로 (RS-CON)는 목표단수의 제어를 가변적으로 증감시킨다.

이러한 가변단수제어의 한 종류에 대해서 나타낸 것이 도 9이다. 도 9는 지연열 (DL1)의 단수가 10인 경우를 예에 그 동작을 설명하는 플로차트이다. 최초로 목표 주회수 (TR) 및 목표단수 (TS)의 어느쪽도 0에 초기화된다(S1).

그 후, 스텝 1과 스텝 2와 스텝 3의 3개의 동작이 실시된다. 스텝 1은 목표 주회수 (TR)의 제어를 실시한다. 위상 비교기 (PC)가 DN신호를 발한 경우에는, 목표 주회수 (TR)를 1만 증가시킨다(S2, S3). 이것은 UP신호가 발해질 때까지 반복 하여 행해지고 신호가 발해지면 목표 주회수 (TR)를 1만 줄이고(S4), 목표 주회수 (TR)이 확정된다.

또, 이 때 목표단수 (TS)를 소정의 단수(도 9의 예에서는 10단의 반인 5단)에 세트 한다(S4). 스텝 2는 목표단수 (TS)의 제어를 실시한다. 목표단수 (TS)가 5단으로 세트된 후, 위상 비교기 (PC)가 UP신호를 발한 경우에는 목표 주회수 (TR)은 변함없이, 목표단수 (TS)가 3단 더해진 8단이 된다(S5, S6).

또, 위상 비교기 (PC)가 DN신호를 발한 경우에는, 목표 주회수 (TR)은 변함없이 목표단수 (TS)가 3단 줄여진 2단이 된다(S5, S7). 또, 위상 비교기 (PC)가 LOCK 신호를 발한 경우에는 스텝 3으로 옮긴다(S5, S8).

목표단수 (TS)가 8단으로 세트된 후, 위상 비교기 (PC)가 UP신호를 발한 경우에는 목표 주회수 (TR)은 변함없이, 목표단수 (TS)가 1단 더해진 9단이 되어 스텝 3으로 옮긴다(S9, S10, S8).

또, 위상 비교기 (PC)가 DN신호를 발한 경우에는 목표 주회수 (TR)은 변함없이 목표단수 (TS)가 1단 줄여진 7단이 된다(S9, S11). 또, 위상 비교기 (PC)가 LOCK 신호를 발한 경우에는, 스텝 3으로 옮긴다(S9, S8).

또한 목표단수가 7단에 세트된 후, 위상 비교기 (PC)가 DN신호를 발한 경우에는 목표 주회수 (TR)은 변함없이 목표단수 (TS)가 1단 줄여진 6단이 되어 스텝 3에 옮긴다(S12, S13, S8). 한편, 위상 비교기 (PC)가 LOCK 신호를 발한 경우에는 스텝 3으로 옮긴다(S12, S8).

한편, 목표단수 (TS)가 2단으로 세트된 후 위상 비교기 (PC)가 UP신호를 발한 경우에는 목표 주회수 (TR)은 변함없이 목표단수 (TS)가 1단 더해진 3단이 된다(S14, S16).

위상 비교기 (PC)가 DN신호를 발한 경우에는 목표 주회수 (TR)은 변함없이 목표단수 (TS)가 1단 줄여진 1단이 되어 스텝 3으로 옮긴다(S14, S15, S8). 또, 위상 비교기 (PC)가 LOCK 신호를 발한 경우에는 스텝 3으로 옮긴다(S14, S8). 또한목표단수 (TS)가 3단에 세트된 후, 위상 비교기 (PC)가 UP신호를 발한 경우에는, 목 표 주회수 (TR)은 변함없이 목표단수 (TS)가 1단 더해진 4단이 되고 스텝 3으로 옮긴다(S17, S18, S8). 한편, 위상 비교기 (PC)가 LOCK 신호를 발한 경우에는, 스텝 3으로 옮긴다(S17, S8).

마지막에 스텝 3에서는 이하의 동작 제어를 한다. 위상 비교기 (PC)가 UP신호를 발한 경우에 목표단수 (TS)가 1단 더해지고 재차 위상의 일치를 검사하고(S21, 20), DN신호를 발한 경우에, 목표단수가 1단 줄여지고 재차 위상의 일치를 검사(S22, S20), LOCK 신호를 발한 경우에는 아무것도 바꾸지 않는다(S20).

또한 이 목표단수 (TS)가 지연열 (DL1)의 최종단수일 때 위상 비교기 (PC)가 UP신호를 발한 경우에는 목표 주회수 (TR)를 1만 증가시키고 목표단수 (TS)를 0으로서 위상의 일치를 검사한다.

한편, 목표단수 (TS)가 지연열 (DL1)의 최소단수(0단)일 때 위상 비교기 (PC)가 DN신호를 발한 경우에는 목표 주회수 (TR)를 1만 감소시키고 목표단수 (TS)를 최대 수로 하여 위상의 일치를 검사한다.

여기서 스텝 2에 있어서 제어하는 단수를 여기에서는 3, 1로 단계적으로 감소시키고 있지만 이 값에는 한정되지 않는다. 이 예에서는 제어의 크기를 약 반으로서 수습을 빨리 하도록 한 것이다.

도 6은, 도 1에 나타낸 위상 동기 회로의 입력부에 펄스 생성 회로 (PGC)와 클럭 복원 회로 (CRC), 또 그 지연차이를 보상하기 위한 더미 지연 회로 (DDC)를 더한 것이다.

펄스 생성 회로 (PGC)는 외부 클럭 (ECLK)의 「0」상태와 「1」상태의 듀티 비율을 변화시키는 것이다. 전형적으로는 외부 클럭 (ECLK)가 듀티 50 %인 경우, 이 듀티비율부터 작은 듀티비율(예를 들면10 %, 또는 비율은 아니고 고정 시간폭 으로서도 좋다)로 변화시키는 것이다.

이것에 의해 원래 외부 클럭 (ECLK)가 가지고 있던 「1」상태의 시간을 보다 짧게 하도록 변화시킬 수가 있다. 이와 같이 하면 제2 지연 주회 블럭 (112)를 신호가 주회하는 경우에 1주에 필요로 하는 시간부터 충분히 짧은 펄스를 생성하는 것이 가능해진다. 또한 그것에 의해 모든 지연단에 있어서의 신호 레벨이 「1」상태가 되어 신호의 전파가 이후 실시할 수가 없게 되어 버리는 것을 방지할 수가 있다.

이와 같이 듀티비율을 작게시킨 클럭 신호는 클럭 복원 회로 (CRC)에 의해 원래의 비율에 복원된다. 또한 외부 클럭 (ECLK)로부터 내부 클럭 (ICLK)로의 경로에 펄스 생성 회로 (PGC)와 클럭 복원 회로 (CRC)가 추가되는 것으로 고정적인 지연이 생기기 때문에, 제1 지연 주회 블럭 (101)으로 생성하는 지연량을 이들의 회로의 추가가 없는 경우와 비교해 줄여도 괜찮은 것이 된다. 거기서 더미 지연 회로 (DDC)는 이것을 고려해 추가 회로에 수반하는 고정적 지연량을 공제해 올바른 목표 주회수와 목표단수를 계측하기 위해서 추가되는 것이다.

도 7은, 도 5로 나타낸 위상 동기 회로에 대해서 동일하게 펄스 생성 회로 (PGC), 클럭 복원 회로 (CRC), 더미 지연 회로 (DDC)를 추가한 예가 나타나고 있다. 도 8a는, 도 6 및 도 7로 나타낸 펄스 생성 회로 (PGC)의 구성예를 나타낸 것이다.

본 회로는 입력 신호 (801)을 지연시키는 지연열 (DL3)에 CMOS 인버터 (803)이 접속되고 있다. 그 출력 신호 (804)와 입력 신호 (801)의 논리합이 AND 소자 (805)에 의해 생성되어 출력 (806)이 된다. 그런데, 본 회로의 동작은 아래와 같이 된다.

즉, 입력 (801)이 최초 0일 때 804는 1의 상태이기 때문에 출력은 0이 되고 있다. 다음에 입력 (801)이 1에 천이하면 AND 논리의 출력 (806)은 2개의 입력이 함께 1이기 때문에 1이 된다.

그러나, 지연열 (UDL3)의 지연량만 시간이 경과하면 804는 0에 천이하기 때문에 AND 논리는 0이 되어 이것이 출력된다. 즉, 출력이 1인 시간을 지연열 (DL3)의 신호 통과시간으로 하는 펄스가 생성된다. 또한 지연열 (DL3)은 어떠한 지연 소자에서도 좋고 또 CM0S 인버터는 반전 논리를 생성하면 어떠한 것이라도 좋은 것은 말할 필요도 없다. 예를 들면, 지연열 (DL3)를 CMOS 인버터의 직렬 접속으로 구성할 수가 있다.

또한 도 8b는 클럭 복원 회로 (CRC)의 구성예를 나타내고 있다. 신호의 활성시에는 짧은 시간에 신호가 출력되는데 대해, 신호의 비활성시에는 긴 지연 시간으로 출력되는 것으로 펄스폭을 길게 한다. 지연량의 설정을 바꾸는 것으로 펄스폭을 제어하는 것이 가능하다. 셀렉터 (816)은 CMOS 복합 게이트로 구성된 예를 나타내고 있지만 셀렉터로서의 기능을 가지는 것이면 어떠한 것이라도 좋다.

도 1O은 도 1에 나타낸 위상 동기 회로의 타이밍도이고 제 1 기준 클럭 (ERCLK1)과 제2 기준 클럭 (ERCLK2)가 클럭의 1 주기 T의 4분의 1만 어긋나고 있는 것으로 가정한다.

위상 비교기 어레이 (PCA)는 제2 기준 클럭 (ERCLK2)의 타이밍으로 신호 (113)을 출력하고 4단이라고 하는 결과가 나와 이것이 목표단수 (TS)가 된다. 이 때(제2 기준 클럭 (ERCLK2)가 입력되었을 때)까지의 주회수는 신호 (114)에 의해 카운트하고 있어 이 주회수가 목표 주회수 (TR)이 된다.

이 예에서는 주회수는 2주가 되고 있다. 출력 제어 회로 (OS-CON)은 신호 (113)과 신호 (114)에 의해 목표단수가 4단, 목표 주회수가 2주라고 하는 결과를 전할수 있다. 이 결과를 기본으로 외부 클럭 (ECLK) 입력으로부터의 신호가 주회 지연 블럭 (112)를 목표 주회수의 2주만 주회 한 후 3주째에 지연열 (DL2) 에 있어서 목표단수의 4단만 통과했을 때, 그 지연열 (DL2)로부터의 출력을 출력 제어 회로 (OS-CON)가 받아 외부 클럭 (ECLK)와 1 주기 T의 4분의 1의 시간차이를 가지는 내부 클럭 (ICLK)로서 출력하는 제어를 실시한다.

도 11은, 본 발명의 위상 동기 회로의 응용 예의 1개로서 DDR-SDRAM(1101)과 (LSI1102)의 접속 관계를 나타내고 있는 블럭도이다. DDR-SDRAM(1101)와 (LSI1102)는 메모리인터페이스 (1103)을 개재하여 접속되고 있어 이 메모리인터페이스 (1103) 내부에 DDR-SDRAM (1101)의 데이터를 독취하기 때문에 위상을 제어하기 때문에의 위상 동기 회로 (1104)를 갖추고 있다. 이 위상동기 회로 (1104)에 의해 LSI(1102)는 DDR-SDRAM(1101)의 데이터를 확실히 독취하는 것이 가능해진다.

이상의 실시의 형태는 펄스 생성 회로(PGC)를 사용해 클럭의 한쪽측 엣지를 이용해 위상 동기를 실시한 경우에 있어서의 것이다.

다음에 펄스 생성 분배 회로(PGDC1)을 사용해 클럭의 한쪽측 엣지를 이용해 주회 지연부 (112)만으로 1 주기의 정수배 지연을 생성하는 경우에 있어서의 실시의 형태를 도면을 참조해 상세하게 설명한다.

도 12는 상기 기재의 본 발명의 위상 동기 회로에 있어서의 생성 블럭 (115)와 생성 블럭 (115)와 같은 구성을 가지는 생성 블럭 (116)을 이용해 주회 지연부 (112)만으로 1 주기의 정수배 지연을 생성해 위상 동기를 하는 경우에 대응한 실시 예의 도이다.

즉, 도 12에 나타나는 바와 같은 기준 클럭(ERCLK1)을 2개의 입력 가운데의 하나의 입력으로 하는 셀렉터 (102, SEL1)과 셀렉터 (102)로부터 출력되는 신호를 입력으로 하는 지연열 (103, DL1)을 갖고 상기 지연열 (103)의 출력 (104)는 상기 셀렉터 (102)의 2개의 입력 가운데 한쪽으로 입력에 접속되고 또한 상기 셀렉터 (102)는 셀렉터 제어 회로 (105,SELCON1)에 의해, 2개의 입력중 어느 쪽의 입력 신호가 출력될지가 선택되는 것이다.

또한 본 발명의 동기 회로는 기준 클럭 (2, ERCLK2)와 상기 지연열 (103, DL1)을 구성하는 지연단으로부터의 출력군 가운데 적어도 1개를 입력으로 하는 위상 비교기 어레이 (106, PCA)을 갖고, 상기 기준 클럭 (2)와 상기 출력군으로부터의 입력과의 사이의 위상의 비교 결과를 이하에 기재하는 생성 블럭 (115 및 116) 내부의 출력 신호 제어 회로 (107,OS-CON)에 출력한다.

또, 본 발명의 동기 회로는 외부 클럭 (ECLK)와 어느 일정한 시간 관계(기준 클럭 (1)과 기준 클럭 (2)의 시간차이에 동일한 시간 관계)를 유지하도록 내부 클 럭 (ICLK)를 동기 시키기 위해서 외부 클럭을 펄스 생성 분배 회로(PGDC1)에 입력하고 외부 입력 클럭 (ECLK)의 한쪽측 엣지를 펄스로 변환하고 또한 펄스에 변환된 것을 2개의 생성 블럭 (115 및 116)에 각각 순서대로 분배하고(ECLK1, ECLK2), 상기 위상 비교 결과를 기본으로 각각의 블럭으로 분배된 펄스 신호가 지연되어 각각의 지연 신호(ICLK1, ICLK2)가 클럭 복원 회로(CRC2)에 입력되고 내부 클럭 (ICLK)로서 클럭이 복원되고 출력된다.

펄스 생성 분배 회로(PGDC1) 내부의 펄스 생성 회로, 외부 입력 클럭(ECLK)의 0과 1의 상태의 듀티비율을 변화시키는 것이다. 전형적으로는 외부 클럭(ECLK)가 듀티50 %인 경우를 상정시킨 경우에, 이 듀티비율부터 작은 듀티비율(예를 들면10 %)로 변화시키는 것이다. 이것에 의해 원래 외부 클럭(ECLK)가 가지고 있던 1상태의 시간과 비교해 보다 짧은 시간의 1 상태가 되도록 변화시킬 수가 있다.

이와 같이 하면, 지연 주회 블럭 (112)를 신호가 주회하는 경우에, 1주의 시간보다 충분히 짧은 펄스를 생성하는 것이 가능해지고, 예를 들면 선행하는 신호의 활성 천이가 다시 같은 위치로 돌아오기까지 그 위치의 신호를 활성 천이전의 레벨(즉 O)에 되돌려 두는 것이 가능해진다. 만약 활성 천이전의 레벨로 돌아가지 않으면, 모든 위치에 있어서의 신호 레벨이 1이 되어 신호의 전파가 이후 실시할 수가 없게 되어 버리는 것을 방지하는 것이다.

한편, 클럭 복원 회로는 이와 같이 듀티비율이 당초의 외부 입력 파형의 그(여기에서는 50 %)로부터 작아지는 경우(여기에서는10 %), 이것을 원래의 비율로 복원하는 기능을 한다.

구체적으로 분배 펄스 (ECLK1)과 생성 블럭 (115)를 예를 들어 설명한다.

생성 블럭 (115)에 입력된 펄스(ECLK1)을 2개의 입력 가운데의 하나의 입력으로 하는 셀렉터 (108)과 셀렉터 (108)로부터 출력되는 신호를 입력으로 하는 지연열 (109, DL2)를 갖고 상기 지연열 (109)의 출력 (110)은,상기 셀렉터 (108)의 2개의 입력 가운데 또 한쪽으로의 입력에 접속되고 또한 상기 셀렉터 (108)은 셀렉터 제어 회로 (111, SELCON2)에 의해 2개의 입력중 어느 쪽의 신호가 출력될지가 결정되는 것이다.

또한 출력 신호 제어 회로 (107,OS-CON)은 위상 비교기 어레이 (106, PCA)으로부터의 위상 비교 결과를 의미하는 신호 (113)과 지연열 (103)의 소정의 위치로부터의 신호 (114)를 입력으로서 받는다.

또, 출력 신호 제어 회로 (107)은 외부 클럭으로부터 분배된 펄스(ECLK1)이 지연열 (109)를 통과해 복수의 지점으로부터 출력된 신호 가운데의 적어도 1개를 선택해 이 선택된 신호를 출력한다. 또한 상기 지연열 (103) 및 지연열 (109)는, 복수의 지연단으로 구성되는 것이지만, 이 때, 본동기 회로로 이용하는 2개의 기준 클럭의 시간차이에 대해서 셀렉터 (102) 및 지연열 (103)을 신호가 통과하는 시간이 짧아지도록 지연열중의 지연단수는 결정되는 것이다.

그런데, 상기 구성의 동작에 대해서 상세를 설명하면 이하와 같이 된다.

즉, 셀렉터 (102) 및 지연열 (103)으로 구성되는 주회 지연 블럭 (101)을 여러 차례 통과시키고, 또한 셀렉터 (102) 및 지연열 (103)의 내부의 지연단을 일정단수 통과시키는 것으로, 기준 클럭 (1, ERCLK1)이 일정한 시간만 지연 한 신호가 생성된다.

다음에, 이 지연한 신호와 기준 클럭 (2,ERCLK2)가,위상 비교기 어레이 (106)의 내부에 존재하는 복수의 위상 비교기에 있어서 그 시간적 전후관계가 일제히 비교되고 각 위상 비교기가 일정한 조건을 채우는 것으로 동위상이라고 판단하면, 이 동위상이 될 때의 주회 지연 블럭 (101)의 신호 통과 주회수와 지연열 (103)으로부터의 출력의 위치(단수)에 관한 정보(이하, 목표 주회수와 목표단수라고 부른다)를 생성한다.

이것에 의해, 주회 지연 블럭 (101)을 여러 차례(즉 목표 주회수) 통과하고 또한 셀렉터 (102)와 지연열 내부의 일정한 지연단수(즉 목표단수)를 통과했을 때의, 총계의 지연 시간이 2개의 기준 클럭간의 시간차에 동일하도록 할 수가 있다. 다음에, 이와 같이 해 결정된 주회 지연 블럭 (101)의 목표 주회수와 목표단수가 생성 블럭 (115 및 116)의 각각의 출력 신호 제어 회로 (107,OS-CON)에게 전할 수 있다.

생성 블럭 (115)에 있어서의 예를 설명하면 출력 신호 제어 회로 (107)은, 외부 클럭으로부터 분배된 펄스(ECLK1)로부터의 신호가 주회 지연 블럭 (112)를 목표 주회수만큼 주회 한 후, 지연열 (109)에 있어서 목표단수만큼 통과했을 때, 그 지연열 (109)로부터의 출력이 내부 클럭 (ICLK)를 생성하기 위한 지연 신호(ICLK1)로서 출력되도록 제어를 실시한다. 클럭 복원 회로(CRC2)에서는 생성 블럭 (115 및 116)으로부터의 출력을 받아 내부 클럭 (ICLK)를 복원해 출력한다.

위상 비교기 어레이 (106)의 내부에는 복수의 위상 비교기가 존재하고 각각 의 위상 비교기는 지연열 (103)의 내부에 존재하는 복수의 각각의 지연단으로부터의 출력과 기준 클럭 (2)의 신호의 천이 시각을 비교한다.

그리고, 양자가 가장 가까운 타이밍에 천이하고 있도록 지연열 (103)으로부터의 출력단수를 목표단수로 하여 결정한다. 동시에, 출력 제어 회로 (107)은 그 때까지의 주회 지연 블럭 (101)의 신호 통과 주회수를 계산해, 이것을 목표 주회 수로 하여 출력 내지 기억한다.

도 13은, 본 발명에 의한 다른 위상 동기 회로의 기본적인 구성을 나타낸 것이다. 즉, 여기에서는 도 12에 있어서의 위상 비교기 어레이 (106, PCA) 대신에 비교적, 하나의 위상 비교기 (501, PC)을 가진다.

그리고, 주회 지연 블럭 (101)으로부터의 복수의 지연 출력으로부터 1개를 선택하기 위한 셀렉터 (1301, SEL4)을 가진다. 셀렉터 (1301)이 상기 복수의 지연 출력으로부터 어느 출력을 선택할지는, 제어 회로 (503, RS-CON)에 의해 제어된다.

위상 비교기 (501)은, 기준 클럭 (2)에 대해서 상기 복수의 지연 출력으로부터 선택된 신호의 위상이 진행되고 있는지 그렇지 않으면 늦고 있는지를 나타내는 신호(진행되고 있으면 DN신호, 늦고 있으면 UP신호)와 위상의 일치(LOCK 신호)를 출력하는 것이다.

위상 비교기는 1개 밖에 존재하지 않기 때문에 목표 주회수와 목표단수의 값은 순차적으로 조작된다. 위상 비교기에 의해 위상의 일치가 검출되면 그 때까지 기준 클럭 (1)이 주회 지연 블럭 (101)을 몇회 주회 했는지를 지연열 (103)의 소정의 위치로부터의 신호 (504)를 이용해 계측한 결과인 목표 주회수 및 위상 일치했 을 때의 목표단수가 출력 제어 회로 (107)에 통지된다.

그러나, 이러한 조작은 동기 완료까지 기준 클럭 (1)에 있어서의 많은 사이클을 필요로 하기 때문에, 그 시간이 길어져 버려 종래 기술 같은 문제가 존재한다. 그 때문에, 본 발명에서는 제어 회로 (503)은 그 내부에 목표단수의 제어를 1씩 증감시키는 것이 아니라 가변적으로 증감시키는 가변단수제어 회로 (505)를 가진다. 이 가변단수제어 회로 (505)는 상기 실시예로 나타낸 것이다.

도 14a는, 도 15 및 도 16으로 나타낸 펄스 생성 분배 회로(PGDC1) 내부의 신호 분배 회로의 실시예를 나타낸 것이다.

입력 신호 (1401)은, CMOS 인버터 (1402) 및 AND 소자 (1405, 1406)의 한쪽측의 입력에 접속되고 있다. CMOS 인버터 (1402)에 의해 반전된 입력 신호는 플립 플롭 (1403)의 클럭 입력에 입력된다.

플립 플롭은,클럭 입력의 값이 O으로부터 1에 천이 했을 때, 출력의 값이 갱신된다. 입력 신호 (1401)이 1에서 0에 천이 했을 때 CMOS 인버터 (1402)의 출력, 즉 플립 플롭 (1403)의 클럭 입력은 0에서 1로 천이 한다.

이 때, 플립 플롭 (1403)의 출력의 값이 갱신된다. 플립 플롭 (1403)의 출력은, CMOS 인버터 (1404)의 입력 및 AND 소자 (1406)의 다른쪽의 입력에 접속되고 있다.

CMOS 인버터 (1404)의 출력은 플립 플롭 (1403)의 데이터 입력 및 AND 소자 (1405)의 다른쪽의 입력에 접속되고 있다. 입력 (1407)의 값이 1에서 0으로 천이 했을 때, 플립 플롭 (1403)의 출력의 값은 리셋트 되고 0이 된다. 이 때, CMOS 인 버터 (1404)의 입력에는 0이 입력되고 있기 때문에 출력의 값은 1이 되어 플립 플롭 (1403)의 데이터 입력에는 1이 입력된다.

이것에 의해 입력 (1401)의 값이 1에서 0에 천이 할 때마다, 플립 플롭 (1403)의 출력의 값이 0, 1, 0, 1의 순서대로 천이 해, AND 소자 (1405 및 1406)이 거기에 대응해 입력 (1401)을 출력 할 수 있는 상태가 된다.

그런데, 본 회로의 동작은 아래와 같이 된다. 즉, 입력 (1407)이 최초 1로, 어느 시간만 지나 0에 천이 했을 때 플립 플롭 (1403)의 출력의 값은 0에 리셋트된다. 이것에 의해, CMOS 인버터 (1404)의 출력의 값은 1이 되고, 플립 플롭 (1403)의 데이터 입력과 AND 소자 (1405)의 한쪽측의 입력에는 1의 값이 입력된다.

또, AND 소자 (1406)의 한쪽측의 입력에는 0이 입력되고 있기 때문에, AND 소자 (1406)의 다른쪽의 입력에 접속되고 있는 입력 (1401)은 출력 할 수 없는 상태가 되고 있다. 한편, AND 소자 (1405)의 한쪽측의 입력에는 1이 입력되고 있고 다른쪽에 접속되고 있는 입력 (1401)을 출력 할 수 있는 상태가 되어 있다. 즉, 입력 (1401)은 접속되고 있는 2개의 AND 소자중에서 AND 소자 (1405)만을 통과해 출력된다.

다음에, 입력 (1401)의 값이 1에서 0에 천이 했을 때, 플립 플롭 (1403)의 데이터 입력에 입력되고 있는 1의 값이 출력되어 CMOS 인버터 (1404)의 입력 및 AND 소자 (1406)의 한쪽측의 입력에 입력된다.

이것에 의해, AND 소자 (1406)은 입력 (1401)을 출력 할 수 있는 상태가 된다. 또 CMOS 인버터 (1404)의 출력의 값은 0이 되고, 이 값이 플립 플롭 (1403)의 데이터 입력과 AND 소자 (1405)의 한쪽측의 입력에 입력된다. 즉, 입력 (1401)은 접속되고 있는 2개의 AND 소자중에서 AND 소자 (1406)만을 통과해 출력된다.

다음에, 입력 (1401)의 값이 1에서 0에 천이 했을 때, 플립 플롭 (1403)의 데이터 입력에 입력되고 있는 0의 값이 출력되고 CMOS 인버터 (1404)의 한쪽측의 입력 및 AND 소자 (1406)의 한쪽측의 입력에 입력된다.

이것에 의해, CMOS 인버터 (1404)의 출력은 1이 되고 AND 소자 (1405)는 입력 (1401)을 출력 할 수 있는 상태가 된다. 즉, 입력 (1401)은 접속되고 있는 2개의 AND 소자중에서 AND 소자 (1405)만을 통과해 출력된다. 이와 같이, 입력 (1401)에 따라서, 이 일련의 동작이 반복되고 입력 (1401)이 2개의 출력으로 차례대로 분배된다.

도 14b는, 클럭 복원 회로(CRC2)의 실시예를 나타내고 있다.

즉, 2개의 입력을 우선 OR소자 (1408)로 접수 출력한 신호의 활성시에는 짧은 시간에 신호가 출력되는데 대해, 신호의 비활성시에는 긴 지연 시간으로 출력되는 것으로, 펄스폭을 길게 한다는 것이 가능해진다.

지연량의 설정을 바꾸는 것으로 펄스폭을 제어하는 것이 가능하다. 셀렉터 (816)은 현재 CMOS 복합 게이트로 구성된 예를 나타내고 있지만 셀렉터로서의 기능을 가지는 것이면 어떠한 것이라도 좋다.

현재, 지연단 (815)를 외부 클럭(ECLK)의 듀티비율부터 작은 시간으로 선택하면 레벨이 1의 상태의 시간의 비율을 작게 할 수 있지만, 반대로 외부 클럭의 듀티비율과 동일한 정도의 시간으로 선택하면, 좁은 펄스폭의 입력을 넓은 펄스폭으 로도 변화시키는 것이 가능해진다. 즉, 도 12 및 도 13에 있어서의 클럭 복원 회로(CRC2)는 이와 같이 해 실현 될 수 있는 것이다.

다음에, 클럭의 양측 엣지를 이용해 주회 지연부 (112)만으로 1 주기의 정수배 지연을 생성하는 경우에 있어서의 실시의 형태를, 도면을 참조해 상세하게 설명한다.

도 15는, 상기 기재의 본 발명의 위상 동기 회로에 있어서의 생성 블럭 (115)와 같은 구성을 가지는 생성 블럭 (116) 및 생성 블럭 (117)을 이용해 모든 위상의 범위에 있어서의 위상 동기에 대응한 실시 예의 도이다.

즉, 도 15에 나타나는 바와 같은 기준 클럭(ERCLK1)을 2개의 입력 가운데의 하나의 입력으로 하는 셀렉터 (102, SEL1)와 셀렉터 (102)로부터 출력되는 신호를 입력으로 하는 지연열 (103, DL1)을 가져, 상기 지연열 (103)의 출력 (104)는, 상기 셀렉터 (102)의 2개의 입력 가운데 또 한쪽으로의 입력에 접속되고 또한 상기 셀렉터 (102)는 셀렉터 제어 회로 (105, SELCON1)에 의해 2개의 입력중 어느 쪽의 입력 신호가 출력될지가 선택되는 것이다.

또한 본 발명의 동기 회로는 기준 클럭 (2,ERCLK2)와 상기 지연열 (103, DL1)을 구성하는 지연단으로부터의 출력군 가운데 적어도 1개를 입력으로 하는 위상 비교기 어레이 (106, PCA)을 갖고, 상기 기준 클럭 (2)와 상기 출력군으로부터의 입력간의 위상의 비교 결과를 이하에 기재하는 출력 신호 제어 회로 (107,OS-CON)에 출력한다.

또한 본 발명의 동기 회로는 외부 클럭 (ECLK)와 어느 일정한 시간 관계(기 준 클럭 (1)과 기준 클럭 (2)의 시간차이에 동일한 시간 관계)를 유지하도록 내부 클럭 (ICLK)를 동기 시키기 위해서 외부 클럭을 펄스 생성 분배 회로(PGDC2)에 입력하고 펄스로 변환하고 또한 펄스로 변환된 것을 3개의 생성 블럭 (115,116,117)에 각각 순서대로 분배하고(ECLK1, ECLK2, ECLK3), 상기 위상 비교 결과를 기본으로 각각의 블럭으로 분배된 펄스 신호가 지연되어 각각의 지연 신호(ICLK1, ICLK2, ICLK3)이 클럭 복원 회로(CRC3)에 입력되고 내부 클럭 (ICLK)로서 클럭이 복원되고 출력된다. 펄스 생성 분배 회로(PGDC2) 내부의 펄스 생성 회로는 외부 입력 클럭(ECLK)의 0과 1의 상태의 듀티비율을 변화시키는 것이다.

전형적으로는 외부 클럭(ECLK)가 듀티 50 %인 경우를 상정시킨 경우에, 이 듀티비율부터 작은 듀티비율(예를 들면10 %)로 변화시키는 것이다. 이것에 의해 원래 외부 클럭(ECLK)가 가지고 있던 1상태의 시간과 비교해 보다 짧은 시간의 1상태가 되도록 변화시킬 수가 있다.

이와 같이 하면, 지연 주회 블럭 (112)를 신호가 주회하는 경우에 1주의 시간부터 충분히 짧은 펄스를 생성하는 것이 가능해지고, 예를 들면 선행하는 신호의 활성 천이가 다시 같은 위치로 돌아오기까지, 그 위치의 신호를 활성 천이전의 레벨(즉 0)에 되돌려 두는 것이 가능해진다. 만약 활성 천이전의 레벨로 돌아가고 있지 않으면 모든 위치에 있어서의 신호 레벨이 1이 되어 신호의 전파가 이후 실시할 수가 없게 되어 버리는 것을 방지하는 것이다.

한편, 클럭 복원 회로(CRC3)는 외부 입력 클럭(ECLK)의 듀티 비율과 같은 듀티비율을 가지는 클럭을 복원하는 기능을 한다. 구체적으로 분배 펄스 (ECLK1)와 생성 블럭 (115)를 예를 들어 설명한다.

생성 블럭 (115)에 입력된 펄스(ECLK1)을 2개의 입력 가운데의 하나의 입력으로 하는 셀렉터 (108)과 셀렉터 (108)로부터 출력되는 신호를 입력으로 하는 지연열 (109, DL2)를 갖고 상기 지연열 (109)의 출력 (110)은, 상기 셀렉터 (108)의 2개의 입력 가운데 또 한쪽으로의 입력에 접속되고 또한 상기 셀렉터 (108)은 셀렉터 제어 회로 (111, SELCON2)에 의해 2개의 입력중 어느 쪽의 신호가 출력될지가 결정되는 것이다.

또한 출력 신호 제어 회로 (107,OS-CON)은 위상 비교기 어레이 (106, PCA)로부터의 위상 비교 결과를 의미하는 신호 (113)과 지연열 (103)의 소정의 위치로부터의 신호 (114)를 입력으로서 받는다.

또, 출력 신호 제어 회로 (107)은 외부 클럭으로부터 분배된 펄스 (ECLK1)이 지연열 (109)를 통과해 복수의 지점으로부터 출력된 신호 가운데의 적어도 1개를 선택해 이 선택된 신호를 출력한다.

또한 상기 지연열 (103) 및 지연열 (109)는, 복수의 지연단으로 구성되는 것이지만, 이 때, 본동기 회로로 이용하는 2개의 기준 클럭의 시간차이에 대해서 셀렉터 (102) 및 지연열 (103)을 신호가 통과하는 시간이 짧아지도록 지연열중의 지연단수는 결정되는 것이다.

그런데, 상기 구성의 동작에 대해서 상세를 설명하면 이하와 같이 된다.

즉, 셀렉터 (102) 및 지연열 (103)으로 구성되는 주회 지연 블럭 (101)을 여러 차례 통과시키고, 또한 셀렉터 (102) 및 지연열 (103)의 내부의 지연단을 일정 단수 통과시키는 것으로 기준 클럭 (1, ERCLK1)이 일정한 시간만 지연 한 신호가 생성된다. 다음에, 이 지연 한 신호와 기준 클럭 (2,ERCLK2)가, 위상 비교기 어레이 (106)의 내부에 존재하는 복수의 위상 비교기에 있어서 그 시간적 전후관계가 일제히 비교되어 각 위상 비교기가 일정한 조건을 채우는 것으로 동위상이라고 판단하면 이 동위상이 될 때의, 주회 지연 블럭 (101)의 신호 통과 주회수와 지연열 (103)으로부터의 출력의 위치(단수)에 관한 정보(이하, 목표 주회수와 목표단수라고 부른다)를 생성한다.

이것에 의해, 주회 지연 블럭 (101)을 여러 차례(즉 목표 주회수) 통과하고 또한 셀렉터 (102)와 지연열 내부의 일정한 지연단수(즉 목표단수)를 통과했을 때의 총계의 지연 시간이 2개의 기준 클럭간의 시간차이에 동일하게 할 수가 있다.

다음에, 이와 같이 해 결정된 주회 지연 블럭 (101)의 목표 주회수와 목표단수가 생성 블럭 (115, 116, 117)의 각각의 출력 신호 제어 회로 (107,OS-CON)에게 전할 수 있다. 생성 블럭 (115)에 있어서의 예를 설명하면 출력 신호 제어 회로 (107)은 외부 클럭으로부터 분배된 펄스(ECLK1)로부터의 신호가 주회 지연 블럭 (112)를 목표 주회수만큼 주회 한 후, 지연열 (109)에 있어서 목표단수만큼 통과했을 때, 그 지연열 (109)로부터의 출력이 내부 클럭 (ICLK)를 생성하기 위한 지연 신호(ICLK1)로서 출력되도록 제어를 실시한다.

클럭 복원 회로(CRC3)에서는 생성 블럭 (115, 116, 117)으로부터의 출력을 받아 내부 클럭 (ICLK)를 복원해 출력한다. 위상 비교기 어레이 (106)의 내부에는, 복수의 위상 비교기가 존재하고 각각의 위상 비교기는 지연열 (103)의 내부에 존재 하는 복수의 각각의 지연단으로부터의 출력과 기준 클럭 (2)의 신호의 천이 시각을 비교한다.

그리고, 양자가 가장 가까운 타이밍으로 천이하고 있도록 지연열 (103)으로부터의 출력단수를 목표단수로 하여 결정한다. 동시에, 출력 제어 회로 (107)은, 그 때까지의 주회 지연 블럭 (101)의 신호 통과 주회수를 계산해 이것을 목표 주회 수로 하여 출력 내지 기억한다.

도 16은, 본 발명에 의한 다른 위상 동기 회로의 기본적인 구성을 나타낸 것이다. 즉, 여기에서는, 도 15에 있어서의 위상 비교기 어레이 (106, PCA) 대신에 하나의 위상 비교기 (501, PC)을 가진다.

그리고, 주회 지연 블럭 (101)로부터의 복수의 지연 출력으로부터 1개를 선택하기 위한 셀렉터 (1601, SEL5)을 가진다. 셀렉터 (1601)이 상기 복수의 지연 출력으로부터 어느 출력을 선택할지는 제어 회로 (503, RS-CON)에 의해 제어된다.

위상 비교기 (501)은, 기준 클럭 (2)에 대해서, 상기 복수의 지연 출력으로부터 선택된 신호의 위상이 진행되고 있는지 그렇지 않으면 늦고 있는지를 나타내는 신호(진행되고 있으면 DN신호, 늦고 있으면 UP신호)와 위상의 일치(LOCK 신호)를 출력하는 것이다.

위상 비교기는 1개밖에 존재하지 않기 때문에 목표 주회수와 목표단수의 값은 순차적으로 조작된다. 위상 비교기에 의해 위상의 일치가 검출되면 그 때까지 기준 클럭 (1)이 주회 지연 블럭 (101)을 몇회 주회 했는지를 지연열 (103)의 소정의 위치로부터의 신호 (504)를 이용해 계측 한 결과인 목표 주회수 및 위상 일치했 을 때의 목표단수가 출력 제어 회로 (107)에 통지된다.

그러나, 이러한 조작은 동기 완료까지 기준 클럭 (1)에 있어서의 많은 사이클을 필요로 하기 때문에, 그 시간이 길어져 버려 종래 기술 같은 문제가 존재한다. 그 때문에 본 발명에서는 제어 회로 (503)은 그 내부에 목표단수의 제어를 1씩 증감시키는 것이 아니라 가변적으로 증감시키는 가변단수제어 회로 (505)를 가진다. 이 가변단수제어 회로 (505)는 상기 실시예로 나타낸 것이다.

도 17a는, 도 15 및 도 16으로 나타낸 펄스 생성 분배 회로(PGDC2) 내부의 펄스 생성 회로의 실시예를 나타낸 것이다. 입력 신호 (1701)은 지연단 (1702,DL)에 의해 지연되어 그 출력 (1703)과 입력 (1701)의 EXOR 논리가 EXOR 소자 (1704)에 의해 생성되어 출력 (1705)가 된다.

그런데, 본 회로의 동작은 아래와 같이 된다.

즉, 입력 (1701)이 최초 0일 때 1703은 0의 상태이기 때문에 출력은 0이 되고 있다. 다음에 입력 (1701)이 1에 천이하면 EXOR 논리의 출력 (1705)는 2개의 입력이 0과 1이기 때문에 1이 된다. 그러나, 지연단만 시간이 경과하면 1703은 1에 천이하기 때문에 EXOR 논리는 0이 되어 이것이 출력된다.

즉, 출력이 1인 시간은 지연단의 신호 통과시간이 되고 펄스가 생성되는 것을 알 수 있다. 또한 상기 지연단은 어떠한 지연 소자라도 좋은 것은 말할 필요도 없다. 도 17b는 지연단을 CMOS 인버터로 구성한 예이다.

도 17c는 도 15 및 도 16으로 나타낸 클럭 복원 회로(CRC3)의 실시예를 나타낸 것이다.

3개의 입력 펄스 신호 (1714와 1715와 1716)의 OR논리가 OR소자 (1717)에 의해 생성되어 출력 (1718)이 된다. 이 생성 신호 (1718)이 플립 플롭 (1719)의 클럭 입력에 입력되어 이 플립 플롭 (1719)에 의해 분주되어 출력 (1720)이 된다. 그런데, 본 회로의 동작은 아래와 같이 된다. 즉, 입력 (1721)이 최초 1로, 어느 시간만 경과하여 0에 천이했을 때 플립 플롭 (1719)의 출력, 즉 출력 (1720)은 0에 리셋트된다.

또, 플립 플롭 (1719)의 출력에는 CMOS 인버터 (1722)가 접속되고 있어 그 출력이 플립 플롭 (1719)의 데이터 입력이 된다. 즉, 출력 (1720)이 0에 리셋트되었을 때, 플립 플롭의 데이터 입력에는 CMOS 인버터 (1722)에 의해 1이 입력되게 된다.

입력 펄스 신호 (1714, 1715, 1716)이 최초 0일 때, 출력 (1718)은 0이고, 플립 플롭의 출력은 변화하지 않는다. 어느 시점 이 3개의 입력 펄스 신호 (1714, 1715, 1716)중 한쪽이 1로 천이하면, OR논리의 값이 0에서 1로 천이 해, 이것이 출력된다.

이 때, 플립 플롭 (1719)의 출력이 0이고 데이터 입력에 1이 입력되고 있는 경우, 출력의 값 (1720)이 0에서 1로 천이 해, 값을 보지한다. CMOS 인버터 (1722)는 1에서 0에 천이 하고, 플립 플롭 (1719)의 데이터 입력에는 0이 입력된다.

다음에, OR논리의 출력 (1718)이 0의 상태일 때, 3개의 입력 펄스 신호 (1714, 1715, 1716)중 한쪽이 1로 천이하면 OR논리의 값이 0에서 1로 천이 하고 이것이 플립 플롭 (1719)의 클럭 입력에 입력되고 출력 (1720)의 값은 1에서 0으로 천이 해 값을 보지한다.

즉, 플립 플롭 (1719)의 클럭 입력에 입력되는 값이 0에서 1로 천이 했을 때, 플립 플롭 (1719)의 출력 (1720)의 값이 0에서 1, 내지는 1에서 0에 천이 한다. 즉, 입력 펄스로부터 클럭이 복원되는 것을 알 수 있다.

도 17d는, 도 15 및 도 16으로 나타낸 펄스 생성 분배 회로(PGDC2) 내부의 신호 분배 회로의 실시예를 나타낸 것이다.

입력 신호 (1722)는, CMOS 인버터 (1723) 및 AND 소자 (1727, 1728, 1729)의 한쪽측의 입력에 접속되고 있다. CMOS 인버터 (1723)에 의해 반전된 입력 신호는, 플립 플롭의 클럭 입력에 입력된다.

플립 플롭은, 클럭 입력의 값이 0에서 1로 천이 했을 때, 출력의 값이 갱신된다. 입력 신호 (1722)가 1에서 0에 천이 했을 때, CMOS 인버터 (1723)의 출력, 즉 플립 플롭 (1724 및 1725)의 클럭 입력은 0에서 1로 천이 한다.

이 때, 플립 플롭 (1724 및 1725)의 출력의 값이 갱신된다. 플립 플롭 (1724)의 출력은, 플립 플롭 (1725)의 데이터 입력과 NOR 소자 (1726)의 한쪽측의 입력 및 AND 소자 (1728)의 다른쪽의 입력에 접속되고 있다.

플립 플롭 (1725)의 출력은, NOR 소자 (1726)의 다른쪽의 입력 및 AND 소자 (1729)의 다른쪽의 입력에 접속되고 있다. NOR 소자 (1726)의 출력은, 플립 플롭 (1724)의 데이터 입력 및 AND 소자 (1727)의 다른쪽의 입력에 접속되고 있다.

외부로부터 입력되는 리셋트 신호등의 입력 (1730)의 값이 1에서 0에 천이 했을 때, 플립 플롭 (1724 및 1725)의 출력의 값은 0이 된다. 이 때, NOR 소자 (1726)의 2개의 입력에는 0이 입력되고 있기 때문에, 출력의 값은 1이 되어, 플립 플롭 (1724)의 데이터 입력에는 1이 입력된다. 이 1의 값이, 입력 (1722)의 값이 1에서 0에 천이 할 때마다, 플립 플롭 (1724)의 출력, 플립 플롭 (1725)의 출력으로 차례대로 옮겨, AND 소자 (1727, 1728 및 1729)가 그것에 대응해 입력 (1722)를 출력 할 수 있는 상태가 된다.

본 회로의 동작은 아래와 같이 된다.

즉, 입력 (1730)이 최초 1로, 어느 시간만 지나 0에 천이 했을 때, 플립 플롭 (1724) 및 플립 플롭 (1725)의 출력의 값은 0에 리셋트된다. 이것에 의해, NOR 소자 (1726)의 출력의 값은 1이 되고, 플립 플롭 (1724)의 데이터 입력과 AND 소자 (1727)의 한쪽측의 입력에는 1의 값이 입력된다.

또, AND 소자 (1728 및 1729)의 한쪽측의 입력에는 0이 입력되고 있기 때문에, AND 소자 (1728 및 1729)의 다른쪽의 입력에 접속되고 있는 입력 (1722)는 출력 할 수 없는 상태가 되고 있다. 한편, AND 소자 (1727)의 한쪽측의 입력에는 1이 입력되고 있고 다른쪽에 접속되고 있는 입력 (1722)를 출력 할 수 있는 상태가 되어 있다. 즉, 입력 (1722)는 접속되고 있는 3개의 AND 소자중에서 AND 소자 (1727)만을 통과해 출력된다.

다음에, 입력 (1722)의 값이 1에서 0에 천이 했을 때, 플립 플롭 (1724)의 데이터 입력에 입력되고 있는 1의 값이 출력되고 플립 플롭 (1725)의 데이터 입력과 NOR 소자 (1726)의 한쪽측의 입력 및 AND 소자 (1728)의 한쪽측의 입력에 입력된다.

한편 플립 플롭 (1725)의 데이터 입력에는 0이 입력되어 있기 때문에, 출력의 값은 0인 채 바뀌지 않는다. 이것에 의해, AND 소자 (1728)은 입력 (1722)를 출력할 수 있는 상태가 된다. 또 NOR 소자 (1726)의 출력의 값은 0이 되고, 이 값이 플립 플롭 (1724)의 데이터 입력과 AND 소자 (1727)의 한쪽측의 입력에 입력된다.

즉, 입력 (1722)는 접속되고 있는 3개의 AND 소자중에서 AND 소자 (1728)만을 통과해 출력된다. 다음에, 입력 (1722)의 값이 1에서 0에 천이 했을 때, 플립 플롭 (1724)의 데이터 입력에 입력되고 있는 0의 값이 출력되고 플립 플롭 (1725)의 데이터 입력과 NOR 소자 (1726)의 한쪽측의 입력 및 AND 소자 (1728)의 한쪽측의 입력에 입력된다. 한편, 플립 플롭 (1725)의 데이터 입력에는 1이 입력되고 있었기 때문에 출력에는 1의 값이 출력되고 이 값이 NOR 소자 (1726)의 다른쪽의 입력 및 AND 소자 (1729)의 한쪽측의 입력에 입력된다.

이것에 의해, AND 소자 (1729)는 입력 (1722)를 출력 할 수 있는 상태가 된다. 또 NOR 소자 (1726)의 출력의 값은 0인 채 바뀌지 않는다. 즉, 입력 (1722)는 접속되고 있는 3개의 AND 소자중에서 AND 소자 (1729)만을 통과해 출력된다.

다음에, 입력 (1722)의 값이 1에서 0에 천이 했을 때, 플립 플롭 (1724)의 데이터 입력에 입력되고 있는 0의 값이 출력되고 플립 플롭 (1725)의 데이터 입력과 NOR 소자 (1726)의 한쪽측의 입력 및 AND 소자 (1728)의 한쪽측의 입력에 입력된다.

한편, 플립 플롭 (1725)의 데이터 입력에도 0이 입력되고 있었기 때문에, 출력에는 0의 값이 출력되고 이 값이 NOR 소자 (1726)의 다른쪽의 입력 및 AND 소자 (1729)의 한쪽측의 입력에 입력된다.

이것에 의해, NOR 소자 (1726)의 출력은 1이 되고, AND 소자 (1727)은 입력 (1722)를 출력 할 수 있는 상태가 된다. 즉, 입력 (1722)는 접속되고 있는 3개의 AND 소자중에서 AND 소자 (1727)만을 통과해 출력된다. 이와 같이, 입력 (1722)에 따라서, 이 일련의 동작이 반복되고 입력 (1722)가 3개의 출력 순서대로 분배된다.

도 18은, 도 15에 나타낸 본 발명의 위상 동기 회로의 타이밍도이고, 기준 클럭 (1, ERCLK1)과 기준 클럭 (2,ERCLK2)의 시간차이가 클럭의 1 주기 T의 4분의 3만 어긋나고 있는 것으로 가정한다. 위상 비교기 어레이 (106, PCA)는 기준 클럭 (2,ERCLK2)의 타이밍에 신호 (113)을 생성 블럭 (115, 116 및 117)에 출력하고, 5단이라고 하는 결과가 나와, 이것이 목표단수가 된다. 이 때(ERCLK2가 입력되었을 때)까지의 주회수는 신호 (114)로 세고 있고 이 주회수가 목표 주회수가 된다.

지금, 주회수는 5주가 되고 있다. 각각의 생성 블럭 (115, 116 및 117) 내부의 출력 신호 제어 회로 (107,OS-CON)은, 신호 (113)과 신호 (114)에 의해, 목표단수가 5단, 목표 주회수가 5주라고 하는 결과를 전할수 있다.

이 결과를 기본으로 외부 클럭 (ECLK)가 펄스 생성 분배 회로(PGDC2)에 의해 생성된 (ECLK1, ECLK2 및 ECLK3)의 신호가 각각의 생성 블럭 내부의 주회 지연 블럭 (112)를 목표 주회수의 5주만 주회 한 후, 6주째에 지연열 (109)에 있어서 목표단수의 5단만 통과했을 때, 그 지연열 (109)로부터의 출력을 출력 신호 제어 회로 (107,OS-CON)이 받아 (ECLK1, ECLK2 및 ECLK3)의 지연 신호 (ICLK1, ICLK2 및 ICLK3)이 출력된다. 이들 3개의 출력 (ICLK1, ICLK2 및 ICLK3)이 클럭 복원 회 로(CRC3)에 입력되어 클럭이 복원되는 결과 외부 클럭 (ECLK)와 1 주기 T의 4분의 3의 시간차이를 가지는 내부 클럭 (ICLK)로서 출력된다.

도 19에, 도 15에 나타낸 위상 동기 회로의 지연열의 레이아웃예를 나타낸다. 도 19a에는 지연열을 구성하는 셀 배치를 나타내고 도 19b에 그들에 전원을 공급하는 전원선의 배치를 나타내고 있다. 셀 지연열 (DL11)이 도 15의 지연열 (103)에, 지연열 (DL21~23)이 각각 생성 블럭 (115~117)의 지연열 (109)에 상당한다. 지연열 (DL)은 지연 소자 (DE)로 구성된다. 도에서는 셀 이미지로 표시하고 있다. 예를 들어, 지연 소자 (DE)는 복수의 NAND 회로의 셀로 구성할 수가 있다. 지연열 (DL11)은 복수의 지연 소자 (DE1~6)으로 구성되어 도에서는 표시되지 않지만 지연 소자의 신호는 차례차례 후단의 지연 소자에 수수된다. 즉, 지연 소자 (DE1)의 출력은 지연 소자 (DE2)에 입력되고 지연 소자 (DE2)의 출력은 지연 소자 (DE3)에 입력되도록 구성되어 지연 신호가 생성된다. 이 구성은 지연열 (DL21~23)에서도 동일하다. 또, 지연열 (DL21~23)에 인접해 레지스터 회로 (R)이 설치된다. 레지스터 회로 (R)은, 동기 한 지연단을 지시하고, 그곳으로부터 동기 한 지연 신호가 꺼내진다. 또한 도 19는 지연열에 관련하는 부분의 레이아웃을 중심으로 나타내고 있어 이 주위나 지연열 (DL11)와 지연열 (DL2)1의 사이에는 제어 회로등이 배치된다.

또, 도 19b에서는 전원선 (VDD)를 실선으로, 전원선 (VSS)를 파선으로 나타내고 있다. 전원선은 메쉬 형상으로 배치되어 X방향으로 연장하는 것이 제1층 배선, Y방향으로 연장하는 것이 전원을 강화하기 위한 제 2층 배선이다.

이와 같이, 지연열 (DL11, DL21~DL23)은 각 지연 소자 (DE)를 X방향으로 가 지런히 해 배치하는 것이 바람직하다. 이것은 각 지연 소자의 지연량은 지연 소자간의 배선 용량에 영향을 받기 때문에 있다. 각 지연 소자의 지연량을 동일하게 하기 위해서는, 지연 소자간을 접속하는 배선장(전기장)을 동일하게 하는 것이 바람직하다. 그 때문에, 각 지연 소자의 X방향의 위치를 가지런히 해 배치한다. 또한 도 19의 레이아웃에서는 각 지연 소자에 대한 전원을 강화하기 위해, 지연 소자간에 제2층 배선이 배치되고 있다. 이것에 의해, 지연열이 동작했을 때의 전원 드롭의 영향을 최소한에 그칠 수가 있다. 또한 도 19의 예는 모든 지연 소자간에 제2층 배선을 배치한 예를 나타내고 있지만, 예를 들어, 복수의 지연 소자 마다 배치해도 괜찮다. 이 경우, 지연 소자간의 배치를 압축할 수가 있는 것이지만, 그 경우에서도 지연 소자의 지연량을 변경하지 않도록 지연 소자간의 배선길이를 동일하게 하도록 배선을 레이아웃 할 필요가 있다.

이상, 본 발명자에 의해 된 발명을 실시의 형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시의 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.

본 발명은, 마이크로 프로세서나 신호 처리 프로세서등의 각종 반도체 집적회로 장치 및 휘발성/불휘발성 메모리등의 각종 메모리 또는 카드 등에 이용되는 위상 동기 회로의 저소비 전력화에 소형화 기술에 적절하고 있다.

Claims (16)

1. 제1 지연열과,

   제1 기준 클럭 및 상기 제1 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 상기 제1 지연열에 입력하는 제1 셀렉터와,

   상기 제1 지연열에 포함되는 각 지연단과 제2 기준 클럭의 위상 비교를 실시하는 복수의 위상 비교기와,

   제2 지연열과,

   외부 클럭 및 상기 제2 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 상기 제2 지연열에 입력하는 제2 셀렉터와,

   상기 제2 지연열의 각 지연단으로부터 출력되는 출력을 내부 클럭으로서 선택적으로 출력하는 출력 제어 회로를 갖고,

   상기 출력 제어 회로는, 상기 제1 기준 클럭의 상기 제1 지연열에 의한 지연 신호가 상기 제2 기준 클럭과 동기 하는데 필요로 하는 상기 제1 지연열의 주회수 및 지연단수를 파악하고, 상기 외부 클럭의 신호가 상기 파악한 주회수와 지연단수만큼 상기 제2 지연열을 통과한 후 출력되는 지연 신호를 상기 내부 클럭으로서 출력하는 것을 특징으로 하는 위상 동기 회로.
2. 청구항 1 기재의 위상 동기 회로에 있어서,

   상기 제1 기준 클럭의 듀티비를 바꾸어 상기 제2 셀렉터에 입력하는 펄스 발 생 회로와,

   상기 출력 제어 회로의 출력의 듀티비를 바꾸어 상기 내부 클럭으로서 출력하는 클럭 복원 회로와,

   상기 외부 클럭을 소정 시간 지연시켜 상기 제1 셀렉터에 입력하는 지연 회로를 갖고,

   상기 지연 회로에 의한 지연 시간은 상기 펄스 발생 회로 및 상기 클럭 복원 회로에 의한 지연 시간에 상당하는 것을 특징으로 하는 위상 동기 회로.
3. 청구항 1 기재의 위상 동기 회로에 있어서,

   상기 제1 지연열 및 상기 제2 지연열에 포함되는 각 지연단의 지연 시간은, 상기 위상 동기 회로가 허용하는 가장 높은 주파수에 대응한 정밀도로 설정되는 것을 특징으로 하는 위상 동기 회로.
4. 청구항 1 기재의 위상 동기 회로에 있어서,

   상기 제1 기준 클럭 및 상기 제2 기준 클럭이 동일한 것을 특징으로 하는 위상 동기 회로.
5. 제1 지연열과,

   제1 기준 클럭 및 상기 제1 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 상기 제1 지연열에 입력하는 제1 셀렉터와,

   상기 제1 기준 클럭의 상기 제1 지연열에 의한 지연 신호와 제2 기준 클럭과 위상 비교를 실시하는 위상 비교기와,

   상기 위상 비교기에 입력하는 상기 지연 신호의 지연량을 제어하는 지연 제어 회로와,

   제2 지연열과,

   외부 클럭 및 상기 제2 지연열의 출력의 어느쪽이든 한쪽을 선택적으로 상기 제2 지연열에 입력하는 제2 셀렉터와,

   상기 제2 지연열의 각 지연단으로부터 출력되는 출력을 내부 클럭으로서 선택적으로 출력하는 출력 제어 회로를 갖고,

   상기 출력 제어 회로는, 상기 제1 기준 클럭의 상기 제1 지연열에 의한 지연 신호가 상기 제2 기준 클럭과 동기 하는데 필요로 하는 상기 제1 지연열의 주회수 및 지연단수를 파악하고, 상기 외부 클럭의 신호가 상기 파악한 주회수와 지연단수만큼 상기 제2 지연열을 통과한 후 출력되는 지연 신호를 상기 내부 클럭으로서 출력하고,

   상기 지연 제어 회로는 상기 위상 비교기에 입력하는 지연 신호의 지연량을 가변으로 제어하는 것을 특징으로 하는 위상 동기 회로.
6. 청구항 5 기재의 위상 동기 회로에 있어서,

   상기 제1 기준 클럭의 듀티비를 바꾸어 상기 제2 셀렉터에 입력하는 펄스 발생 회로와,

   상기 출력 제어 회로의 출력의 듀티비를 바꾸어 상기 내부 클럭으로서 출력 하는 클럭 복원 회로와,

   상기 외부 클럭을 소정 시간 지연시켜 상기 제1 셀렉터에 입력하는 지연 회로를 갖고, ·

   상기 지연 회로에 의한 지연 시간은 상기 펄스 발생 회로 및 상기 클럭 복원 회로에 의한 지연 시간에 상당하는 것을 특징으로 하는 위상 동기 회로.
7. 청구항 5의 위상 동기 회로에 있어서,

   상기 제1 지연열 및 상기 제2 지연열에 포함되는 각 지연단의 지연 시간은, 상기 위상 동기 회로가 허용하는 가장 높은 주파수에 대응한 정밀도로 설정되는 것을 특징으로 하는 위상 동기 회로.
8. 청구항 5의 위상 동기 회로에 있어서,

   상기 제1 기준 클럭 및 상기 제2 기준 클럭이 동일한 것을 특징으로 하는 위상 동기 회로.
9. 제1, 제2 및 제3의 셀렉터와 제1, 제2 및 제3의 지연열과 제1, 제2 및 제3의 셀렉터 제어 회로와 분배 회로와 합성 회로와 위상 비교기 어레이와 제1 및 제2의 출력 제어 회로에 의해 구성되는 위상 동기 회로로서,

   상기 제1의 셀렉터는, 2개의 입력의 한쪽으로 제1의 기준 클럭이 입력되고 또 한쪽으로의 입력에는 상기 제1의 지연열의 출력이 접속되어 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제1의 셀렉터 제어 회로에 의해 선택되고,

   상기 제1의 지연열은 입력에는 상기 제1의 셀렉터의 출력이 접속되고 출력으로 상기 제1의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

   상기 위상 비교기 어레이는, 제2의 기준 클럭과 상기 제1의 지연열을 구성하는 지연단으로부터의 출력군을 입력으로 하고, 2개의 입력 사이의 위상의 비교 결과를 상기 출력 신호 제어 회로로 출력하고,

   상기 분배 회로는,

   외부 클럭을 제2 셀렉터 및 제3 셀렉터에 분배해 출력하고,

   상기 제2의 셀렉터는 2개의 입력의 한쪽으로 분배된 외부 클럭의 한쪽이 입력되고 또 한쪽으로의 입력에는 상기 제2의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제2의 셀렉터 제어 회로에 의해 선택되고,

   상기 제 2 지연열은, 입력에는 상기 제2의 셀렉터의 출력이 접속되고 출력에 상기 제2의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

   상기 제1의 출력 신호 제어 회로는,

   상기 위상 비교기 어레이로부터의 비교 결과를 이용하여, 상기 제2의 지연열로부터의 출력 가운데의 적어도 1개를 선택하고, 선택된 신호를 분배된 외부 클럭이 상기 제2의 셀렉터 및 상기 제2의 지연열을 여러 차례 주회 한 후에 출력하고,

   상기 제3의 셀렉터는, 2개의 입력의 한쪽으로 분배된 외부 클럭의 다른쪽이 입력되고, 또 한쪽으로의 입력에는 상기 제3의 지연열의 출력이 접속되어 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제3의 셀렉터 제어 회로에 의해 선택되고,

   상기 제3의 지연열은, 입력에는 상기 제3의 셀렉터의 출력이 접속되고 출력에 상기 제3의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

   상기 제2의 출력 신호 제어 회로는,

   상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제3의 지연열로부터의 출력 가운데 적어도 1개를 선택하고, 이 선택된 신호를 분배된 외부 클럭이 상기 제3의 셀렉터 및 상기 제3의 지연열을 여러 차례 주회 한 후에 출력하고,

   상기 합성 회로는,

   각각의 출력을 합성하고 출력하는 것을 특징으로 하는 위상 동기 회로.
10. 청구항 9 기재의 위상 동기 회로에 있어서,

    제1의 기준 클럭과 제2의 기준 클럭과 외부 클럭이 모두 동일한 것을 특징으로 하는 위상 동기 회로.
11. 제1, 제2, 제3 및 제4의 셀렉터와 제1, 제2 및 제3의 지연열과 제1, 제2, 제3 및 제4의 셀렉터 제어 회로와 분배 회로와 합성 회로와 위상 비교기와 단수제어 회로와 출력 제어 회로에 의해 구성되는 위상 동기 회로로서,

    상기 제1의 셀렉터는, 2개의 입력의 한쪽으로 제1의 기준 클럭이 입력되고 또 한쪽으로의 입력에는 상기 제1의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제1의 셀렉터 제어 회로에 의해 선택되고,

    상기 제1의 지연열은, 입력에는 상기 제1의 셀렉터의 출력이 접속되고 출력에 상기 제1의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 제4의 셀렉터는 상기 단수제어 회로로부터의 신호에 따라 상기 제1의 지연열로부터의 복수의 출력중 1개를 선택해 이것을 상기 위상 비교기에 출력하고,

    상기 위상 비교기는,

    제2의 기준 클럭과 상기 제1의 지연열을 구성하는 지연단으로부터의 출력군을 입력으로 해, 이들 2개의 입력간의 위상의 비교 결과를, 상기 출력 신호 제어 회로로 출력하고,

    상기 단수제어 회로는,

    상기 위상 비교기로부터의 비교 결과에 근거하고, 상기 제4의 셀렉터의 복수의 출력 가운데 1개를 변화시킬 때에, 선택단수의 위치에 관하여 어느 사이클에서 의 선택단수위치와 상기 사이클에 이어서 다음 사이클에 있어서의 선택단수위치와의 차만큼 가변이 되도록 제어하는 기구를 갖고,

    상기 분배 회로는,

    외부 클럭을 제2 셀렉터 및 제3 셀렉터에 분배해 출력하고,

    상기 제2의 셀렉터는 2개의 입력의 한쪽으로 분배된 외부 클럭의 한쪽이 입력되고 또 한쪽으로의 입력에는 상기 제2의 지연열의 출력이 접속되어 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제2의 셀렉터 제어 회로에 의해 선택되고,

    상기 제2의 지연열은, 입력에는 상기 제2의 셀렉터의 출력이 접속되고 출력에 상기 제2의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제2의 지연열로부터의 출력 가운데의 적어도 1개를 선택하고 선택된 신호를 분배된 외부 클럭이 상기 제2의 셀렉터 및 상기 제2의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 제3의 셀렉터는, 2개의 입력의 한쪽으로 분배된 외부 클럭의 다른쪽이 입력되고 또 한쪽으로의 입력에는 상기 제3의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제3의 셀렉터 제어 회로에 의해 선택되고,

    상기 제3의 지연열은, 입력에는 상기 제3의 셀렉터의 출력이 접속되고 출력에 상기 제3의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제3의 지연열로부터의 출력 가운데의 적어도 1개를 선택해, 선택된 신호를 분배된 외부 클럭이 상기 제3의 셀렉터 및 상기 제3의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 합성 회로는,

    각각의 출력을 합성해 출력하는 것을 특징으로 하는 위상 동기 회로.
12. 청구항 11 기재의 위상 동기 회로에 있어서,

    제1의 기준 클럭과 제2의 기준 클럭과 외부 클럭이 모두 동일한 것을 특징으로 하는 위상 동기 회로.
13. 제1, 제2, 제3 및 제4의 셀렉터와 제1, 제2, 제3 및 제4의 지연열과 제1, 제2, 제3 및 제4의 셀렉터 제어 회로와 분배 회로와 합성 회로와 위상 비교기 어레이와 제1, 제2 및 제3의 출력 제어 회로에 의해 구성되는 위상 동기 회로로서,

    상기 제1의 셀렉터는, 2개의 입력의 한쪽으로 제1의 기준 클럭이 입력되고, 또 한쪽으로의 입력에는 상기 제1의 지연열의 출력이 접속되고, 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제1의 셀렉터 제어 회로에 의해 선택되고,

    상기 제1의 지연열은 입력에는 상기 제1의 셀렉터의 출력이 접속되고 출력에 상기 제1의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 위상 비교기 어레이는,

    제2의 기준 클럭과 상기 제1의 지연열을 구성하는 지연단으로부터의 출력군을 입력으로 하고, 이들 2개의 입력간의 위상의 비교 결과를, 상기 출력 신호 제어 회로로 출력하고,

    상기 분배 회로는,

    외부 클럭을 상기 제2 셀렉터, 상기 제3 셀렉터 및 상기 제4 셀렉터에 분배해 출력하고,

    상기 제2의 셀렉터는, 2개의 입력의 한쪽으로 분배된 외부 클럭의 한쪽 입력되고 또 한쪽으로의 입력에는 상기 제2의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제2의 셀렉터 제어 회로에 의해 선택되고,

    상기 제2의 지연열은 입력에는 상기 제2의 셀렉터의 출력이 접속되고 출력에 상기 제2의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 제1의 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제2의 지연열로부터의 출력 가운데의 적어도 1개를 선택해, 선택된 신호를 분배된 외부 클럭이 상기 제2의 셀렉터 및 상기 제2의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 제3의 셀렉터는, 2개의 입력의 한쪽으로 분배된 외부클럭의 한쪽이 입력되고, 또 한쪽으로의 입력에는 상기 제 3 지연열의 출력이 접속되고, 2개의 입력 중 어느쪽의 신호가 출력될지가 상기 제 3의 셀렉터 제어회로에 의해 선택되고,

    상기 제3의 지연열은, 입력에는 상기 제3의 셀렉터의 출력이 접속되고 출력에 상기 제3의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 제2의 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제3의 지연열로부터의 출력 가운데의 적어도 1개를 선택해, 선택된 신호를 분배된 외부 클럭이 상기 제3의 셀렉터 및 상기 제3의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 제4의 셀렉터는, 2개의 입력의 한쪽으로 분배된 외부 클럭의 다른쪽이 입력되고 또 한쪽으로의 입력에는 상기 제4의 지연열의 출력이 접속되어 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제4의 셀렉터 제어 회로에 의해 선택되고,

    상기 제4의 지연열은, 입력에는 상기 제4의 셀렉터의 출력이 접속되고 출력에 상기 제4의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 제3의 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제4의 지연열로 부터의 출력 가운데의 적어도 1개를 선택해, 선택된 신호를 분배된 외부 클럭이 상기 제4의 셀렉터 및 상기 제4의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 합성 회로는,

    각각의 출력을 합성해 출력하는 것을 특징으로 하는 위상 동기 회로.
14. 청구항 13 기재의 위상 동기 회로에 있어서,

    제1의 기준 클럭과 제2의 기준 클럭과 외부 클럭이 모두 동일한 것을 특징으로 하는 위상 동기 회로.
15. 제1, 제2, 제3, 제4 및 제5의 셀렉터와 제1, 제2, 제3 및 제4의 지연열과 제1, 제2, 제3, 제4 및 제5의 셀렉터 제어 회로와 분배 회로와 합성 회로와 위상 비교기와 단수제어 회로와 출력 제어 회로에 의해 구성되는 위상 동기 회로로서,

    상기 제1의 셀렉터는, 2개의 입력의 한쪽으로 제1의 기준 클럭이 입력되고 또 한쪽으로의 입력에는 상기 제1의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제1의 셀렉터 제어 회로에 의해 선택되고,

    상기 제1의 지연열은, 입력에는 상기 제1의 셀렉터의 출력이 접속되고 출력에 상기 제1의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 제5의 셀렉터는,

    상기 단수제어 회로로부터의 신호에 따라 상기 제1의 지연열로부터의 복수의 출력중 1개를 선택해 이것을 상기 위상 비교기에 출력하고,

    상기 위상 비교기는,

    제2의 기준 클럭과 상기 제1의 지연열을 구성하는 지연단으로부터의 출력군을 입력으로 하고, 이들 2개의 입력간의 위상의 비교 결과를 상기 출력 신호 제어 회로에 출력하고,

    상기 단수제어 회로는,

    상기 위상 비교기로부터의 비교 결과에 근거해, 상기 제5의 셀렉터의 복수의 출력 가운데의 1개를 변화시킬 때에 선택단수의 위치에 관하여, 어느 사이클에서의 선택단수위치와 상기 사이클에 이어서 다음 사이클에 있어서의 선택단수위치와의 차만큼 가변이 되도록 제어하는 기구를 갖고,

    상기 분배 회로는 외부 클럭을 상기 제2 셀렉터, 상기 제3 셀렉터 및 상기 제4 셀렉터에 분배해 출력하고,

    상기 제2의 셀렉터는, 2개의 입력의 한쪽으로 분배된 외부 클럭의 한쪽이 입력되고 또 한쪽으로의 입력에는 상기 제2의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제2의 셀렉터 제어 회로에 의해 선택되고,

    상기 제2의 지연열은, 입력에는 상기 제2의 셀렉터의 출력이 접속되고 출력에 상기 제2의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제2의 지연열로부터의 출력 가운데의 적어도 1개를 선택해, 선택된 신호를 분배된 외부 클럭이 상기 제2의 셀렉터 및 상기 제2의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 제3의 셀렉터는 2개의 입력의 한쪽으로 분배된 외부 클럭의 한쪽이 입력되고 또 한쪽으로의 입력에는 상기 제3의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제3의 셀렉터 제어 회로에 의해 선택되고,

    상기 제3의 지연열은 입력에는 상기 제3의 셀렉터의 출력이 접속되고 출력에 상기 제3의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제3의 지연열로부터의 출력 가운데의 적어도 1개를 선택해, 선택된 신호를 분배된 외부 클럭이 상기 제3의 셀렉터 및 상기 제3의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 제4의 셀렉터는 2개의 입력의 한쪽으로 분배된 외부 클럭의 다른쪽이 입력되고 또 한쪽으로의 입력에는 상기 제4의 지연열의 출력이 접속되고 2개의 입력중 어느 쪽의 신호가 출력될지가 상기 제4의 셀렉터 제어 회로에 의해 선택되고,

    상기 제4의 지연열은 입력에는 상기 제4의 셀렉터의 출력이 접속되고 출력에 상기 제4의 셀렉터의 2개의 입력 중 한쪽으로 입력이 접속되고,

    상기 출력 신호 제어 회로는,

    상기 위상 비교기 어레이로부터의 비교 결과를 이용해, 상기 제4의 지연열로부터의 출력 가운데의 적어도 1개를 선택해 선택된 신호를 분배된 외부 클럭이 상기 제4의 셀렉터 및 상기 제4의 지연열을 여러 차례 주회 한 후에 출력하고,

    상기 합성 회로는,

    각각의 출력을 합성해, 출력하는 것을 특징으로 하는 위상 동기 회로.
16. 청구항 15 기재의 위상 동기 회로에 있어서,

    제1의 기준 클럭과 제2의 기준 클럭과 외부 클럭이 모두 동일한 것을 특징으로 하는 위상 동기 회로.

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