TWI617137B - Semiconductor device - Google Patents

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Mitsuhiro Deguchi
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Abstract

設於半導體裝置(1)中的介面電路(5)，根據時脈信號(CK)對外部記憶裝置(2)供給動作時脈，並從外部記憶裝置(2)接收資料信號(DQ)及閃控信號(DQS)。介面電路(5)，包含使接收的閃控信號(DQS)延遲的延遲電路(25)。延遲電路(25)，包含第1調整電路(26)，及與第1調整電路(26)串聯連接的第2調整電路(27)。第1調整電路(26)，可對該閃控信號(DQS)的延遲量進行對應該時脈信號(CK)的設定頻率之複數階段的調整。第2調整電路(27)，可以比第1調整電路(26)更細的精度調整閃控信號(DQS)的延遲量。

Description

半導體裝置
本發明係關於一種具備與記憶裝置之間進行資料的輸入/輸出之介面電路的半導體裝置，特別是關於一種與雙倍資料速率(DDR：Double data rate)之同步記憶體(Synchronous Memory)之間進行資料的輸入/輸出的半導體裝置。
做為以雙倍資料速率進行資料的輸入/輸出之同步記憶體者，例如DDR-SDRAM(Synchronous Dynamic Random Access Memory)為眾所周知。DDR-SDRAM為了進行時脈同步方式的高速通信，而輸出資料信號及與其同步的閃控信號。DDR-SDRAM輸出的資料信號之邊緣與閃控信號之邊緣係為一致。
在接收從DDR-SDRAM輸出的資料信號及閃控信號的介面電路中，必須具有使所接收的閃控信號延遲1/4週期的延遲電路。藉由使輸入的閃控信號延遲1/4週期(90度的相位)，可在閃控信號的上升緣及下降緣的兩個時間點取入資料信號。
做為用來調整閃控信號之延遲量的電路者，例如，在日本特開2008-311999號公報(專利文獻1)中所記載的電路為眾所周知。此電路包含：可改變延遲量的可變延遲部、相位比較部及延遲控制部。相位比較部，比較從輸入緩衝閘而來的閃控信號之相位與從可變延遲部而來的延遲信號之相位。延遲控制部根據相位比較部的比較結果，設定可變延遲部的延遲量。
DDR-SDRAM的動作時脈從上述介面電路供給以做為外部時脈。DDR-SDRAM同步於此外部時脈而進行資料的輸入/輸出。因此，在DDR-SDRAM設置再生電路，其使得與外部時脈正確地同步而再生內部時脈。做為此種再生電路者，例如可使用鎖相迴路(PLL；Phase locked loop)(例如參照日本特開2000-323969號公報(專利文獻2))，或是延遲鎖定迴路(DLL；Delay locked loop)(例如參照日本特開2009-21706號公報(專利文獻3))，或是同步複製延遲電路(SMD；Synchronous Mirror Delay)(例如參照日本特開2000-311028號公報(專利文獻4))。 [先前技術文獻] [專利文獻]
[專利文獻1]　日本特開2008-311999號公報 [專利文獻2]　日本特開2000-323969號公報 [專利文獻3]　日本特開2009-21706號公報 [專利文獻4]　日本特開2000-311028號公報
[發明欲解決之課題] 在設於上述介面電路的延遲電路，必須使延遲電路的延遲量正確地與閃控信號的頻率，也就是相應於記憶裝置之動作頻率的目標延遲一致。特別是近年的記憶裝置，因為低耗電量的緣故，有時會切換記憶裝置之動作頻率而使用。因此，有需要對於比習知更廣的頻率範圍進行延遲量的調整。
通常，延遲電路係由級聯連接的複數延遲元件(例如反向器)所構成。閃控信號的延遲量，係藉由切換閃控信號通過的延遲元件之數目來進行調整。因此，習知技術因為對應廣泛的頻率範圍，所以延遲元件的數目多係無可避免，也因此導致延遲電路之面積大。
另一方面，在單純增加各延遲元件之延遲量的情況，對於與記憶裝置的動作頻率相應的目標延遲之誤差變大。結果，從記憶裝置讀取資料時，準備時間(set-up time)或是保持時間(hold time)之界限(margin)減小，此為其問題。
本發明之目的在於，在具備從記憶裝置接收資料信號及閃控信號的介面電路的半導體裝置中，盡可能抑制延遲閃控信號的延遲電路之面積增大，且可對於更廣的頻率範圍進行正確的延遲量調整。 [解決課題之方式]
本發明的實施態樣之一的半導體裝置包含：時脈產生器，產生設定頻率的時脈信號；及介面電路。介面電路根據時脈信號對外部記憶裝置供給動作時脈，並從外部記憶裝置接收資料信號及閃控信號。介面電路包含：延遲電路，其延遲所接收的閃控信號；資料檢測電路，其在由延遲電路所延遲的閃控信號之邊緣的時序，對資料信號進行取樣。延遲電路包含：第1調整電路；及與第1調整電路串聯連接的第2調整電路。第1調整電路可對閃控信號的延遲量進行對應時脈信號的設定頻率之複數階段的調整。第2調整電路，能以比第1調整電路更細的精度來調整閃控信號的延遲量。 [發明之效果]
根據上述的實施態樣，延遲閃控信號的延遲電路，係由第1調整電路及第2調整電路所構成，該第2調整電路可進行比第1調整電路更細精度的調整。因為第1調整電路的延遲量，係對應時脈信號的設定頻率而進行複數階段的調整，故可抑制延遲電路之面積增大，同時可對更廣的頻率範圍進行正確的延遲量調整。
以下，就本發明之實施態樣，參照圖式進行詳細的說明。又，對於相同或是相當的部分，附上相同的參照符號，並且不重複該部份的說明。
＜實施態樣1＞ [半導體裝置1的整體構成] 圖1係表示本發明之實施態樣1的半導體裝置1之構成的方塊圖。參照圖1，半導體裝置1係將複數功能方塊整合在半導體基板上的SoC(System on Chip)構成。具體而言，半導體裝置1係包含：控制半導體裝置整體的中央處理裝置3(CPU；Central Processing Unit)、介面電路5、記憶體控制器4(MEMC；Memory Controller)，PLL電路6及時脈產生器7。
介面電路5與外部的DRAM(Dynamic Random Access Memory)裝置2(DDR-SDRAM)連接。介面電路5，為以雙倍資料速率來存取DRAM裝置2的物理介面(DDR-PHY；Physical Interface)。具體而言，介面電路5，對DRAM裝置2輸出：時脈、各種指令、位址信號(列位址、行位址)及資料遮罩信號等。
介面電路5，更與DRAM裝置2之間進行資料信號DQ及閃控信號DQS的輸入/輸出。從DRAM裝置2讀取資料至介面電路5時，DRAM裝置2，以使資料信號DQ之邊緣與閃控信號DQS之邊緣一致的方式輸出。此情況下，在介面電路5中，藉由使閃控信號DQS的相位延遲90度(1/4週期)，以在閃控信號DQS之上升緣及下降緣兩方進行資料取樣。相反地，從介面電路5將資料寫入DRAM裝置2時，介面電路5以將閃控信號DQS之邊緣對齊資料i的中央，而輸出至DRAM裝置2。
記憶體控制器4，連接於介面電路5，並透過匯流排8與CPU3連接。記憶體控制器4，依照CPU3的指令，控制介面電路5的動作。具體而言，記憶體控制器4，對介面電路5輸出指令、位址、寫入資料及用來設定動作的信號等，並從介面電路5接收讀出資料。記憶體控制器4，更對設於介面電路5的偏移調整電路26(於圖2進行說明)輸出偏移設定値14。
PLL電路6產生基準時脈，時脈產生器7根據從PLL電路6輸出的基準時脈，產生系統時脈CK。PLL電路6及時脈產生器7的動作，係由來自CPU3的控制信號11、12所控制，藉此而設定系統時脈CK的頻率。產生的系統時脈CK被供給至半導體裝置1的各部分(CPU3、記憶體控制器4及介面電路5等元件)。介面電路5，根據此系統時脈CK來對DRAM裝置2供給動作時脈。因此，DRAM裝置2的動作頻率，係對應於系統時脈CK之設定頻率而決定。
與系統時脈CK之設定頻率相關的資訊(時脈資訊)13，係由時脈產生器7給予記憶體控制器4。在記憶體控制器4，儲存了將系統時脈CK之設定頻率(DRAM裝置2的動作頻率)轉換為偏移設定値14的轉換表4A。記憶體控制器4，根據轉換表4A，決定與設定頻率對應的偏移設定値14，再將決定的偏移設定値14輸出至設於介面電路5的偏移調整電路26(圖2)。
[介面電路5的構成及其概略之動作] 圖2係表示圖1之介面電路5的部分構成之方塊圖。在圖2中顯示，於圖1的介面電路5中，從DRAM裝置2讀取資料的相關構成。更進一步，圖2亦顯示了圖1之記憶體控制器4及端子20、21，該端子20、21分別用以進行資料信號DQ及閃控信號DQS的輸入/輸出。
參照圖2，介面電路5包含：輸入輸出(I/O)緩衝放大器22、23、選擇器(Selector)電路24、DQS延遲電路25、資料檢測電路28、偏移控制電路30及校正控制電路31。
從圖1之DRAM裝置2輸入於端子20的資料信號DQ，透過緩衝放大器22被輸入於資料檢測電路28。從DRAM裝置2輸入於端子21的閃控信號DQS，透過緩衝放大器23被輸入於選擇器電路24。
選擇器電路24，在介面電路5通常動作時，透過緩衝放大器23選擇輸入的閃控信號DQS，然後將其輸出至後段的DQS延遲電路25。另一方面，選擇器電路24，在介面電路5進行校正動作時，將從校正控制電路31輸出的脈衝信號輸出至後段的DQS延遲電路25。
上述介面電路5的動作模式(通常模式及校正模式)，及與動作模式對應的選擇器電路24之選擇動作，係由記憶體控制器4所控制。在校正模式時，調整DQS延遲電路25的延遲量。在通常模式時，以校正模式時所調整的延遲量來延遲閃控信號DQS。
DQS延遲電路25係為了使閃控信號DQS的相位延遲90度(1/4波長)而設。DQS延遲電路25包含：互相串聯連接的偏移調整電路26 (第1調整電路)；與延遲調整電路27 (第2調整電路)。偏移調整電路26，可對應偏移設定値14(對應系統時脈CK的設定頻率)，對閃控信號DQS的延遲量進行複數階段的粗調整。延遲調整電路27，可依照校正控制電路31輸出的延遲碼41，對閃控信號DQS之延遲量進行比偏移調整電路26更精細的微調。亦可使偏移調整電路26與延遲調整電路27的連接順序與圖2相反，亦即，亦可使偏移調整電路26設於延遲調整電路27的後段。
資料檢測電路28，接收：資料信號DQ；及由DQS延遲電路25延遲後的閃控信號DQS90。資料檢測電路28，在延遲後之閃控信號DQS90的上升緣及下降緣兩方之時序，對資料信號DQ進行取樣。
圖3係表示閃控信號DQS、資料信號DQ、及延遲後的閃控信號DQS90之波形示意圖。
參照圖2、圖3，從圖1之DRAM裝置2所輸入的資料信號DQ之邊緣(時間t1、t3、t5、t7)與閃控信號DQS之邊緣係為一致。DQS延遲電路25，使閃控信號DQS90延遲1/4週期(90度的相位)。資料檢測電路28，藉由從圖2之DQS延遲電路25所輸出之延遲後的閃控信號DQS90，對資料信號DQ進行取樣。結果，資料檢測電路28，可在資料i之中央位置(時間t2、t4、t6、t8)讀入各資料D0、D1、D2、D3。
再次參照圖2，偏移控制電路30，將與系統時脈CK之設定頻率對應的偏移設定値14輸出至偏移調整電路26。如上所述，系統時脈CK之設定頻率(圖1的DRAM裝置2之動作頻率)與偏移設定値14的對應關係，被儲存於記憶體控制器4中以做為轉換表4A。將根據此轉換表4A的偏移設定値14輸入於偏移調整電路26。偏移調整電路26之延遲量，係對應偏移設定値14而決定。
校正控制電路31，於校正模式時，在對應偏移設定値14設定偏移調整電路26的延遲量之後，以使DQS延遲電路25整體之延遲量與對應系統時脈CK所決定之目標延遲(具體而言，係對應DRAM裝置2之動作頻率之週期的1/4)一致的方式，調整延遲調整電路27之延遲量。
具體而言，校正控制電路31包含：信號處理部33及控制模組32，該信號處理部33具有脈衝產生器34及相位比較器35。脈衝產生器34，以時脈信號CLKa為觸發(trigger)產生單擊脈衝(one-shot pulse)。相位比較器35比較：脈衝產生器34輸出的脈衝通過DQS延遲電路25所產生的延遲脈衝DQS90之相位，與時脈信號CLKb之相位。
脈衝產生器34及相位比較器35可藉由D型正反器(F/F：Flip Flop)而構成。在本說明書中，構成脈衝產生器34的D型正反器亦稱為發射型正反器(Launch F/F)，構成相位比較器35的D型正反器亦稱為捕捉型正反器(Capture F/F)。
時脈信號CLKb的相位，調整為比時脈信號CLKa之相位延遲90度。時脈信號CLKa、CLKb，可由圖1之時脈產生器7供給，亦可由介面電路5根據系統時脈CK而產生。亦可將系統時脈CK做為時脈信號CLKa而使用。
控制模組32，在校正模式時，根據相位比較器35之比較結果，以使從DQS延遲電路25輸出的延遲脈衝DQS90之相位與時脈信號CLKb之相位一致的方式，調整延遲碼41。延遲碼41，係對應延遲調整電路27之延遲量。
圖4係表示時脈信號CLKa、CLKb及延遲脈衝DQS90之波形的示意圖。
參照圖2、圖4，時脈信號CLKb的相位比時脈信號CLKa的相位延遲90度。亦即，時脈信號CLKb在比時脈信號CLKa上升的時間t1延遲了90度相位的時間t2上升。
從脈衝產生器34而來的輸出脈衝的相位，與時脈信號CLKa的相位一致。另一方面，從DQS延遲電路25輸出的延遲脈衝DQS90的相位，對應延遲碼41，比來自脈衝產生器34的輸出脈衝為落後。
相位比較器35，比較延遲脈衝DQS90的相位與時脈信號CLKb的相位。在圖4的情況，相位比較器35的輸出，係因應t2時延遲脈衝DQS90的邏輯位準而決定。在延遲調整電路27之延遲量較小時，相位比較器35的輸出為高位準(H位準)，相對地，在延遲調整電路27之延遲量較大時，相位比較器35的輸出為低位準(L位準)。因此，藉由檢測出相位比較器35的輸出從H位準切換至L位準，或是從L位準切換至H位準，而判定延遲脈衝DQS90的相位與時脈信號CLKb之相位的一致性。
控制模組32，利用此相位比較器35輸出的邏輯位準之切換，以二元搜尋法決定延遲碼41。例如，在可以32階段(5位元)切換延遲調整電路27的延遲量時，脈衝產生器34在決定最終延遲碼41之前，輸出5次單擊脈衝。
[延遲調整電路27之構成例子] 圖5係表示圖2之延遲調整電路27之構成的一例。參照圖5，延遲調整電路27包含延遲線60與選擇器電路61。信號從圖5之輸入節點IN輸入，延遲的信號從輸出節點OUT輸出。
延遲線60，包含級聯連接的複數延遲元件，在圖5的例子中，包含96個反向器INV做為複數延遲元件。將該等反向器INV分為由串聯連接的2個或是4個反向器所構成的32個區塊。從各區塊可輸出信號。
選擇器電路61，對應延遲碼41，從上述32個區塊中選擇1個區塊，並輸出從選擇區塊而來的信號。藉此，可切換閃控信號DQS從輸入延遲調整電路27至輸出為止，通過的延遲元件(反向器INV)之個數。
具體而言，選擇器電路61，係藉由複數邏輯閘(NAND閘及NOR閘)所構成，包含階層化的第1至第5邏輯閘群62至66。
第1邏輯閘群62，係由分別對應構成延遲線60的32個區塊的32個NAND閘所構成。將來自對應區塊的信號輸入各NAND閘的第1輸入端子，並將延遲碼41輸入第2輸入端子。又，延遲碼41係：只有與選擇區塊對應的NAND閘所輸入的信號為「1」(H位準)，其他與非選擇區塊對應的NAND閘所輸入的信號為「0」(L位準)，與一般的二元碼不同。將一般的二元碼轉換為延遲碼41的解碼器，係設於圖2之控制模組32中。
構成第1邏輯閘群62的32個NAND閘以每組2個的方式形成群組，且該等群組分別與構成第2邏輯閘群63的16個NAND閘連接。相同地，構成第2邏輯閘群63的16個NAND閘以每組2個的方式形成群組，且該等群組分別與構成第3邏輯閘群64的8個NOR閘連接。構成第3邏輯閘群64的8個NOR閘以2個一組的方式形成群組，且該等群組分別與構成第4邏輯閘群65的4個NAND閘連接。構成第4邏輯閘群65的4個NAND閘以2個一組的方式形成群組，且該等群組分別與構成第5邏輯閘群66的2個NOR閘連接。設於選擇器電路61之最終段的NAND閘67，分別與設於第5邏輯閘群66的2個NOR閘連接。
[偏移調整電路26之構成例] 圖6係表示圖2之偏移調整電路26之構成的一例。在圖6中，亦一併顯示偏移調整電路26周邊的電路。
參照圖6，偏移調整電路26包含：由在輸入節點N1及輸出節點N3之間串聯連接的複數延遲元件DE而構成的延遲線；及選擇器電路59。將該等複數延遲元件DE區分為M個方塊50、51、52、53(在圖6的情況，M＝4)。各區塊包含串聯連接之N段的延遲元件DE。
又，構成設於偏移調整電路26的各延遲元件DE之MOS電晶體的臨界電壓，大於構成設於延遲調整電路27的各延遲元件之MOS電晶體的臨界電壓。藉此，可以較小的面積，使設於偏移調整電路26之各延遲元件DE的延遲量，大於延遲調整電路27之各延遲元件的延遲量。
選擇器電路59，在方塊50至53的連接節點N0、N1、N2，及輸出節點N3中選擇任1節點，並輸出選擇節點的信號。具體而言，在圖6中，選擇器電路59，在偏移設定値為0時，輸出連接節點N0的信號。此情況下，通過方塊50的閃控信號DQS從偏移調整電路26輸出。相同的，選擇器電路59，在偏移設定値為1時，輸出連接節點N1的信號。此情況下，通過方塊50、51的閃控信號DQS從偏移調整電路26輸出。選擇器電路59，在偏移設定値為2時，輸出連接節點N2的信號。此情況下，通過方塊50、51、52的閃控信號DQS從偏移調整電路26輸出。選擇器電路59，在偏移設定値為3時，將輸出節點N3的信號輸出。此情況下，通過方塊50、51、52、53的閃控信號DQS從偏移調整電路26輸出。選擇器電路59的具體構成，例如，與圖5所示的選擇器電路61相同。
如上述，選擇器電路59，可對應偏移設定值而切換閃控信號DQS從輸入偏移調整電路26到輸出為止的期間通過的區塊數(也就是延遲元件數)。又，設定頻率與偏移設定値的對應關係，係以下述方式來設定：圖1之系統時脈CK的設定頻率越小，則閃控信號DQS迄於從偏移調整電路26輸出為止所通過的區塊數越大。
圖7係表示記憶於圖1之記憶體控制器4中的轉換表之一例。圖7之例，係相對於約從266Mbps至533Mbps的位元率(與DRAM裝置的動作頻率相等)所設定的偏移設定値。亦即，可在此動作頻率的範圍進行延遲量的調整。
又，偏移調整電路26之構成，並不限於圖6所示者。例如，可在輸入節點N1的附近配置其他選擇器電路以代替選擇器電路59，藉由此選擇器電路而切換輸入至輸入節點N1的閃控信號DQS的路徑。如此一來，可使方塊50至53的排列順序與圖5相反。
考量上述的點，對選擇器電路59的功能進行更一般的描述，如下述：將設於偏移調整電路26的複數延遲元件DE區分為：第1至第M的M個區塊。此情況下，以1以上M以下的整數為i時，選擇器電路59，對應偏移設定値，輸出：未通過M個區塊中的任一區塊，或是在M個區塊之中依序通過第1至第i的i個區塊之閃控信號DQS。閃控信號未通過M個區塊中的任一區塊的情況，閃控信號的延遲量僅由延遲調整電路27而設定。
[習知之DQS延遲電路的問題點] 首先就圖6所示構成的DQS延遲電路25的效果進行說明，再對習知的DQS延遲電路之問題點進行說明。以下，參照圖8、圖9，對未設置用以進行延遲量粗調整之偏移調整電路26的情況進行說明。
在DRAM裝置中，為了達到低耗電的效果，有時必須切換DRAM裝置之動作頻率而使用。具體而言，若藉由提高最大動作頻率，使頻率範圍加大，則必須要增加構成延遲線的延遲元件數。例如，若欲使與DRAM裝置之間的傳送率最高對應至400Mbps的裝置，能夠對應至533Mbps，則必須使延遲線的切換段數從32段提高至64段或是64段以上。其結果導致電路面積增大。
圖8，係表示在比較例之DQS延遲電路中，延遲碼與延遲量之關係的示意圖。在圖8的例子中，顯示構成延遲線的延遲元件的個數及延遲量的切換段數(圖8顯示8段的情況)不變的前提下，使單位延遲元件之延遲量增大，以加大延遲量的切換幅度(Δdelay)的情況。
如圖8所示，若以對應較寬的頻率範圍為目的，僅是將構成延遲線的單位延遲元件之延遲量設為較大值，則相對於目標延遲的誤差會增大。因此引起以下問題：從DRAM裝置讀取資料時，準備時間的界限減小，或是保持時間的界限減小。
圖9係表示在比較例之DQS延遲電路中，延遲碼與延遲量之關係的示意圖。在圖9的例子中，顯示因為使單位延遲元件的延遲量變小，而造成延遲量的切換幅度(Δdelay)變小的情況。
如圖9所示，在構成延遲線的單位延遲元件的延遲量較小的情況下，為了對應寬的頻率範圍，延遲元件數的增加與延遲量之切換段數增加(在圖9中為16段)係無法避免。而電路面積因此增大。特別是，因為延遲元件的延遲量係對應於：半導體裝置的製造條件、動作溫度及動作電壓之變動而有所改變，在延遲元件的假定延遲量最小的情況下，有可能難以實現目標延遲量。
[實施態樣1之DQS延遲電路25的動作及效果] 在如圖6所示的DQS延遲電路25的情況，可在縮小延遲量的切換幅度(Δdelay)之下，與大範圍的頻率對應，並且可抑制電路面積的增大。
圖10係表示在圖6的DQS延遲電路25中，延遲碼41與延遲量之關係的示意圖。在圖10的例子中，顯示將圖6之延遲調整電路27的構成單純化，其比圖5中所示的構成更為簡單。亦即，延遲調整電路27的延遲量可進行8階段調整，且各階段之延遲量的切換幅度(Δdelay)相等。
如圖10所示，藉由使偏移設定値變化(圖10的情況，偏移=0~3)，表示圖6的DQS延遲電路25的延遲量與延遲碼41之關係的直線，在維持該斜率之前提下，進行上下的位移。藉此可擴大目標延遲TG90的設定範圍。
又，各延遲元件DE的延遲量，係對應半導體裝置的製造條件的變動、延遲電路之動作電壓及動作溫度的變動而改變。在設計偏移調整電路26時，亦考慮此變動，即使在各延遲元件的延遲量為最小的情況，亦必須在能得到對應動作頻率之延遲量的前提下，決定設於各區塊50~53的延遲元件DE的段數N。
圖11係表示在各延遲元件DE之延遲量變化的情況，延遲碼與DQS延遲電路25的延遲量之關係圖。在圖11中，將各延遲元件DE之假定延遲量為最小的情況做為MIN條件，而各延遲元件DE之假定延遲量為最大的情況做為MAX條件。
參照圖6、圖11，在位元率為533Mbps時，若將偏移設定値(offset)設定為0，在MAX條件及MIN條件的任一情況下，可將DQS延遲電路25整體的延遲量設定為目標延遲(延遲90°)。相同的，在位元率為400Mbps、333Mbps、266Mbps時，若將偏移設定値(offset)分別設定為1、2、3，即使是在MAX條件及MIN條件的任一情況下，亦可將DQS延遲電路25整體的延遲量設定為目標延遲(延遲90°)。
在偏移調整電路26的延遲量為最小(偏移設定値(offset)＝0)，且延遲調整電路27的延遲量為最小(延遲碼最小)的情況，可給予目標延遲的設定範圍的下限値，做為各延遲元件DE之假定延遲量最大的情況(MAX條件)。在偏移調整電路26的延遲量為最大(偏移設定値(offset)＝3)，並且延遲調整電路27的延遲量為最大(延遲碼最大)的情況，可給予目標延遲的設定範圍的上限値，做為各延遲元件DE之假定延遲量做為最小的情況(MIN條件)。
圖12係表示構成DQS延遲電路25的各電路之面積的比例之一例。在圖12中，顯示圖6所示之偏移調整電路26的面積、圖5所示構成延遲調整電路27的延遲線60的面積、圖5之選擇器電路61的面積及設於圖6之控制模組32的解碼電路的面積之相互比例。解碼電路，係將二元碼轉換為輸入選擇器電路61的延遲碼41之元件。如圖12所示，偏移調整電路26的面積比其他電路的面積小，故可抑制電路面積增大。
[半導體裝置1之動作順序] 圖13係表示圖1之半導體裝置1的動作順序的一例。在圖13中，表示將DRAM裝置之動作頻率從f0 變更為f1 的例子。
參照圖1、圖13，在初期狀態(時間t0 )時，系統時脈CK的設定頻率為f0 。將與此設定頻率f0 對應的偏移設定値(offset)定為X。
在時間t1 ，記憶體控制器4發出自我更新開始(Self Refresh Entry；SREF)的指令。以此開始自我更新(Self Refresh)期間。與此同時，使時脈致能(clock enable)信號CKE無效。
在接下來的期間t2 中，CPU3變更系統時脈CK的設定頻率。因為使時脈致能信號CKE無效，故即使在頻率變更的途中停止系統時脈CK，亦不會產生問題。接下來的期間t3 ，係系統時脈CK的頻率安定至f1 為止的等待時間。
接下來的時間t4 ，記憶體控制器4發出自我更新結束(Self Refresh Exit；SRE)的指令。以此結束自我更新期間。與此同時，使時脈致能信號CKE有效。
在接下來的時間t5 ，記憶體控制器4將偏移設定値切換為與設定頻率f1 對應的値(Y)。記憶體控制器4，更在此時間點發出DRAM裝置2可實行的處理指令(例如預放電指令)。
接著在時間t6 ，記憶體控制器4發出自動更新(Auto Refresh；REF)的指令。記憶體控制器4更進一步指定校正信號，藉此，介面電路5的動作狀態成為校正模式。圖6的校正控制電路31，根據變更後的偏移設定値(Y)，對設於圖6的DQS延遲電路25的延遲調整電路27進行校正。對於延遲調整電路27的校正，施加15循環(cycle)以上。
在DRAM裝置2之更新及延遲調整電路27之校正結束的時間t7 之後，開始一般的DRAM存取。
[總結] 如上所述，實施態樣1的半導體裝置1，如圖2、圖6所示提供了具備可對應偏移設定値來調整延遲量的偏移調整電路26的DQS延遲電路25。藉此，可在不增加設於延遲調整電路27的延遲線的情況下，增加最大動作頻率，以擴大頻率範圍。
更進一步，藉由將單位延遲元件的延遲量設計的較小(該單位延遲元件構成設於延遲調整電路27中的延遲線)，可降低相對於目標延遲的延遲誤差。在實行校正時，可使用設於延遲調整電路27中的延遲量較小的延遲元件來精確地調整延遲量。
偏移調整電路26的各區塊的延遲量(延遲元件DE的個數)，係考慮單位延遲元件DE的延遲量隨著製造條件、動作溫度及動作電壓的改變而變動所決定。因此並不需要增加設於延遲調整電路27中的延遲元件的個數。
更進一步，使構成設於偏移調整電路26的各延遲元件DE的MOS電晶體之臨界電壓大於構成設於延遲調整電路27中的各延遲元件之MOS電晶體的臨界電壓。藉此，因為可使設於偏移調整電路26的各延遲元件DE之延遲量大於延遲調整電路的各延遲元件之延遲量，故可抑制因為設置新的偏移調整電路26所造成的電路面積增大。
＜實施態樣2＞ 圖14係表示設於本發明之實施態樣2的半導體裝置中的DQS延遲電路25A的構成。
在圖14的DQS延遲電路25A中，偏移調整電路26A的構成與圖6的DQS延遲電路25的情況相異。在圖6之偏移調整電路26中，設於各方塊50至53中的延遲元件之個數相同。相對於此，在圖14之偏移調整電路26A中，設於構成延遲線的各方塊51A、52A、53A的延遲元件的個數不同。
具體而言，圖14之方塊51A、52A、53A，分別對應於圖6之方塊51、52、53。例如，在方塊51A中，設置4N段的延遲元件DE，在方塊52A中設置2N段的延遲元件DE，在方塊53A中設置N段的延遲元件DE。詳細如以下所述，藉由使構成各區塊的延遲元件之個數相異，與實施態樣1的情況相比，可擴大動作頻率的設定範圍。
又，在圖14之偏移調整電路26A中，並未設置與圖6之方塊50對應的區塊。在圖14中將偏移設定値設定為0的情況下，可不透過延遲元件DE，將閃控信號DQS輸入延遲調整電路27。此情況中，以延遲調整電路27來調整DQS延遲電路25A整體的延遲量。因為圖14之其他構成與圖6的情況相同，對於相同或是相當的部分附上相同的參照符號，且不重複其說明。
圖15係表示在圖14之偏移調整電路26A的情況，記憶於記憶體控制器4中的轉換表之一例。在圖15之實施例中，係偏移設定値相對約從200Mbps至800Mbps的位元率(與DRAM裝置之動作頻率f相等)之設定結果，與圖7的情況相比，其動作頻率的設定範圍擴大。
圖16係表示在圖14之DQS延遲電路25A中，延遲碼與延遲量之關係圖。參照圖16，在半導體裝置的製造條件、動作溫度及動作電壓改變時，將各延遲元件DE的假定延遲量最大的情況記載為MAX條件，將各延遲元件DE的假定延遲量最小的情況記載為MIN條件。若將在偏移設定値(offset)為0至3時的目標延遲的設定範圍分別做為R0至R3，則目標延遲的設定範圍R0至R3係不重複的連續態樣。
為了使如上述之目標延遲的設定範圍R0至R3不重複地連續排列，而使在MIN條件之下偏移設定値為0時，延遲調整電路27的延遲量為最大的情況下，延遲電路整體的延遲量(目標延遲設定範圍的R0之上限)，與在MAX條件之下偏移設定値為1時，延遲調整電路27之延遲量最小的情況下，延遲電路整體的延遲量(目標延遲設定範圍之R1的下限)一致。相同的，在MIN條件下偏移設定値為1時，延遲調整電路27之延遲量最大的情況下，延遲電路整體的延遲量(目標延遲設定範圍之R1的上限)，與在MAX條件下偏移設定値為2時，延遲調整電路27之延遲量最小的情況下，延遲電路全體的延遲量(目標延遲設定範圍之R2的下限)一致。更進一步，使在MIN條件下偏移設定値為2時，延遲調整電路27的延遲量最大的情況下，延遲電路整體的延遲量(目標延遲設定範圍之R2的上限)，與在MAX條件下偏移設定値為3時，延遲調整電路27之延遲量最小的情況下，延遲電路整體的延遲量(目標延遲設定範圍之R3的下限)一致。
以下對於上述進行更一般性的說明：將設於偏移調整電路26中的串聯連接的複數延遲元件DE區分為從第1至第M的M個區塊。此情況下，以1以上M以下的整數為i時，選擇器電路59對應偏移設定値而輸出閃控信號DQS，該閃控信號DQS並未通過M個區塊中的任一區塊，或是依序通過在M個區塊中第1至第i的i個區塊。此處，以1以上M-1以下的整數為j時，在通過第1至第j的j個區塊之信號從偏移調整電路26輸出的情況，且為MIN條件時，在延遲電路整體中可設定的延遲量的最大値，等於或是大於通過第1到第j＋1的j＋1個區塊的信號從偏移調整電路26輸出的情況，且為MAX條件時，在延遲電路整體中可設定的延遲量的最小値。在前者與後者相等的情況，相對於各偏移設定値之目標延遲的設定範圍係不重複且連續。在前者比後者大的情況，相對於各偏移設定値之目標延遲的設定範圍則為彼此重複。
如上述，藉由使相對偏移設定値之目標延遲的設定範圍R0至R3不彼此重複，與實施態樣1的情況相比，可擴大在DQS延遲電路25A整體之目標延遲的設定範圍。其他實施態樣2之功效，與實施態樣1的情況相同。例如，藉由將設於延遲調整電路27的單位延遲元件DE之延遲量設定的較小，可得到降低延遲誤差的效果。以下，參照圖17、圖18，進一步對目標延遲的設定範圍進行說明。
圖17係用以說明設於各延遲線的延遲元件之數目的決定順序的圖。
參照圖17(A)，首先，將偏移設定値為0的情況的延遲特性(DQS延遲電路整體的延遲量與延遲碼之關係)作圖，確認目標延遲的設定範圍R0。在MIN條件下、延遲碼最大時，成為目標延遲的設定範圍R0的上限。
接著，參照圖17(B)，以使目標延遲的設定範圍R0的上限値，與在偏移設定値＝1的情況、在MAX條件下延遲碼最小時的延遲量一致的方式，決定圖14的方塊51A的延遲量(延遲元件之個數)。對應方塊51A之延遲量(延遲元件的個數)，決定圖17(B)的偏移追加量。以此方式決定方塊51A的延遲量，使得在偏移設定値＝0之情況下、目標延遲的設定範圍R0，與偏移設定値＝1之情況下、目標延遲的設定範圍R1不重複，且該等區域R0、R1的邊界一致。
接著，參照圖17(C)，以使目標延遲的設定範圍R1的上限値，與在偏移設定値＝2的情況、在MAX條件下延遲碼最小時的延遲量一致的方式，決定圖14之方塊52A的延遲量(延遲元件的個數)。對應方塊52A的延遲量(延遲元件的個數)，決定圖17(C)的偏移追加量。藉由重複以上的動作，可擴大DQS延遲電路整體之目標延遲的設定範圍。
又，圖17(C)的偏移追加量比圖17(B)的偏移追加量小。換言之，方塊52A的延遲量(延遲元件數)比圖14的方塊51A之延遲量(延遲元件數)小。以下將以更一般的方式說明此關係。
將設於偏移調整電路26A的串聯連接的複數延遲元件DE區分為從第1至第M的M個區塊。此情況下，以1以上M以下的整數為i時，選擇器電路59，對應偏移設定値輸出閃控信號DQS，該閃控信號DQS未通過M個區塊中的任一區塊，或是依序通過M個區塊中的第1至第i的i個區塊。此處，以1以上M-1以下的整數為j時，包含於第j區塊中的延遲元件的個數，比包含於第j＋1區塊中的延遲元件的個數大。
圖18，係做為圖17的比較例，對設於各延遲線中的延遲元件之數目不適當的情況進行說明。圖18(A)與圖17(A)相同。在MIN條件下延遲碼最大時，成為目標延遲的設定範圍R0的上限。
參照圖18(B)，若在偏移設定値＝1的情況、在MAX條件下的延遲碼為最小時的延遲量(目標延遲的設定範圍R1之下限値)大於目標延遲的設定範圍R0的上限値，則在目標延遲的設定範圍R0與目標延遲的設定範圍R1之間產生間隙。並無法在此間隙部分設定延遲量。若與圖17(B)的情況相比，在圖18(B)的情況，方塊51A的延遲量(延遲元件的個數)設定得較大。因此，偏移追加量變得太大，而在區域R0、R1間產生間隙。
相同的，參照圖18(C)，若在偏移設定値＝2的情況、在MAX條件下的延遲碼最小時的延遲量(目標延遲的設定範圍R2的下限値)比目標延遲的設定範圍R1的上限値大，則在目標延遲的設定範圍R1與目標延遲的設定範圍R2之間產生間隙。若比較圖17(C)的情況，在圖18(C)的情況，方塊52A的延遲量(延遲元件的個數)設定得較大。因此，偏移追加量變得太大，在區域R1、R2之間產生間隙。
＜實施態樣3＞ 在實施態樣3中的介面電路5，更具有做為動作模式的測試模式。在測試模式中，DQS延遲電路的延遲量比通常模式的延遲量(90°)小，以使準備․界限測試能夠進行。其中，藉由使用旁路・致能信號(bypass_en)來進行通常模式與測試模式的切換。以下，參照圖19、圖20進行具體說明。
圖19係表示設於本發明之實施態樣3的半導體裝置中的DQS延遲電路25B之構成。在圖19的DQS延遲電路25B的偏移調整電路26B中，設置1或是複數分流線路以用於測試模式。各分流線路，以與用於通常模式的延遲線之部分並聯的方式設置。分流線路的延遲量，係根據DQS延遲電路25B的整體特性所決定。
具體而言，在圖19之偏移調整電路26B的情況，設置分別與圖6所說明的方塊50至53並聯的分流線路。因為各分流線路僅包含1個延遲元件DE，故分流線路的延遲量小於相對應的串聯連接的區塊之延遲量。
偏移調整電路26B，更包含選擇器電路54至57。選擇器電路54，在旁路・致能信號43被活化且顯示為H位準(1)時，以通過相對應之分流線路的信號代替通過方塊50的信號，並將其輸出至選擇器電路59。相同的，選擇器電路55，在旁路・致能信號43被活化時，以通過對應之分流線路的信號代替通過方塊51的信號，並將其輸出至選擇器電路59。選擇器電路56，在旁路・致能信號43被活化時，以通過對應之分流線路的信號代替通過方塊52的信號，並將其輸出至選擇器電路59。選擇器電路57，在旁路・致能信號43被活化時，以通過對應之分流線路的信號代替通過方塊53的信號，並將其輸出至選擇器電路59。
圖19的DQS延遲電路25B，更進一步取代圖6的偏移控制電路30，且包含偏移・分流控制電路30A。偏移・分流控制電路30A，係根據記憶體控制器4的控制，輸出上述之旁路・致能信號43與先前說明的偏移設定値14。
若根據上述構成，在偏移設定値＝0且旁路・致能信號43被活化的情況，將通過與方塊50並聯連接的分流線路的閃控信號DQS供給至後段的延遲調整電路27。在偏移設定値＝1且旁路・致能信號43被活化的情況，將通過方塊50及與方塊51並聯連接的分流線路的閃控信號DQS供給至後段的延遲調整電路27。相同地，在偏移設定値＝2且旁路・致能信號43被活化的情況下，將通過方塊50、51及與方塊52並聯連接的分流線路的閃控信號DQS供給至後段的延遲調整電路27。在偏移設定値＝3且旁路・致能信號43被活化的情況，將通過方塊50至52及與方塊53並聯連接的分流線路的閃控信號DQS供給至後段的延遲調整電路27。
圖20係表示在圖19的DQS延遲電路25B中，偏移値為0的情況的延遲碼與延遲電路整體之延遲量的關係。
參照圖20，以45度的延遲量TG45代替通常模式時的90度的延遲量TG90，並對以該延遲量所實施的準備․界限測試的情況進行說明。在此情況下，以延遲量約形成45度的方式，預先設定各分流線路的延遲量。
旁路・致能信號活化時，表示DQS延遲電路25B之延遲量與延遲碼41的關係的直線，會在維持該斜率下往下移動。藉此，即使在通常模式中將延遲碼設定為最小値，亦可產生不可能產生的45度延遲狀態，而使得準備․界限測試成為可能。
本發明揭示之實施態樣，必須考慮所有的觀點而並非僅限於實施例之態樣。本發明之範圍非上述之說明，而是如申請專利範圍所示之範圍，且其包含與申請專利範圍均等之態樣及在該範圍內的所有變化。
1‧‧‧半導體裝置
2‧‧‧DRAM裝置
3‧‧‧CPU
4‧‧‧記憶體控制器
4A‧‧‧轉換表
5‧‧‧介面電路
7‧‧‧時脈產生器
14‧‧‧偏移設定値
24‧‧‧選擇電路
25、25A、25B　DQS‧‧‧延遲電路
26、26A、26B‧‧‧偏移調整電路
27‧‧‧延遲調整電路
28‧‧‧資料檢測電路
30‧‧‧偏移控制電路
30A‧‧‧偏移・分流控制電路
31‧‧‧校正控制電路
32‧‧‧控制模組
33‧‧‧信號處理部
34‧‧‧脈衝產生器
35‧‧‧相位比較器
41‧‧‧延遲碼
43‧‧‧旁路・致能信號
50~53、51A~53A‧‧‧方塊
60‧‧‧延遲線
59、61‧‧‧選擇電路
CK‧‧‧系統時脈
DE‧‧‧延遲元件
DQ‧‧‧資料信號
DQS‧‧‧閃控信號
[圖1]係表示本發明之實施態樣1的半導體裝置1之構成的方塊圖。 [圖2]係表示圖1之介面電路5的部分構成的方塊圖。 [圖3]係表示閃控信號DQS、資料信號DQ及延遲後的閃控信號DQS90之波形的示意圖。 [圖4]係表示時脈信號CLKa、CLKb及延遲脈衝DQS90之波形的示意圖。 [圖5]係表示圖2之延遲調整電路27的構成之一例。 [圖6]係表示圖2的偏移調整電路26的構成之一例。 [圖7]係表示記憶於圖1的記憶體控制器4的轉換表之一例。 [圖8]係表示在比較例之DQS延遲電路中，延遲碼與延遲量之關係的示意圖(延遲量的切換幅度較大的情況)。 [圖9]係表示在比較例的DQS延遲電路中，延遲碼與延遲量之關係的示意圖(延遲量的切換幅度較小的情況)。 [圖10]係表示在圖6的DQS延遲電路25中，延遲碼41與延遲量之關係的示意圖。 [圖11]係表示在各延遲元件DE之延遲量變化的情況，延遲碼與DQS延遲電路25之延遲量的關係圖。 [圖12]係表示構成DQS延遲電路25的各電路之面積的比例之一例。 [圖13]係表示圖1之半導體裝置1的動作順序之一例。 [圖14]係表示設於本發明之實施態樣2的半導體裝置之DQS延遲電路25A的構成。 [圖15]係表示在圖14之偏移調整電路26A的情況，記憶於記憶體控制器4的轉換表之一例。 [圖16]係表示在圖14之DQS延遲電路25A中，延遲碼與延遲量的關係圖。 [圖17](A)~(C)係用以說明如何決定設於各延遲線的延遲元件之數目的順序。 [圖18](A)~(C)係做為圖17之比較例，用以說明設於各延遲線之延遲元件的數目不適當的情況。 [圖19]係表示設於本發明之實施態樣3的半導體裝置中之DQS延遲電路25B之構成。 [圖20]係表示在圖19之DQS延遲電路25B中，於偏移値為0的情況下，延遲碼與延遲電路整體的延遲量之關係。
1‧‧‧半導體裝置
2‧‧‧DRAM裝置
3‧‧‧CPU
4‧‧‧記憶體控制器
4A‧‧‧轉換表
5‧‧‧介面電路
6‧‧‧鎖相迴路
7‧‧‧時脈產生器
8‧‧‧路徑
11‧‧‧控制信號
12‧‧‧控制信號
13‧‧‧時脈資訊
14‧‧‧偏移設定值

Claims (4)

  1. 一種半導體裝置，具有介面電路；該介面電路包含：緩衝區，從外部的記憶裝置接收資料信號及閃控信號；延遲電路，使該接收的該閃控信號延遲；及資料檢測電路，在由該延遲電路延遲之後的該閃控信號之邊緣的時序，對該資料信號進行取樣；該延遲電路具有：第1調整電路，具有複數延遲元件，對該閃控信號的延遲量，進行複數階段的調整；及第2調整電路，與該第1調整電路串聯連接，且可較該第1調整電路，以更細的精度調整該閃控信號的延遲量；該第1調整電路具備：分流線，與該複數延遲元件之部分並聯連接，且具有比並聯連接之部分的延遲元件整體的延遲量更小的延遲量；及選擇器，選擇通過該複數延遲元件之部分的該閃控信號，或是選擇通過該並聯連接之分流線的該閃控信號，而輸出之；設置於該第1調整電路之複數延遲元件係互相串聯連接，且被區分為分別包含該複數延遲元件之第1至第M的M個區塊；該分流線係對於該M個區塊中之各區塊並聯連接；該選擇器係對應該M個區塊中之各區塊而設置，並選擇通過對應之第i(1≦i≦M)區塊的該閃控信號，或是選擇通過與第i區塊並聯連接之分流線的該閃控信號； 該半導體裝置更包含：時脈產生器，產生經設定之頻率的時脈信號；且該介面電路基於該時脈信號，向該外部的記憶裝置供給動作時脈；該第1調整電路更包含選擇電路，該選擇電路依照該時脈信號之設定頻率，選擇對應該M個區塊而設置之該選擇器之中任一者之輸出。
  2. 如請求項1所述之半導體裝置，其中該選擇器依照該介面電路的動作模式，選擇通過該複數延遲元件之部分的該閃控信號，或是選擇通過該並聯連接之分流線的該閃控信號。
  3. 如請求項1所述之半導體裝置，其中該半導體裝置，更包含：中央處理裝置，設定該時脈信號之頻率；及控制電路，輸出與該時脈信號的設定頻率對應之延遲量設定值；該選擇電路，基於該延遲量設定值，選擇對應該M個區塊而設置的該選擇器之中任一者之輸出。
  4. 如請求項3所述之半導體裝置，其中該控制電路係將該延遲量設定值設定成：該設定頻率越小，則該通過之延遲元件數越多。
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