JP2021043536A - 半導体装置、及び半導体装置の制御方法 - Google Patents

Abstract

【課題】一つの実施形態は、各チップのデューティ調整回路の較正動作を効率的に行うことができる半導体装置、及び半導体装置の制御方法を提供することを目的とする。【解決手段】一つの実施形態によれば、第１のチップと複数の第２のチップとを有する半導体装置が提供される。第１のチップは、ホストデバイスからの信号が入力される端子に電気的に接続されている。複数の第２のチップは、第１のチップに複数のチャネルを介して電気的に接続されている。第２のチップは、第１のデューティ調整回路を有する。第１のチップは、第２のデューティ調整回路を有する。第２のチップにおける第１のデューティ調整回路の較正動作と第１のチップにおける第２のデューティ調整回路の較正動作とは、互いに並行して行われる。【選択図】図３

Description

本実施形態は、半導体装置、及び半導体装置の制御方法に関する。

複数のメモリチップがインターフェースチップを介して外部端子に接続される半導体装置では、各チップに搭載されたデューティ調整回路の較正動作が行われることがある。このとき、各チップのデューティ調整回路の較正動作を効率的に行うことが望まれる。

米国特許第９５７０１８２号明細書 特開２０１８−４５７４３号公報 特表２０１０−５２７０５９号公報 特開２０１８−２０６３８９号公報

ＩＳＳＣＣ ２０１５／Ｓｅｓｓｉｏｎ ７．６（ＩＳＳＣＣ２０１５−０７−６．ｐｄｆ）

一つの実施形態は、各チップのデューティ調整回路の較正動作を効率的に行うことができる半導体装置、及び半導体装置の制御方法を提供することを目的とする。

一つの実施形態によれば、第１のチップと複数の第２のチップとを有する半導体装置が提供される。第１のチップは、ホストデバイスからの信号が入力される端子に電気的に接続されている。複数の第２のチップは、第１のチップに複数のチャネルを介して電気的に接続されている。第２のチップは、第１のデューティ調整回路を有する。第１のチップは、第２のデューティ調整回路を有する。第２のチップにおける第１のデューティ調整回路の較正動作と第１のチップにおける第２のデューティ調整回路の較正動作とは、互いに並行して行われる。

図１は、第１の実施形態にかかる半導体装置が適用されるシステムの構成を示す図である。 図２は、第１の実施形態にかかる半導体装置の構成を示す図である。 図３は、第１の実施形態にかかる半導体装置の動作を示す波形図である。 図４は、第２の実施形態にかかる半導体装置の動作を示す波形図である。 図５は、第３の実施形態にかかる半導体装置の構成を示す図である。 図６は、第３の実施形態にかかる半導体装置の動作を示す波形図である。 図７は、第４の実施形態にかかる半導体装置の構成を示す図である。 図８は、第４の実施形態にかかる半導体装置の動作を示す波形図である。 図９は、第５の実施形態にかかる半導体装置の構成を示す図である。 図１０は、第５の実施形態にかかる半導体装置の動作を示す波形図である。 図１１は、第６の実施形態にかかる半導体装置の構成を示す図である。 図１２は、第６の実施形態にかかる半導体装置の動作を示す波形図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる半導体装置は、例えば、複数のメモリチップ及びインターフェースチップを含む半導体メモリデバイスであり、複数のメモリチップがインターフェースチップを介して外部端子に接続される。半導体装置では、各チップに搭載されたデューティ調整回路（ＤＣＣ：Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏｒ）の較正動作が行われることがある。このとき、各チップのＤＣＣの較正動作を効率的に行うことが望まれる。

ＮＡＮＤ型フラッシュメモリデバイスのようにクロック信号に同期した動作を行う半導体装置（例えば、半導体メモリデバイス）においては、クロック信号のＤＣＤ（Ｄｕｔｙ Ｃｙｃｌｅ Ｄｉｓｔｏｒｔｉｏｎ： クロックの歪み）を小さく抑える必要がある。このため発生したＤＣＤを補正する回路としてＤＣＣが存在する。

ＤＣＣは、入力されたクロック信号のデューティ比を設定された目標デューティ比に調整して出力するが、その目標デューティ比を適切なデューティ比（例えば、デューティ比＝５０％）に予め較正し、適切な目標デューティ比が設定された状態でロックさせる。動作前に一定期間クロック信号を入れてＤＣＣをロックさせる較正動作をトレーニング（Ｔｒａｉｎｉｎｇ）シーケンスと呼ぶ。

近年の半導体装置では、実装密度を向上させるため、積層されるメモリチップ数が多くなりつつある。このとき、各メモリチップの外部負荷を減らし高速化を図るために、ＦＢＩ（Ｆｒｅｑｕｅｎｃｙ Ｂｏｏｓｔｉｎｇ Ｉｎｔｅｒｆａｃｅ）チップと呼ばれるインターフェースチップを外部端子に接続し、インターフェースチップと複数のメモリチップ間を複数のチャネルで接続する構成が取られることがある。インターフェースチップ及び各メモリチップには、リード用のＤＣＣが搭載され、インターフェースチップには、ライト用のＤＣＣがさらに搭載されている。この構成では、半導体装置内における各ＤＣＣに対して上述のトレーニングシーケンスを行う。例えば、メモリシステムにおいて、搭載しているメモリチップ毎に順次にトレーニングすると、積層メモリチップ数が多くなるほど、トレーニング時間が長時間化し、システム動作のＯ／Ｈ（オーバーヘッド）が大きくなる可能性がある。

そこで、半導体装置において、各メモリチップ内のリード用のＤＣＣの較正動作とインターフェースチップ内のリード用のＤＣＣの較正動作とを一括実行することで、全トレーニング時間の短縮を図る。

具体的には、半導体装置１が適用されるシステムＳＹＳは、図１に示すように構成される。図１は、半導体装置１が適用されるシステムＳＹＳの構成を示す図である。

システムＳＹＳは、ホストＨＡ及び半導体装置１を含む。半導体装置１は、通信媒体（例えば、シリアルバスなど）を介してホストＨＡに接続可能である。ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータ又は携帯端末などの電子機器であってもよい。半導体装置１は、複数のメモリチップを含むマルチチップモジュールとして構成され得る。半導体装置１は、インターフェースチップＦＢＩ及び複数のメモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４を有する。

半導体装置１は、複数のメモリチップＣＰ１，ＣＰ２が積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）として実装され得る。半導体装置１がＭＣＰとして実装される場合、半導体装置１では、インターフェースチップＦＢＩ及び複数のメモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４は、その周囲がモールド樹脂で封止されていてもよい。

インターフェースチップＦＢＩは、外部端子群１ａと複数のチャネルＣＨ１，ＣＨ２との間に電気的に接続されている。外部端子群１ａは、ホストＨＡに電気的に接続可能である。複数のメモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４は、複数のチャネルＣＨ１，ＣＨ２を介してインターフェースチップＦＢＩに接続されている。図１では、チャネルＣＨ１を介してインターフェースチップＦＢＩに４枚のメモリチップＣＰ１−１〜ＣＰ１−４が接続され、チャネルＣＨ２を介してインターフェースチップＦＢＩに４枚のメモリチップＣＰ２−１〜ＣＰ２−４が接続される構成が例示されている。

半導体装置１は、ホストＨＡからクロック信号を受けて、クロック信号に同期した動作を行う。半導体装置１は、クロック信号に同期してデータのラッチを行ってもよい。

例えば、外部端子群１ａは、図２に示すように、データ信号ＤＱ［７：０］用の端子１ａ１−７〜１ａ１−０、リードイネーブル信号ＲＥ￣／ＲＥ用の端子１ａ２−１，１ａ２−２、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子１ａ３−１，１ａ３−２を含む。図２は、半導体装置１の構成を示す図である。

リード用ＤＣＣのトレーニングシーケンスにおいて、リードイネーブル信号ＲＥ￣／ＲＥは、ホストＨＡから供給されるクロック信号である。データストローブ信号ＤＱＳ／ＤＱＳ￣は、レスポンスとしてホストＨＡへ返されるクロック信号である。

要求されるアクセススピードの高速化に伴い、半導体装置１では、クロック信号のダブルエッジに同期してコマンドに関する動作が行われ得る。このため、クロック信号が差動信号で構成され得る。リードイネーブル信号ＲＥ￣とリードイネーブル信号ＲＥとは、一対の差動信号を構成する。データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳ￣とは、一対の差動信号を構成する。

データのラッチにおいて、データのセットアップ時間及びホールド時間をそれぞれ適切に確保するには、データのデューティ比が適切な値（例えば、デューティ比≒５０％）になっていることが望ましい。そのため、インターフェースチップＦＢＩ及び各メモリチップＣＰ１，ＣＰ２は、クロック信号のデューティを調整するための回路としてＤＣＣを有する。

インターフェースチップＦＢＩは、コマンドデコーダ（Ｃｍｄ Ｄｅｃｏｒｄｅｒ）１０１、リード用ＤＣＣ（ＤＣＣ Ｆｏｒ Ｒｅａｄ）１０２、リード用ＤＣＣ（ＤＣＣ Ｆｏｒ Ｒｅａｄ）１０３、ライト用ＤＣＣ（ＤＣＣ Ｆｏｒ Ｗｒｉｔｅ）１０４、ノード群Ｎ１〜Ｎ６、及びチャネルインターフェース１０９を有する。

ノード群Ｎ１は、データ信号ＤＱ［７：０］用の端子１ａ１−７〜１ａ１−０に電気的に接続されている。ノード群Ｎ１は、データ信号ＤＱ［７：０］のビット幅（例えば、８ビット幅）に対応した個数のノードを含む。ノード群Ｎ１は、内部バスを介してコマンドデコーダ１０１の入力ノードに電気的に接続されている。内部バスのビット幅は、データ信号ＤＱ［７：０］のビット幅に対応している。

ノード群Ｎ２は、リードイネーブル信号ＲＥ￣／ＲＥ用の端子１ａ２−１，１ａ２−２に電気的に接続されている。ノード群Ｎ２は、リードイネーブル信号ＲＥ￣／ＲＥのビット幅（例えば、２ビット）に対応した個数のノードを含む。ノード群Ｎ２は、内部バスを介してリード用ＤＣＣ１０２の入力ノードとリード用ＤＣＣ１０３の入力ノードとにそれぞれ電気的に接続されている。内部バスのビット幅は、リードイネーブル信号ＲＥ￣／ＲＥのビット幅に対応している。

ノード群Ｎ３は、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子１ａ３−１，１ａ３−２に電気的に接続されている。ノード群Ｎ３は、データストローブ信号ＤＱＳ／ＤＱＳ￣のビット幅（例えば、２ビット）に対応した個数のノードを含む。ノード群Ｎ３は、内部バスを介してリード用ＤＣＣ１０３の出力ノードとライト用ＤＣＣ１０４の入出力ノードとそれぞれ電気的に接続されている。内部バスのビット幅は、データストローブ信号ＤＱＳ／ＤＱＳ￣のビット幅に対応している。

ノード群Ｎ４は、内部バスを介してノード群Ｎ１とコマンドデコーダ１０１の入力ノードとにそれぞれ電気的に接続されている。ノード群Ｎ４は、データ信号ＤＱ［７：０］のビット幅（例えば、８ビット幅）に対応した個数のノードを含む。ノード群Ｎ４は、チャネルインターフェース１０９を介して、チャネルＣＨ１及びチャネルＣＨ２の少なくとも一方に電気的に接続され得る。リード用のＤＣＣのトレーニングシーケンスにおいて、チャネルインターフェース１０９は、ノード群Ｎ４をチャネルＣＨ１及びチャネルＣＨ２の両方に電気的に接続する。

ノード群Ｎ５は、内部バスを介してリード用ＤＣＣ１０２の出力ノードに電気的に接続されている。ノード群Ｎ５は、ノード群Ｎ２は、リードイネーブル信号ＲＥ￣／ＲＥのビット幅（例えば、２ビット）に対応した個数のノードを含む。ノード群Ｎ５は、チャネルインターフェース１０９を介して、チャネルＣＨ１及びチャネルＣＨ２の少なくとも一方に電気的に接続され得る。リード用のＤＣＣのトレーニングシーケンスにおいて、チャネルインターフェース１０９は、ノード群Ｎ５をチャネルＣＨ１及びチャネルＣＨ２の両方に電気的に接続する。

ノード群Ｎ６は、内部バスを介してライト用ＤＣＣ１０４の入出力ノードに電気的に接続されている。ノード群Ｎ６は、データストローブ信号ＤＱＳ／ＤＱＳ￣のビット幅（例えば、２ビット）に対応した個数のノードを含む。ノード群Ｎ６は、チャネルインターフェース１０９を介して、チャネルＣＨ１及びチャネルＣＨ２の少なくとも一方に電気的に接続され得る。リード用のＤＣＣのトレーニングシーケンスにおいて、チャネルインターフェース１０９は、ノード群Ｎ６をチャネルＣＨ１及びチャネルＣＨ２の両方に電気的に接続する。

リード用ＤＣＣ１０２は、ノード群Ｎ２を介して受けたリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を、設定デューティ比で調整し、調整後のリードイネーブル信号ＲＥ￣／ＲＥをノード群Ｎ５へ供給する。トレーニングシーケンスでは、この設定デューティ比が目標デューティ比（例えば、デューティ比＝５０％）に較正される。

リード用ＤＣＣ１０２は、デューティ補正回路１０２ａ、デューティ検出回路１０２ｂ、及び補正量決定回路１０２ｃを有する。トレーニングシーケンスでは、デューティ補正回路１０２ａ、デューティ検出回路１０２ｂ、及び補正量決定回路１０２ｃにより設定デューティ比が目標デューティ比に近づくようなフィードバック動作が行われる。すなわち、デューティ補正回路１０２ａは、リードイネーブル信号ＲＥ￣／ＲＥのデューティ比を設定デューティ比で補正する。デューティ検出回路１０２ｂは、補正後のリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を検出し、検出されたデューティ比を補正量決定回路１０２ｃへ供給する。補正量決定回路１０２ｃは、検出されたデューティ比と目標デューティ比（例えば、デューティ比＝５０％）とに応じて補正量を決定し、決定された補正量に応じて、デューティ補正回路１０２ａの設定デューティ比を変更する。設定デューティ比は、Ｋ階調（Ｋは２以上の整数、例えば、Ｋ＝６４）で変更可能であってもよい。補正量決定回路１０２ｃは、検出されたデューティ比が目標デューティ比より小さい場合、デューティ補正回路１０２ａの設定デューティ比の階調値をインクリメントする。補正量決定回路１０２ｃは、検出されたデューティ比が目標デューティ比より大きい場合、デューティ補正回路１０２ａの設定デューティ比の階調値をディクリメントする。デューティ補正回路１０２ａは、再び、リードイネーブル信号ＲＥ￣／ＲＥのデューティ比を設定デューティ比で補正する。デューティ検出回路１０２ｂは、補正後のリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を検出し、検出されたデューティ比が目標デューティ比（例えば、デューティ比＝５０％）にほぼ一致していれば、補正量を現在の補正量に固定し、ＤＣＣをロック状態にする。

リード用ＤＣＣ１０３は、ノード群Ｎ２を介して受けたリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を、設定デューティ比で調整し、調整後のリードイネーブル信号ＲＥ￣／ＲＥをデータストローブ信号ＤＱＳ／ＤＱＳ￣としてノード群Ｎ３へ供給する。トレーニングシーケンスでは、この設定デューティ比が目標デューティ比（例えば、デューティ比＝５０％）に較正される。

リード用ＤＣＣ１０３は、デューティ補正回路１０３ａ、デューティ検出回路１０３ｂ、及び補正量決定回路１０３ｃを有する。トレーニングシーケンスでは、デューティ補正回路１０３ａ、デューティ検出回路１０３ｂ、及び補正量決定回路１０３ｃにより設定デューティ比が目標デューティ比に近づくようなフィードバック動作が行われる。例えば、デューティ検出回路１０３ｂは、補正後のリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を検出し、検出されたデューティ比が目標デューティ比（例えば、デューティ比＝５０％）にほぼ一致していれば、補正量を現在の補正量に固定し、ＤＣＣをロック状態にする。

チャネルＣＨ１に接続された各メモリチップＣＰ１は、端子群ＴＭ１〜ＴＭ３、メモリセルアレイ１１１、及び周辺回路１１２を有する。

端子群ＴＭ１は、チャネルＣＨ１を介してノード群Ｎ４に電気的に接続されている。端子群ＴＭ１は、データ信号ＤＱ［７：０］のビット幅（例えば、８ビット幅）に対応した個数の端子を含む。端子群ＴＭ１は、周辺回路１１２に電気的に接続されている。

端子群ＴＭ２は、チャネルＣＨ１を介してノード群Ｎ５に電気的に接続されている。端子群ＴＭ２は、リードイネーブル信号ＲＥ￣／ＲＥのビット幅（例えば、２ビット）に対応した個数の端子を含む。端子群ＴＭ２は、周辺回路１１２に電気的に接続されている。

端子群ＴＭ３は、チャネルＣＨ１を介してノード群Ｎ６に電気的に接続されている。端子群ＴＭ３は、データストローブ信号ＤＱＳ／ＤＱＳ￣のビット幅（例えば、２ビット）に対応した個数の端子を含む。端子群ＴＭ３は、周辺回路１１２に電気的に接続されている。

メモリセルアレイ１１１は、複数のメモリセルが例えば２次元的に配列されている。周辺回路１１２は、メモリセルアレイ１１１の周辺に配され、端子群ＴＭ１〜ＴＭ３とメモリセルアレイ１１１との間に電気的に接続されている。周辺回路１１２は、インターフェースチップＦＢＩ及び端子群ＴＭ１を介してホストＨＡから受けたコマンドに応じて、メモリセルアレイ１１１における各メモリセルへのアクセス動作（例えば、リード動作、ライト動作）を制御する。

周辺回路１１２は、レシーバ１１３、ドライバ１１４、コマンドデコーダ（Ｃｍｄ Ｄｅｃｏｒｄｅｒ）１１５、出力遮断（出力ＯＦＦ）回路１１６、出力制御（Ｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ）回路１１７、リード用ＤＣＣ（ＤＣＣ Ｆｏｒ Ｒｅａｄ）１１８、及び出力遮断（出力ＯＦＦ）回路１１９を有する。

レシーバ１１３は、入力ノードが端子群ＴＭ１に電気的に接続され、出力ノードがコマンドデコーダ１１５に電気的に接続されている。ドライバ１１４は、入力ノードが出力遮断回路１１６に電気的に接続され、出力ノードが端子群ＴＭ１に電気的に接続されている。コマンドデコーダ１１５は、入力ノードがレシーバ１１３に電気的に接続され、出力ノードが出力遮断回路１１６及び出力制御回路１１７にそれぞれ電気的に接続されている。出力遮断回路１１６は、入力ノードがコマンドデコーダに電気的に接続され、出力ノードがドライバ１１４に電気的に接続されている。出力制御回路１１７は、入力ノードがコマンドデコーダ１１５に電気的に接続され、出力ノードがリード用ＤＣＣ１１８及び出力遮断回路１１９にそれぞれ電気的に接続されている。リード用ＤＣＣ１１８は、入力ノードが端子群ＴＭ２及び出力制御回路１１７に電気的に接続され、出力ノードが出力遮断回路１１９に電気的に接続されている。出力遮断回路１１９は、入力ノードがリード用ＤＣＣ１１８及び出力制御回路１１７にそれぞれ電気的に接続され、出力ノードが端子群ＴＭ３に電気的に接続されている。

リード用ＤＣＣ１１８は、端子群ＴＭ２を介して受けたリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を、設定デューティ比で調整し、調整後のリードイネーブル信号ＲＥ￣／ＲＥを出力遮断回路１１９へ供給する。トレーニングシーケンスでは、この設定デューティ比が目標デューティ比（例えば、デューティ比＝５０％）に較正される。

リード用ＤＣＣ１１８は、デューティ補正回路１１８ａ、デューティ検出回路１１８ｂ、及び補正量決定回路１１８ｃを有する。トレーニングシーケンスでは、デューティ補正回路１１８ａ、デューティ検出回路１１８ｂ、及び補正量決定回路１１８ｃにより設定デューティ比が目標デューティ比に近づくようなフィードバック動作が行われる。例えば、デューティ検出回路１１８ｂは、補正後のリードイネーブル信号ＲＥ￣／ＲＥのデューティ比を検出し、検出されたデューティ比が目標デューティ比（例えば、デューティ比＝５０％）にほぼ一致していれば、補正量を現在の補正量に固定し、ＤＣＣをロック状態にする。

出力遮断回路１１６は、コマンドデコーダ１１５及びドライバ１１４の間に配されている。出力遮断回路１１６は、コマンドデコーダ１１５からコマンドのデコード結果を受ける。出力遮断回路１１６は、例えば、コマンドが一括実行モードのリード用ＤＣＣの較正動作を指示する較正コマンドであることに応じて、ドライバ１１４への電源供給を遮断することなどにより、ドライバ１１４から端子群ＴＭ１へのデータ信号ＤＱ［７：０］の出力を停止させる。すなわち、出力遮断回路１１６は、端子群ＴＭ１を非活性化する。

なお、較正コマンドの実行が完了したことに応じて、出力遮断回路１１６による電源供給の遮断が解除され電源供給が再開されると、ドライバ１１４は、出力すべきデータ信号ＤＱ［７：０］を端子群ＴＭ１へ出力可能な状態になる。

出力制御回路１１７は、コマンドデコーダ１１５、リード用ＤＣＣ１１８、及び出力遮断回路１１９の間に配されている。出力制御回路１１７は、コマンドデコーダ１１５からコマンドのデコード結果を受ける。出力遮断回路１１６は、例えば、コマンドが一括実行モードのリード用ＤＣＣの較正動作を指示する較正コマンドであることに応じて、リード用ＤＣＣ１１８へ較正動作の開始を指示するともに出力遮断回路１１９へデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力停止を指示する。

出力遮断回路１１９は、出力制御回路１１７と端子群ＴＭ３との間に配されている。出力遮断回路１１９は、リード用ＤＣＣ１１８から調整後のリードイネーブル信号ＲＥ￣／ＲＥを受け、調整後のリードイネーブル信号ＲＥ￣／ＲＥをデータストローブ信号ＤＱＳ／ＤＱＳ￣として端子群ＴＭ３へ出力可能である。出力遮断回路１１９は、出力制御回路１１７からデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力停止の指示を受けると、その指示に応じて、端子群ＴＭ３へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止する。すなわち、出力遮断回路１１９は、端子群ＴＭ３を非活性化する。

なお、較正コマンドの実行が完了したことに応じて、出力制御回路１１７による出力停止の指示が解除されると、出力遮断回路１１９は、調整後のリードイネーブル信号ＲＥ￣／ＲＥをデータストローブ信号ＤＱＳ／ＤＱＳ￣として端子群ＴＭ３へ出力可能な状態になる。

チャネルＣＨ２に接続された各メモリチップＣＰ２は、端子群ＴＭ１〜ＴＭ３、メモリセルアレイ１１１、及び周辺回路１１２を有する。端子群ＴＭ１〜ＴＭ３、メモリセルアレイ１１１、及び周辺回路１１２は、それぞれ、メモリチップＣＰ１における端子群ＴＭ１〜ＴＭ３、メモリセルアレイ１１１、及び周辺回路１１２と同様である。

リード用のＤＣＣのトレーニングシーケンスＳＱ１において、半導体装置１は、例えば、図３に示すような動作を行う。図３は、半導体装置１の動作を示す波形図である。

インターフェースチップＦＢＩは、リード用ＤＣＣの較正動作を指示する較正コマンドＣＭ１をホストＨＡから受信した場合、較正コマンドＣＭ１をコマンドデコーダ１０１へ供給するとともに、チャネルＣＨ１経由でメモリチップＣＰ１−１〜ＣＰ１−４へ供給し、チャネルＣＨ２経由でメモリチップＣＰ２−１〜ＣＰ２−４へ供給する。

インターフェースチップＦＢＩにおいて、コマンドデコーダ１０１は、較正コマンドＣＭ１をデコードする。コマンドデコーダ１０１は、較正コマンドＣＭ１に応じて、一括実行モードでのリード用ＤＣＣの較正動作が指示されたと解釈し、リード用ＤＣＣ１０２及びリード用ＤＣＣ１０３へＤＣＣの較正動作の開始を指示する。

リード用ＤＣＣ１０２及びリード用ＤＣＣ１０３は、それぞれ、ホストＨＡから端子１ａ２−１，１ａ２−２経由でリードイネーブル信号ＲＥ￣／ＲＥ（リード用のクロック信号）を受信すると、リードイネーブル信号ＲＥ￣／ＲＥを用いて、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始する。

また、インターフェースチップＦＢＩは、リード用ＤＣＣ１０２による調整後のリードイネーブル信号ＲＥ￣／ＲＥを、チャネルインターフェース１０９及びチャネルＣＨ１経由で複数のメモリチップＣＰ１−１〜ＣＰ１−４の端子群ＴＭ２へブロードキャスト送信する。それとともに、インターフェースチップＦＢＩは、リード用ＤＣＣ１０２による調整後のリードイネーブル信号ＲＥ￣／ＲＥを、チャネルインターフェース１０９及びチャネルＣＨ２経由で複数のメモリチップＣＰ２−１〜ＣＰ２−４の端子群ＴＭ２へブロードキャスト送信される。

この際、メモリチップＣＰ１−１〜ＣＰ１−４、及び、ＣＰ２−１〜ＣＰ２−４へ供給するリードイネーブル信号ＲＥ￣／ＲＥはインターフェースチップＦＢＩのリード用ＤＣＣ１０２がロックされるまで各メモリチップへのＲＥ￣／ＲＥ出力をゲーティング（停止）し、ＤＣＣ１０２がロックされてから各メモリチップへ供給する構成でもよい。

チャネルＣＨ１，ＣＨ２を共有する各メモリチップＣＰ１，ＣＰ２において、コマンドデコーダ１１５は、較正コマンドＣＭ１をデコードする。コマンドデコーダ１１５は、較正コマンドＣＭ１に応じて、一括実行モードでのリード用ＤＣＣの較正動作が指示されたと解釈し、出力制御回路１１７経由でリード用ＤＣＣ１１８へＤＣＣの較正動作の開始を指示する。リード用ＤＣＣ１１８は、ＤＣＣの較正動作を開始可能な状態になる。

これに応じて、チャネルＣＨ１に接続された各メモリチップＣＰ１−１〜ＣＰ１−４におけるリード用ＤＣＣ１１８は、それぞれ、図３に示すリードイネーブル信号ＲＥ￣／ＲＥ（リード用のクロック信号）を受信すると、リードイネーブル信号ＲＥ￣／ＲＥを用いて、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始する。それとともに、チャネルＣＨ２に接続された各メモリチップＣＰ２−１〜ＣＰ２−４におけるリード用ＤＣＣ１１８は、それぞれ、図３に示すリードイネーブル信号ＲＥ￣／ＲＥ（リード用のクロック信号）を受信すると、リードイネーブル信号ＲＥ￣／ＲＥを用いて、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始する。

このとき、各メモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４の端子群ＴＭ１は、いずれも、ハイインピーダンス状態になっている。このため、インターフェースチップＦＢＩは、各メモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４の端子群ＴＭ１からチャネルインターフェース１０９経由で受けたハイインピーダンスの信号に応じて、ダミーのデータＤ１（例えば、ａｌｌ“０”）をデータ信号ＤＱ［７：０］としてノード群Ｎ１及び端子１ａ１−７，１ａ１−０経由でホストＨＡへ返す。データＤ１のサイズは、データＤ１の転送期間がインターフェースチップＦＢＩ及び各メモリチップのＤＣＣで較正動作が完了するのに十分な期間に対応したサイズになるように、予め決められている。

また、各メモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４の端子群ＴＭ３は、いずれも、ハイインピーダンス状態になっている。このため、インターフェースチップＦＢＩは、各メモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４の端子群ＴＭ３からチャネルインターフェース１０９経由で受けたハイインピーダンスの信号に応じて、代わりのデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成する。例えば、インターフェースチップＦＢＩは、リード用ＤＣＣ１０３による調整後のリードイネーブル信号ＲＥ￣／ＲＥを、図３に示すデータストローブ信号ＤＱＳ／ＤＱＳ￣としてノード群Ｎ３及び端子１ａ３−１，１ａ３−２経由でホストＨＡへ返す。

ここで、チャネルＣＨ１を共有するメモリチップＣＰ１−１〜ＣＰ１−４のデータ信号ＤＱ、データストローブ信号ＤＱＳ／ＤＱＳ￣は、それぞれ、同時に伝送するとチャネルＣＨ１上でショートし得る。チャネルＣＨ２を共有するメモリチップＣＰ２−１〜ＣＰ２−４のデータ信号ＤＱ、データストローブ信号ＤＱＳ／ＤＱＳ￣は、それぞれ、同時に伝送するとチャネルＣＨ２上でショートし得る。チャネルＣＨ１，ＣＨ２上で信号がショートしないよう、複数のチップ（インターフェースチップＦＢＩ、メモリチップＣＰ１，ＣＰ２）に対して１チップずつＤＣＣのトレーニングを行うと、ＤＣＣのトレーニング時間が長時間化する傾向にある。

これに対し、図３に示すトレーニングシーケンスＳＱ１では、構成コマンドＣＭ１の受信後、リードイネーブル信号ＲＥ￣／ＲＥをチャネルＣＨ１，ＣＨ２を共有する各メモリチップＣＰ１，ＣＰ２が受信する。各メモリチップＣＰ１，ＣＰ２では、出力制御回路１１７の制御により、ＤＣＣ１１８がリードイネーブル信号ＲＥ￣／ＲＥを受信してＤＣＣの較正動作を開始させる。また、各メモリチップＣＰ１，ＣＰ２では、出力遮断回路１１６，１１９により端子群ＴＭ１，ＴＭ３がハイインピーダンス状態になっている。すなわち、ＤＣＣの較正動作を指示するコマンドＣＭ１の受信後、各メモリチップＣＰ１，ＣＰ２からインターフェースチップＦＢＩへのデータ信号ＤＱ及びデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止させ、ホストＨＡ側にはインターフェースチップＦＢＩからダミーのデータ信号ＤＱ及びダミーのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を返すよう制御する。これにより、全チップ一括してリード用ＤＣＣのトレーニングが実行できるようになるので、ＤＣＣのトレーニング実行時間を大幅に短縮することができる。

以上のように、第１の実施形態では、半導体装置１において、各メモリチップＣＰ１，ＣＰ２内のリード用のＤＣＣ１１８の較正動作とインターフェースチップＦＢＩ内のリード用のＤＣＣ１０２，１０３の較正動作とを一括実行する。これにより、半導体装置１において、各チップのＤＣＣの較正動作を効率的に行うことができ、全トレーニング時間を短縮できる。

なお、インターフェースチップＦＢＩ及び各メモリチップＣＰ１，ＣＰ２が受信すべき較正コマンドＣＭ１は、リード用ＤＣＣの構成動作を指示するための専用コマンドとして用意されていてもよい。

あるいは、較正コマンドＣＭ１は単独実行時のトレーニングコマンドと同じでもよく、この場合、一括実行モードか単独実行モードかを切り替えるレジスタをセットフィーチャーコマンドにて予め設定するやり方でもよい。この場合、一括実行モードか単独実行モードかを切り替えるレジスタは、インターフェースチップＦＢＩ及び各メモリチップＣＰ１，ＣＰ２におけるコマンドデコーダ１０１，１１５内に設けられていてもよい。

また、リード用ＤＣＣのトレーニングシーケンスＳＱ１において、各メモリチップＣＰ１，ＣＰ２のうち選択された１つのメモリチップからインターフェースチップＦＢＩへデータストローブ信号ＤＱＳ／ＤＱＳ￣を出力させてもよい。この構成においてもインターフェースチップＦＢＩはデータストローブ信号ＤＱＳ／ＤＱＳ￣を、リード用ＤＣＣ１０３を経由してホストＨＡへ返すようにする。

（第２の実施形態）
次に、第２の実施形態にかかる半導体装置１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態は、リード用ＤＣＣの較正動作を全チップ一括して実行する制御方法を記載したが、システム全体の負荷電流が大きいため、負荷電流の影響で電源電圧が変動するなどＤＣＣが不安定な状態でロックされる可能性がある。

そこで、第２の実施形態では、同時にトレーニングを行うチップを選択できるようにしており、リード用ＤＣＣの較正動作を全メモリチップにおける所定数のチップ毎（例えば、８メモリチップのうち４チップ毎）に同時実行（一括実行）する。同時実行するチップの選択はトレーニング実行前にコマンド入力による設定で行う。例えば、半導体装置１は、各チップ（インターフェースチップＦＢＩ及び各メモリチップＣＰ１，ＣＰ２）のリード用ＤＣＣの較正動作を複数のトレーニングシーケンスで分割実行する。すなわち、半導体装置１は、それぞれが分割実行モードでのリード用ＤＣＣの較正動作を指示する複数の較正コマンドを順次にホストＨＡから受信し、複数の較正コマンドに応じた複数のトレーニングシーケンスを順次に行う。

具体的には、リード用ＤＣＣのトレーニングシーケンスにおいて、半導体装置１は、図４に示すように、次の点で第１の実施形態と異なる動作を行う。図４は、半導体装置１の動作を示す波形図である。

例えば、較正コマンドＣＭ２は、分割実行モードでの第１のチップ群のリード用ＤＣＣの較正動作を指示するコマンドであると予め決められ、較正コマンドＣＭ３は、分割実行モードでの第２のチップ群のリード用ＤＣＣの較正動作を指示するコマンドであると予め決められ得る。第１のチップ群は、インターフェースチップＦＢＩ及び各チャネルＣＨ１，ＣＨ２に接続された奇数番目のメモリチップＣＰ１−１，ＣＰ１−３，ＣＰ２−１，ＣＰ２−３を含む。第２のチップ群は、インターフェースチップＦＢＩ及び各チャネルＣＨ１，ＣＨ２に接続された偶数番目のメモリチップＣＰ１−２，ＣＰ１−４，ＣＰ２−２，ＣＰ２−４を含む。

トレーニングシーケンスＳＱ２において、インターフェースチップＦＢＩは、較正コマンドＣＭ２をホストＨＡから受信した場合、較正コマンドＣＭ２をコマンドデコーダ１０１へ供給するとともに、チャネルＣＨ１経由でメモリチップＣＰ１−１〜ＣＰ１−４へ供給し、チャネルＣＨ２経由でメモリチップＣＰ２−１〜ＣＰ２−４へ供給する。

インターフェースチップＦＢＩのコマンドデコーダ１０１は、較正コマンドＣＭ２をデコードする。コマンドデコーダ１０１は、較正コマンドＣＭ２に応じて、分割実行モードでの第１のチップ群のリード用ＤＣＣの較正動作が指示されたと解釈し、リード用ＤＣＣ１０２及びリード用ＤＣＣ１０３へＤＣＣの較正動作の開始を指示する。

チャネルＣＨ１，ＣＨ２を共有する各メモリチップＣＰ１−１〜ＣＰ１−４，ＣＰ２−１〜ＣＰ２−４において、コマンドデコーダ１１５は、較正コマンドＣＭ２をデコードする。

奇数番目のメモリチップＣＰ１−１，ＣＰ１−３，ＣＰ２−１，ＣＰ２−３において、コマンドデコーダ１１５は、較正コマンドＣＭ２に応じて、分割実行モードでのリード用ＤＣＣの較正動作が指示されたと解釈し、出力制御回路１１７経由でリード用ＤＣＣ１１８へＤＣＣの較正動作の開始を指示する。リード用ＤＣＣ１１８は、ＤＣＣの較正動作を開始可能な状態になる。リード用ＤＣＣ１１８は、図４に示すリードイネーブル信号ＲＥ￣／ＲＥ（リード用のクロック信号）を受信すると、リードイネーブル信号ＲＥ￣／ＲＥを用いて、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始する。このとき、出力遮断回路１１６，１１９により端子群ＴＭ１，ＴＭ３がハイインピーダンス状態になっている。すなわち、出力遮断回路１１６，１１９により端子群ＴＭ１，ＴＭ３が非活性化されている。

偶数番目のメモリチップＣＰ１−２，ＣＰ１−４，ＣＰ２−２，ＣＰ２−４において、コマンドデコーダ１１５は、較正コマンドＣＭ２に応じて、分割実行モードでのリード用ＤＣＣの較正動作が指示されていないと解釈し、リード用ＤＣＣ１１８へＤＣＣの較正動作の開始を指示しない。リード用ＤＣＣ１１８は、較正動作を行わない。すなわち、リード用ＤＣＣ１１８は、図４に「Ｕｎｅｘｅｃｕｔｅｄ」と示されるように、リードイネーブル信号ＲＥ￣／ＲＥ（リード用のクロック信号）を受信せず、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始しない。

インターフェースチップＦＢＩは、ダミーのデータＤ２（例えば、ａｌｌ“０”）をデータ信号ＤＱ［７：０］としてノード群Ｎ１及び端子１ａ１−７，１ａ１−０経由でホストＨＡへ返す。インターフェースチップＦＢＩは、リード用ＤＣＣ１０３による調整後のリードイネーブル信号ＲＥ￣／ＲＥを、図４に示すデータストローブ信号ＤＱＳ／ＤＱＳ￣としてノード群Ｎ３及び端子１ａ３−１，１ａ３−２経由でホストＨＡへ返す。

トレーニングシーケンスＳＱ３において、奇数番目のメモリチップＣＰ１−１，ＣＰ１−３，ＣＰ２−１，ＣＰ２−３の動作と偶数番目のメモリチップＣＰ１−２，ＣＰ１−４，ＣＰ２−２，ＣＰ２−４の動作とが互いに置き換えられること以外、トレーニングシーケンスＳＱ２と同様の動作が行われる。

以上のように、第２の実施形態では、半導体装置１において、ＤＣＣのトレーニングを同時実行（一括実行）するメモリチップ数を選択できるようにする。例えば、分割実行モードでの較正コマンドを各チップのコマンドデコーダが解釈し、自チップがＤＣＣのトレーニングを実行すべきか解釈できるようにする。これにより、同時実行するチップを任意に選択できるので、全てのチップを一括して実行するよりも、電源電圧の変動を抑制できるなど、安定して各チップのＤＣＣをロックさせることができる。

較正コマンドＣＭ２，ＣＭ３は単独実行時のトレーニングコマンド番号と同じでもよく、この場合、一括実行モードか単独実行モードかを切り替えるレジスタ、及び、一括実行モード時にどのチップ群を有効にするかをセットフィーチャーコマンドにて予め設定するやり方でもよい。

（第３の実施形態）
次に、第３の実施形態にかかる半導体装置１ｉについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

第１の実施形態では、リード用ＤＣＣを全チップ一括して実行する制御を例示したが、インターフェースチップＦＢＩに搭載されているライト用ＤＣＣは個別に実行する必要がある。

第３の実施形態では、ホストＨＡからのリードイネーブル信号ＲＥ￣／ＲＥとデータストローブ信号ＤＱＳ／ＤＱＳ￣とをインターフェースチップＦＢＩに同時入力できるＤＣＣトレーニング用の専用コマンドを設ける。さらに、インターフェースチップＦＢＩにおいて、この専用コマンド受信時にホストＨＡへのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止する回路、各メモリチップＣＰ１，ＣＰ２へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止する回路を追加する。これにより、インターフェースチップＦＢＩ用のリード用ＤＣＣ１０２，１０３、ライト用ＤＣＣ１０４の較正動作を一括実行することができる。この際、第１の実施形態と同様に各メモリチップＣＰ１，ＣＰ２のリード用ＤＣＣ１１８の較正動作を一括実行することも可能である。

具体的には、図５に示すように、半導体装置１ｉにおいて、インターフェースチップＦＢＩは、出力遮断（出力ＯＦＦ）回路３０５、出力遮断（出力ＯＦＦ）回路３０６、出力遮断（出力ＯＦＦ）回路３０７をさらに有する。図５は、半導体装置１ｉの構成を示す図である。

出力遮断回路３０５は、ノード群Ｎ４とチャネルインターフェース１０９との間に配されている。出力遮断回路３０５は、コマンドデコーダ１０１からコマンドのデコード結果を受ける。出力遮断回路３０５は、コマンドが一括実行モードのリード用ＤＣＣ・ライト用ＤＣＣの較正動作を指示する較正コマンドであることに応じて、各メモリチップＣＰ１，ＣＰ２へ較正コマンドを転送するが、その後にホストＨＡから受信される書き込みデータＤ４の各メモリチップＣＰ１，ＣＰ２への転送を遮断する。すなわち、出力遮断回路３０５は、チャネルインターフェース１０９を端子群１ａ１−７〜１ａ１−０から電気的に遮断する。

出力遮断回路３０６は、リード用ＤＣＣ１０３とノード群Ｎ３との間に配されている。出力遮断回路３０６は、コマンドデコーダ１０１からコマンドのデコード結果を受ける。出力遮断回路３０６は、例えば、コマンドが一括実行モードのリード用ＤＣＣ・ライト用ＤＣＣの較正動作を指示する較正コマンドであることに応じて、リード用ＤＣＣ１０３からノード群Ｎ３へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止させる。

ライト用ＤＣＣ１０４は、ノード群Ｎ３を介して受けたデータストローブ信号ＤＱＳ／ＤＱＳ￣のデューティ比を、設定デューティ比で調整し、調整後のデータストローブ信号ＤＱＳ／ＤＱＳ￣をノード群Ｎ６へ供給する。トレーニングシーケンスでは、この設定デューティ比が目標デューティ比（例えば、デューティ比＝５０％）に較正される。

ライト用ＤＣＣ１０４は、デューティ補正回路１０４ａ、デューティ検出回路１０４ｂ、及び補正量決定回路１０４ｃを有する。トレーニングシーケンスでは、デューティ補正回路１０４ａ、デューティ検出回路１０４ｂ、及び補正量決定回路１０４ｃにより設定デューティ比が目標デューティ比に近づくようなフィードバック動作が行われる。例えば、デューティ検出回路１０４ｂは、補正後のデータストローブ信号ＤＱＳ／ＤＱＳ￣のデューティ比を検出し、検出されたデューティ比が目標デューティ比（例えば、デューティ比＝５０％）にほぼ一致していれば、補正量を現在の補正量に固定し、ＤＣＣをロック状態にする。

出力遮断回路３０７は、ノード群Ｎ６とチャネルインターフェース１０９との間に配されている。出力遮断回路３０７は、コマンドデコーダ１０１からコマンドのデコード結果を受ける。出力遮断回路３０７は、例えば、コマンドが一括実行モードのリード用ＤＣＣ・ライト用ＤＣＣの較正動作を指示する較正コマンドであることに応じて、ライト用ＤＣＣ１０４から各メモリチップＣＰ１，ＣＰ２へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止させる。すなわち、出力遮断回路３０７は、チャネルインターフェース１０９をライト用ＤＣＣ１０４から電気的に遮断する。

また、リード用ＤＣＣ・ライト用ＤＣＣのトレーニングシーケンスＳＱ４において、半導体装置１ｉは、図６に示すように、次の点で第１の実施形態と異なる動作を行う。図６は、半導体装置１ｉの動作を示す波形図である。

インターフェースチップＦＢＩにおいて、コマンドデコーダ１０１は、較正コマンドＣＭ４をデコードする。コマンドデコーダ１０１は、較正コマンドＣＭ４に応じて、一括実行モードでのリード用ＤＣＣ・ライト用ＤＣＣの較正動作が指示されたと解釈し、リード用ＤＣＣ１０２、リード用ＤＣＣ１０３及びライト用ＤＣＣ１０４へＤＣＣの較正動作の開始を指示する。

リード用ＤＣＣ１０２及びリード用ＤＣＣ１０３は、それぞれ、ホストＨＡから端子１ａ２−１，１ａ２−２経由でリードイネーブル信号ＲＥ￣／ＲＥ（リード用のクロック信号）を受信すると、リードイネーブル信号ＲＥ￣／ＲＥを用いて、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始する。ライト用ＤＣＣ１０４は、ホストＨＡから端子１ａ３−１，１ａ３−２経由でデータストローブ信号ＤＱＳ／ＤＱＳ￣（ライト用のクロック信号）を受信すると、データストローブ信号ＤＱＳ／ＤＱＳ￣を用いて、設定デューティ比を目標デューティ比に近づけるためのフィードバック動作を開始する。

このとき、出力遮断回路３０５は、コマンドデコーダ１０１からコマンドのデコード結果を受けて、各メモリチップＣＰ１，ＣＰ２へ較正コマンドを転送するが、その後にホストＨＡから受信される書き込みデータＤ４の各メモリチップＣＰ１，ＣＰ２への転送を遮断する。また、出力遮断回路３０６は、コマンドデコーダ１０１からコマンドのデコード結果を受けて、リード用ＤＣＣ１０３からノード群Ｎ３へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止させる。出力遮断回路３０７は、コマンドデコーダ１０１からコマンドのデコード結果を受けて、ライト用ＤＣＣ１０４から各メモリチップＣＰ１，ＣＰ２へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止させる。

これにより、インターフェースチップＦＢＩ及び各メモリチップＣＰ１，ＣＰ２のリード用ＤＣＣの較正動作とインターフェースチップＦＢＩのライト用ＤＣＣの較正動作とを同時実行できる。この結果、第１の実施形態よりもさらにＤＣＣの全トレーニング時間を短縮することができる。

以上のように、第３の実施形態では、半導体装置１ｉにおいて、インターフェースチップＦＢＩのリード用ＤＣＣの較正動作と各メモリチップＣＰ１，ＣＰ２のリード用ＤＣＣの較正動作とインターフェースチップＦＢＩのライト用ＤＣＣの較正動作とを一括実行する。これにより、半導体装置１ｉにおいて、各チップのＤＣＣの較正動作をさらに効率的に行うことができ、全トレーニング時間をさらに短縮できる。

較正コマンドＣＭ４は単独実行時のトレーニングコマンド番号と同じでもよく、この場合、一括実行モードか単独実行モードかを切り替えるレジスタ、及び、一括実行モード時にどのチップ群を有効にするかをセットフィーチャーコマンドにて予め設定するやり方でもよい。

（第４の実施形態）
次に、第４の実施形態にかかる半導体装置１ｊについて説明する。以下では、第１の実施形態〜第３の実施形態と異なる部分を中心に説明する。

第１の実施形態〜第３の実施形態では、トレーニング時間の短縮を複数のチップについて実現するための工夫を考えたが、第４の実施形態では、トレーニング時間の短縮を１チップについて実現するための工夫を考える。

第１の実施形態〜第３の実施形態では、インターフェースチップＦＢＩがダミーのデータＤ１〜Ｄ４（図３、図４、図６参照）をホストＨＡへ返す期間の長さは、較正動作を行っているＤＣＣがロックするのに十分な時間（例えば、１６ＫＢ（１ｐａｇｅ分のサイズ）のデータ転送の時間）として予め決められている。すなわち、データＤ１〜Ｄ４の期間の長さは、ＤＣＣが実際にロックするまでの時間長さより大幅に長くなっている可能性がある。また、ＤＣＣが実際にロックしていることを確認するためには、ホストＨＡは、ステータスリードコマンドを半導体装置に発行し、半導体装置からのそのレスポンスを受信して確認することになる。このトレーニング＋確認シーケンスの時間は、ＤＣＣが実際にロックするまでの時間長さに比べて、さらに大幅に長くなっている可能性がある。

そこで、第４の実施形態では、各チップがＤＣＣの較正動作の進行状況を示すステータス情報をホストＨＡで識別可能なパスコードに変換し、ダミーのデータＤ１〜Ｄ４の一部をそのパスコードに置き換えてホストＨＡへ返すことで、トレーニング＋確認シーケンスの時間の短縮を図る。

具体的には、図７に示すように、半導体装置１ｊにおいて、インターフェースチップＦＢＩは、レシーバ４０５ａ、ドライバ４０６ａ、及びロックステータス（Ｌｏｃｋ Ｓｔａｔｕｓ）通知回路４０７ａをさらに有する。図７は、半導体装置１ｊの構成を示す図である。

レシーバ４０５ａは、ノード群Ｎ１とコマンドデコーダ１０１との間に配されている。レシーバ４０５ａは、ホストＨＡからコマンドを受信すると、そのコマンドをコマンドデコーダ１０１へ転送する。

ロックステータス通知回路４０７ａは、コマンドデコーダ１０１、ドライバ４０６ａ、リード用ＤＣＣ１０２、リード用ＤＣＣ１０３の間に配されている。ロックステータス通知回路４０７ａは、ステータスレジスタ及び生成回路を有する。ロックステータス通知回路４０７ａは、ステータスレジスタ内に第１の番地及び第２の番地を確保する。第１の番地は、リード用ＤＣＣ１０２の較正動作の進行状況を示すステータス情報を格納するためのレジスタ番地である。第２の番地は、リード用ＤＣＣ１０３の較正動作の進行状況を示すステータス情報を格納するためのレジスタ番地である。ロックステータス通知回路４０７ａは、例えば較正動作の開始を指示するデコード結果をコマンドデコーダ１０１から受けたことに応じて、ステータスレジスタ内の第１の番地及び第２の番地に初期値を格納する。この初期値は、ＤＣＣのロックが未完であることを示す値であってもよい。

リード用ＤＣＣ１０２は、ＤＣＣの較正動作を行い、その較正動作の進行状況をロックステータス通知回路４０７ａへ通知可能である。ロックステータス通知回路４０７ａは、較正動作の完了の通知をリード用ＤＣＣ１０２から受けると、ステータスレジスタ内の第１の番地に格納される値を初期値から有効値に変更する。この有効値は、ＤＣＣのロックが完了したことを示す値であってもよい。

同様に、リード用ＤＣＣ１０３は、ＤＣＣの較正動作を行い、その較正動作の進行状況をロックステータス通知回路４０７ａへ通知可能である。ロックステータス通知回路４０７ａは、較正動作の完了の通知をリード用ＤＣＣ１０３から受けると、ステータスレジスタ内の第２の番地に格納される値を初期値から有効値に変更する。この有効値は、ＤＣＣのロックが完了したことを示す値であってもよい。

ロックステータス通知回路４０７ａは、ステータスレジスタ内の第１の番地及び第２の番地のいずれにも有効値が格納されると、生成回路によりインターフェースチップＦＢＩ用のパスコードを生成してドライバ４０６ａへ出力する。インターフェースチップＦＢＩ用のパスコードは、インターフェースチップＦＢＩにおける各ＤＣＣのロックが完了したことを示すコード（すなわち、ビットパターン）であってもよい。

ドライバ４０６ａは、ノード群Ｎ１とロックステータス通知回路４０７ａとの間に配されている。ドライバ４０６ａは、ロックステータス通知回路４０７ａからインターフェースチップＦＢＩ用のパスコードを受信すると、そのパスコードをノード群Ｎ１及び端子１ａ１−７〜１ａ１−０経由でホストＨＡへ送信する。これにより、ホストＨＡは、インターフェースチップＦＢＩ用のパスコードを受信し、そのパスコードに応じて、インターフェースチップＦＢＩにおける各ＤＣＣのロックが完了したことを認識できる。

チャネルＣＨ１に接続された各メモリチップＣＰ１において、周辺回路１１２ａは、ロックステータス通知回路１１７ａをさらに有する。

ロックステータス通知回路１１７ａは、コマンドデコーダ１１５、ドライバ１１４、リード用ＤＣＣ１１８の間に配されている。ロックステータス通知回路１１７ａは、ステータスレジスタ及び生成回路を有する。ロックステータス通知回路１１７ａは、ステータスレジスタ内に所定の番地を確保する。所定の番地は、リード用ＤＣＣ１１８の較正動作の進行状況を示すステータス情報を格納するためのレジスタ番地である。ロックステータス通知回路１１７ａは、例えば較正動作の開始を指示するデコード結果をコマンドデコーダ１１５から受けたことに応じて、ステータスレジスタ内の所定の番地に初期値を格納する。この初期値は、ＤＣＣのロックが未完であることを示す値であってもよい。

リード用ＤＣＣ１１８は、ＤＣＣの較正動作を行い、その較正動作の進行状況をロックステータス通知回路１１７ａへ通知可能である。ロックステータス通知回路１１７ａは、較正動作の完了の通知をリード用ＤＣＣ１１８から受けると、ステータスレジスタ内の所定の番地に格納される値を初期値から有効値に変更する。この有効値は、ＤＣＣのロックが完了したことを示す値であってもよい。

ロックステータス通知回路１１７ａは、ステータスレジスタ内の所定の番地に有効値が格納されると、生成回路によりメモリチップＣＰ１用のパスコードを生成してドライバ１１４へ出力する。メモリチップＣＰ１用のパスコードは、メモリチップＣＰ１におけるＤＣＣのロックが完了したことを示すコード（すなわち、ビットパターン）であってもよい。ドライバ１１４は、ロックステータス通知回路１１７ａからメモリチップＣＰ１用のパスコードを受信すると、そのパスコードを端子群ＴＭ１及びチャネルＣＨ１経由でインターフェースチップＦＢＩへ送信する。

ロックステータス通知回路４０７ａにおいて、チャネルインターフェース１０９は、メモリチップＣＰ１用のパスコードを受信するとロックステータス通知回路４０７ａへ転送する。ロックステータス通知回路４０７ａは、転送されたパスコードをドライバ４０６ａへ出力する。ドライバ４０６ａは、そのパスコードをノード群Ｎ１及び端子１ａ１−７〜１ａ１−０経由でホストＨＡへ送信する。これにより、ホストＨＡは、メモリチップＣＰ１用のパスコードを受信し、そのパスコードに応じて、メモリチップＣＰ１におけるＤＣＣのロックが完了したことを認識できる。

なお、チャネルＣＨ２に接続された各メモリチップＣＰ２についても、チャネルＣＨ１に接続された各メモリチップＣＰ１と同様である。

例えば、図８（ａ）に「Ｆｉｘｅｄ Ｄａｔａ Ｓｉｚｅ」と示されるように、インターフェースチップＦＢＩがダミーのデータＤ１をホストＨＡへ返す期間の長さがＤＣＣのロックに十分な時間として予め固定的に決められているとする。図８（ａ）は、データＤ１の長さが固定的に決められている場合の半導体装置の動作（トレーニング＋確認シーケンスＳＱ１’）を示す波形図である。この場合、データＤ１の期間の長さは、ＤＣＣが実際にロックするまでの時間長さより大幅に長くなっている可能性がある。また、ＤＣＣが実際にロックしていることを確認するためには、ホストＨＡは、ステータスリードコマンドＣＭ１０を半導体装置に発行し、半導体装置からのそのレスポンスを受信して確認することになる。このトレーニング＋確認シーケンスＳＱ１’の時間は、ＤＣＣが実際にロックするまでの時間長さに比べて、さらに大幅に長くなっている可能性がある。

一方、第４の実施形態では、図８（ｂ）に示すように、各チップは、較正コマンドＣＭ５に応じたトレーニング＋確認シーケンスＳＱ５実行中において、ＤＣＣがロックしたかどうかの進行状況（Ｓｔａｔｕｓ）を示すパスコード（Ｐａｓｓ Ｃｏｄｅ）ＣＤ５をデータ信号ＤＱ［７：０］に乗せる制御を行う。図８（ｂ）は、第４の実施形態にかかる半導体装置１ｊの動作（トレーニング＋確認シーケンスＳＱ５）を示す波形図である。各チップは、内部でＤＣＣがロックしたタイミングでホストＨＡにパスコードＣＤ５でそのロック状態を通知することができる。例えば、データ信号ＤＱ［７：０］上のデータパターンは、「Ａｒｂｉｔｒａｒｙ Ｄａｔａ Ｓｉｚｅ」と示すように、Ｕｎｌｏｃｋ状態では、インターフェースチップＦＢＩがダミーのデータＤ５をホストＨＡへ返す期間の長さは、任意の長さであるとする。そして、データ信号ＤＱ［７：０］上のデータパターンは、ＤＣＣがロック状態になったらパスコードＣＤ５を示すパターンとすることができる。パスコードＣＤ５のパターンは、各チップ間で互いに異なるパターンであってもよい。各チップは、（例えば、各チャネルのチップ毎に時分割で出力させるなど）データ信号ＤＱ［７：０］上に他のパスコードがない期間に自身のパスコードを出力させてもよい。これにより、決められた期間よりも短い期間でＤＣＣがロックした場合に、ホストＨＡが、各チップにおけるＤＣＣのロック状態を認識し、各チップに対して、即座にトレーニングシーケンスＳＱ５を停止させることができる。これにより、ＤＣＣのトレーニング時間を大幅に短縮することができる。

以上のように、第４の実施形態では、１つのチップが、ＤＣＣの較正動作の進行状況を示すステータス情報をホストＨＡで識別可能なパスコードに変換し、ダミーのデータの一部をそのパスコードに置き換えてホストＨＡへ返す。これにより、決められた期間よりも短い期間でＤＣＣがロックした場合に、即座にトレーニングを停止できるようになるため、固定時間のシーケンスに比べてＤＣＣのトレーニング＋確認シーケンスの時間をチップ毎に短縮できる。

較正コマンドＣＭ５は単独実行時のトレーニングコマンド番号と同じでもよく、この場合、一括実行モードか単独実行モードかを切り替えるレジスタ、及び、一括実行モード時にどのチップ群を有効にするかをセットフィーチャーコマンドにて予め設定するやり方でもよい。

（第５の実施形態）
次に、第５の実施形態にかかる半導体装置１ｋについて説明する。以下では、第１の実施形態〜第４の実施形態と異なる部分を中心に説明する。

第４の実施形態は、ＤＣＣがロックしたことの通知をトレーニング実行中にホストＨＡ側に即座に行う制御を１チップについて例示したが、第５の実施形態では、この制御を全チップについて一括実行する。

すなわち、第５の実施形態では、第１の実施形態と同様に、各メモリチップにデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止する回路を追加する。さらに、内部でＤＣＣがロックしたタイミングでデータ信号ＤＱ［７：０］出力のうち１ｂｉｔにフラグをセットする回路を追加し、積層しているチップ毎に１ｂｉｔずつ出力されるようアサインし、各メモリチップでデータ信号ＤＱの出力がショートしないよう制御を行う。

具体的には、図９に示すように、半導体装置１ｋにおいて、各メモリチップＣＰ１，ＣＰ２の周辺回路１１２ｂは、出力遮断（出力ＯＦＦ）回路１１９ｂをさらに有する。図９は、半導体装置１ｋの構成を示す図である。

出力遮断回路１１９ｂは、端子群ＴＭ３とリード用ＤＣＣ１１８との間に配されている。出力遮断回路１１９ｂは、リード用ＤＣＣ１１８から調整後のリードイネーブル信号ＲＥ￣／ＲＥとディスエーブル信号ＤＡとを受ける。出力遮断回路１１９ｂは、ディスエーブル信号ＤＡがノンアクティブレベルの期間に、調整後のリードイネーブル信号ＲＥ￣／ＲＥをデータストローブ信号ＤＱＳ／ＤＱＳ￣として端子群ＴＭ３へ出力する。出力遮断回路１１９ｂは、ディスエーブル信号ＤＡがアクティブレベルの期間に、端子群ＴＭ３へのデータストローブ信号ＤＱＳ／ＤＱＳ￣の出力を停止する。

データ信号ＤＱ［７：０］における各ビットは、チャネルＣＨ１に接続された各メモリチップＣＰ１−１〜ＣＰ１−８毎に、その使用するビットとしてアサインされている。各メモリチップＣＰ１−１〜ＣＰ１−８のロックステータス通知回路４０７ａは、リード用ＤＣＣ１１８からの較正動作の完了の通知に応じて、メモリチップＣＰ１用のフラグを生成してアサインされたビットに設定する。例えば、メモリチップＣＰ１−１のロックステータス通知回路４０７ａは、フラグをビットＤＱ［０］に設定する。メモリチップＣＰ１−２のロックステータス通知回路４０７ａは、フラグをビットＤＱ［１］に設定する。メモリチップＣＰ１−８のロックステータス通知回路４０７ａは、フラグをビットＤＱ［７］に設定する。ロックステータス通知回路４０７ａは、フラグが設定されたビットをドライバ１１４、端子群ＴＭ１、チャネルＣＨ１経由でインターフェースチップＦＢＩへ出力する。

同様に、データ信号ＤＱ［７：０］における各ビットは、チャネルＣＨ２に接続された各メモリチップＣＰ２−１〜ＣＰ２−８毎に、その使用するビットとしてアサインされている。各メモリチップＣＰ２−１〜ＣＰ２−８のロックステータス通知回路４０７ａは、リード用ＤＣＣ１１８からの較正動作の完了の通知に応じて、メモリチップＣＰ２用のフラグを生成してアサインされたビットに設定する。例えば、メモリチップＣＰ２−１のロックステータス通知回路４０７ａは、フラグをビットＤＱ［０］に設定する。メモリチップＣＰ２−２のロックステータス通知回路４０７ａは、フラグをビットＤＱ［１］に設定する。メモリチップＣＰ２−８のロックステータス通知回路４０７ａは、フラグをビットＤＱ［７］に設定する。ロックステータス通知回路４０７ａは、フラグが設定されたビットをドライバ１１４、端子群ＴＭ１、チャネルＣＨ２経由でインターフェースチップＦＢＩへ出力する。

インターフェースチップＦＢＩのチャネルインターフェース１０９は、例えば、チャネルＣＨ１，ＣＨ２とロックステータス通知回路４０７ａとの接続を時分割で切り替えることができる。これにより、データ信号ＤＱ［７：０］における各ビットについてフラグが立ったかどうかは、ほぼリアルタイム的にロックステータス通知回路４０７ａへ通知され得る。ロックステータス通知回路４０７ａは、データ信号ＤＱ［７：０］における各ビットについてフラグが立ったかどうか確認し、全ビットでフラグが立てば、そのチャネルに対応した全メモリチップについてロックが完了したことを示す有効値をロックステータス通知回路４０７ａで保持する。ロックステータス通知回路４０７ａは、内部のＤＣＣとチャネルＣＨ１の全メモリチップＣＰ１のＤＣＣとチャネルＣＨ２の全メモリチップＣＰ２のＤＣＣとのいずれも有効値を保持すると、全チップでロックが完了したことを示すパスコードを生成してドライバ４０６ａへ出力する。ドライバ４０６ａは、そのパスコードをノード群Ｎ１及び端子１ａ１−７〜１ａ１−０経由でホストＨＡへ送信する。これにより、ホストＨＡは、パスコードを受信し、そのパスコードに応じて、全チップにおけるＤＣＣのロックが完了したことを認識できる。

例えば、図１０に示すように、各チップは、較正コマンドＣＭ６に応じたトレーニング＋確認シーケンスＳＱ６実行中において、ＤＣＣがＬｏｃｋしたかどうかの進行状況を示すステータス情報をデータ信号ＤＱ［７：０］に乗せる制御を行う。図１０は、第５の実施形態にかかる半導体装置１ｋの動作（トレーニング＋確認シーケンスＳＱ６）を示す波形図である。

インターフェースチップＦＢＩは、較正コマンドＣＭ６に応じて、ＤＣＣの較正動作を開始するとともにダミーのデータＤ６をホストＨＡに送信する。インターフェースチップＦＢＩは、内部でＤＣＣがロックすると、内部のＤＣＣがロックしたことを示す有効値をロックステータス通知回路４０７ａで保持する。

メモリチップＣＰ１−１は、較正コマンドＣＭ６に応じて、ＤＣＣの較正動作を開始し、フラグを初期値（Ｕｎｌｏｃｋ）にしてビットＤＱ［０］に設定し、データ信号ＤＱ［７：０］における他のビットＤＱ［７：１］とデータストローブ信号ＤＱＳ／ＤＱＳ￣とをそれぞれハイインピーダンス状態にする。メモリチップＣＰ１−１は、内部でＤＣＣがロックしたタイミングでフラグを有効値（Ｌｏｃｋ）にしてビットＤＱ［０］に設定する。このとき、メモリチップＣＰ１−１は、データ信号ＤＱ［７：０］における他のビットＤＱ［７：１］をハイインピーダンス状態に維持している。

メモリチップＣＰ１−８は、較正コマンドＣＭ６に応じて、ＤＣＣの較正動作を開始し、フラグを初期値（Ｕｎｌｏｃｋ）にしてビットＤＱ［７］に設定し、データ信号ＤＱ［７：０］における他のビットＤＱ［６：０］とデータストローブ信号ＤＱＳ／ＤＱＳ￣とをそれぞれハイインピーダンス状態にする。メモリチップＣＰ１−８は、内部でＤＣＣがロックしたタイミングでフラグを有効値（Ｌｏｃｋ）にしてビットＤＱ［７］に設定する。このとき、メモリチップＣＰ１−８は、データ信号ＤＱ［７：０］における他のビットＤＱ［６：０］をハイインピーダンス状態に維持している。

インターフェースチップＦＢＩは、チャネルＣＨ１とロックステータス通知回路４０７ａとを接続している状態で全ビットＤＱ［０］〜ＤＱ［７］にフラグの有効値が設定される（フラグが立つ）と、チャネルＣＨ１に接続された全メモリチップＣＰ１−１〜ＣＰ１−８のＤＣＣがロックしたことを示す有効値をロックステータス通知回路４０７ａで保持する。

また、メモリチップＣＰ２−１は、較正コマンドＣＭ６に応じて、ＤＣＣの較正動作を開始し、フラグを初期値（Ｕｎｌｏｃｋ）にしてビットＤＱ［０］に設定し、データ信号ＤＱ［７：０］における他のビットＤＱ［７：１］とデータストローブ信号ＤＱＳ／ＤＱＳ￣とをそれぞれハイインピーダンス状態にする。メモリチップＣＰ２−１は、内部でＤＣＣがロックしたタイミングでフラグを有効値（Ｌｏｃｋ）にしてビットＤＱ［０］に設定する。このとき、メモリチップＣＰ２−１は、データ信号ＤＱ［７：０］における他のビットＤＱ［７：１］をハイインピーダンス状態に維持している。

メモリチップＣＰ２−８は、較正コマンドＣＭ６に応じて、ＤＣＣの較正動作を開始し、フラグに初期値（Ｕｎｌｏｃｋ）にしてビットＤＱ［７］に設定し、データ信号ＤＱ［７：０］における他のビットＤＱ［６：０］とデータストローブ信号ＤＱＳ／ＤＱＳ￣とをそれぞれハイインピーダンス状態にする。メモリチップＣＰ２−８は、内部でＤＣＣがロックしたタイミングでフラグに有効値（Ｌｏｃｋ）にしてビットＤＱ［７］に設定する。このとき、メモリチップＣＰ２−８は、データ信号ＤＱ［７：０］における他のビットＤＱ［６：０］をハイインピーダンス状態に維持している。

インターフェースチップＦＢＩは、チャネルＣＨ２とロックステータス通知回路４０７ａとを接続している状態で全ビットＤＱ［０］〜ＤＱ［７］にフラグの有効値が設定される（フラグが立つ）と、チャネルＣＨ２に接続された全メモリチップＣＰ２−１〜ＣＰ２−８のＤＣＣがロックしたことを示す有効値をロックステータス通知回路４０７ａで保持する。ロックステータス通知回路４０７ａは、内部のＤＣＣと、チャネルＣＨ１に接続された全メモリチップＣＰ１−１〜ＣＰ１−８のＤＣＣと、チャネルＣＨ２に接続された全メモリチップＣＰ２−１〜ＣＰ２−８のＤＣＣとのいずれについても、ＤＣＣがロックしたことを示す有効値が保持されると、全てのＤＣＣがロックしたことを示すパスコードＣＤ６を生成してホストＨＡに送信する。これにより、ホストＨＡは、パスコードを受信し、そのパスコードに応じて、全チップにおけるＤＣＣのロックが完了したことを認識できる。

このように、図１０に示すトレーニングシーケンスＳＱ６では、較正コマンドＣＭ６の受信後、各メモリチップにおいて、データ信号ＤＱ［７：０］における各ビットのうちアサインされたビットに選択的にフラグを出力させ他のビットの出力を停止する。フラグは、その値でＤＣＣの較正動作の進行状況を示し、初期値でロックが未完であることを示し、有効値でロックが完了であることを示す。インターフェースチップは、データ信号ＤＱ［７：０］における各ビットを監視し、ビット毎にフラグが立ったタイミングでそのビットに対応したチップ用のパスコードを生成してホストＨＡへ送信する。これにより、決められた期間よりも短い期間でＤＣＣがロックした場合に、ほぼリアルタイム的にホストＨＡへ通知でき、ホストＨＡにより、即座にトレーニングを停止させることを全チップについて一括実行できる。

以上のように、第５の実施形態では、複数のチップが、互いに並行して、ＤＣＣの較正動作の進行状況を示すステータス情報をダミーのデータの一部に置き換えてホストＨＡへ返す。これにより、ＤＣＣの較正動作の実行及び確認を複数のチップについて一括実行でき、決められた期間よりも短い期間でＤＣＣがロックした場合に即座にトレーニングを停止できるようになるため、ＤＣＣのトレーニング＋確認シーケンスの時間をさらに短縮できる。

なお、各チャネルＣＨ１，ＣＨ２に接続されたメモリチップＣＰ１，ＣＰ２の数は、データ信号ＤＱ［７：０］のビット数より少なくてもよい。この場合でも、チャネルＣＨ１，ＣＨ２毎にその接続された各メモリチップＣＰ１，ＣＰ２をデータ信号ＤＱ［７：０］における１ｂｉｔにアサインし、各メモリチップＣＰ１，ＣＰ２でデータ信号ＤＱの出力がチャネルＣＨ１，ＣＨ２上でショートしないよう制御を行うことが可能である。

較正コマンドＣＭ６は単独実行時のトレーニングコマンド番号と同じでもよく、この場合、一括実行モードか単独実行モードかを切り替えるレジスタ、及び、一括実行モード時にどのチップ群を有効にするかをセットフィーチャーコマンドにて予め設定するやり方でもよい。

（第６の実施形態）
次に、第６の実施形態にかかる半導体装置１ｒについて説明する。以下では、第１の実施形態〜第５の実施形態と異なる部分を中心に説明する。

第５の実施形態では、１つのコマンドでチャネル毎にＤＣＣの較正動作の指示及び確認が可能なチップ数がデータ信号のビット数以下に制限され得る。例えば、データ信号ＤＱ［７：０］のビット数が８ビットである場合、１つのコマンドでチャネル毎にＤＣＣの較正動作の指示及び確認が可能なチップ数が８以下に制限され得る。

そこで、第６の実施形態では、１つのコマンドでチャネル毎にＤＣＣロック完了のステータス情報の出力を複数のメモリチップについて順次に行う。例えば、あるメモリチップがＤＣＣのトレーニングを行いＤＣＣがロックするとデータ信号ＤＱ［７：０］上にＤＣＣロック完了のステータス情報（例えば、チップＩＤ）を出力する。次のメモリチップは、データ信号ＤＱ［７：０］上にステータス情報が出ていることを認識すると、前のメモリチップのＤＣＣのトレーニングが終わったとして、ＤＣＣのトレーニングを行う。このとき、あるメモリチップは、データ信号ＤＱ［７：０］にハイインピーダンスを出力する。次のメモリチップは、ＤＣＣがロックするとデータ信号ＤＱ［７：０］上にステータス情報を出力する。この制御をチャネル毎に複数のメモリチップについて順次に行っていく。最後のメモリチップからステータス情報が出力されると、インターフェースチップは、内部でＤＣＣがロックすることに応じてパスコードを生成してホストＨＡへ送信する。これにより、１つのコマンドでチャネル毎にＤＣＣの較正動作の指示及び確認が可能なチップ数を、データ信号のビット数より多くすることができる。

具体的には、図１１に示すように、半導体装置１ｒにおいて、各メモリチップＣＰ１，ＣＰ２の周辺回路１１２ｃは、ステータスモニター（ＤＣＣ Ｓｔａｔｕｓ Ｍｏｎｉｔｏｒ）回路１１６ｃをさらに有する。図１１は、半導体装置１ｒの構成を示す図である。ステータスモニター回路１１６ｃは、チャネルＣＨ１，ＣＨ２におけるデータ信号ＤＱ［７：０］の状態をモニターする。

各チャネルＣＨ１，ＣＨ２に接続されるメモリチップ数をＮ（Ｎは２以上の整数）とする。チャネルＣＨ１について例示する。チャネルＣＨ１に接続された各メモリチップＣＰ１−１〜ＣＰ１−Ｎにチップ番号１〜Ｎが予め割り振られ、較正コマンドに応じたＤＣＣの較正動作の進行状況の確認がチップ番号の順に行われるとする。メモリチップＣＰ１において、ステータスモニター回路１１６ｃは、データ信号ＤＱ［７：０］上に前のメモリチップのパスコードが出ているか否かをモニターする。ステータスモニター回路１１６ｃは、前のメモリチップのパスコードが出ていることをモニターすると、そのモニター結果をコマンドデコーダ１１５経由でロックステータス通知回路１１７ａに通知する。ロックステータス通知回路１１７ａは、データ信号ＤＱ［７：０］上に前のメモリチップのパスコードが出ていることに応じて、内部でＤＣＣがロックしたらパスコードを生成してドライバ１１４へ出力する。ドライバ１１４は、そのパスコードを端子群ＴＭ１及びチャネルＣＨ１経由でインターフェースチップＦＢＩへ送信する。所定の時間（例えば、次のメモリチップがデータ信号ＤＱ［７：０］上のパスコードをモニターするのに十分な時間）が経過すると、ロックステータス通知回路１１７ａは、ハイインピーダンスをドライバ１１４へ出力する。ドライバ１１４は、そのハイインピーダンスを端子群ＴＭ１及びチャネルＣＨ１へ伝達する。なお、チャネルＣＨ２についても、チャネルＣＨ１と同様である。

インターフェースチップＦＢＩのチャネルインターフェース１０９は、例えば、チャネルＣＨ１，ＣＨ２とロックステータス通知回路４０７ａとの接続を時分割で切り替えることができる。これにより、チャネルＣＨ１，ＣＨ２に接続された最後のメモリチップＣＰ１−Ｎ，ＣＰ２−Ｎのステータス情報は、ほぼリアルタイム的にロックステータス通知回路４０７ａへ転送され得る。最後のメモリチップＣＰ１−Ｎ，ＣＰ２−Ｎのステータス情報が転送されると、ロックステータス通知回路４０７ａは、内部でＤＣＣがロックすることに応じてパスコードを生成してドライバ４０６ａへ出力する。ドライバ４０６ａは、そのパスコードをノード群Ｎ１及び端子１ａ１−７〜１ａ１−０経由でホストＨＡへ送信する。これにより、ホストＨＡは、パスコードを受信し、そのパスコードに応じて、メモリチップＣＰ１，ＣＰ２及びインターフェースチップＦＢＩにおけるＤＣＣのロックが完了したことを認識できる。

例えば、図１２に示すようなトレーニング＋確認シーケンスＳＱ７−１〜ＳＱ７−Ｎが行われる。図１２は、第６の実施形態にかかる半導体装置１ｒの動作（トレーニング＋確認シーケンスＳＱ７）を示す波形図である。以下では、Ｎ＝２５６の場合のシーケンスをチャネルＣＨ１に接続された各メモリチップＣＰ１−１〜ＣＰ１−ＮとインターフェースチップＦＢＩとについて例示するが、チャネルＣＨ２に接続された各メモリチップＣＰ２−１〜ＣＰ２−ＮとインターフェースチップＦＢＩとについても同様である。

チップＣＰ１−１は、データ信号ＤＱ［７：０］として、トレーニング中にａｌｌ“０”のデータＤ７−１を出力し、トレーニングが完了しＤＣＣがロックしたらチップＩＤ“０ｘ０１”をステータス情報ＣＤ７−１として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−２は、トレーニング中はデータ信号ＤＱ［７：０］の状態をモニターして“０ｘ０１”（ステータス情報ＣＤ７−１）になるのを待つ。

メモリチップＣＰ１−２は、データ信号ＤＱ［７：０］の“０ｘ００”→“０ｘ０１”のシーケンスを検出後、自身のトレーニングが完了していたらチップＩＤ“０ｘ０２”をステータス情報ＣＤ７−２として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−２は、データ信号ＤＱ［７：０］の“０ｘ００”→“０ｘ０１”のシーケンスを検出後、自身のトレーニングが完了していなかったら、前のメモリチップのチップＩＤ“０ｘ０１”をデータＤ７−２として出力し、トレーニングが完了しＤＣＣがロックしたらチップＩＤ“０ｘ０２”をステータス情報ＣＤ７−２として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−３は、トレーニング中はデータ信号ＤＱ［７：０］の状態をモニターして“０ｘ０２”（ステータス情報ＣＤ７−２）になるのを待つ。

メモリチップＣＰ１−３は、データ信号ＤＱ［７：０］の“０ｘ０１”→“０ｘ０２”のシーケンスを検出後、自身のトレーニングが完了していたら“０ｘ０３”をステータス情報ＣＤ７−３として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−３は、データ信号ＤＱ［７：０］の“０ｘ０１”→“０ｘ０２”のシーケンスを検出後、自身のトレーニングが完了していなかったら、前のメモリチップのチップＩＤ“０ｘ０２”をデータＤ７−３として出力し、トレーニングが完了しＤＣＣがロックしたらチップＩＤ“０ｘ０３”をステータス情報ＣＤ７−３として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−２５６は、トレーニング中はデータ信号ＤＱ［７：０］の状態をモニターして“０ｘＦＦ”（ステータス情報ＣＤ７−２５５）になるのを待つ。

メモリチップＣＰ１−２５６は、データ信号ＤＱ［７：０］の“０ｘＦＥ”→“０ｘＦＦ”のシーケンスを検出後、自身のトレーニングが完了していたら“０ｘ００”をステータス情報ＣＤ７−２５６として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−２５６は、データ信号ＤＱ［７：０］の“０ｘＦＥ”→“０ｘＦＦ”のシーケンスを検出後、自身のトレーニングが完了していなかったら、前のメモリチップのチップＩＤ“０ｘＦＦ”をデータＤ７−２５６として出力し、トレーニングが完了しＤＣＣがロックしたらチップＩＤ“０ｘ００”をステータス情報ＣＤ７−２５６として一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

インターフェースチップＦＢＩは、トレーニング中はデータ信号ＤＱ［７：０］の状態をモニターして“０ｘ００”（ステータス情報ＣＤ７−２５６）になるのを待つ。

インターフェースチップＦＢＩは、データ信号ＤＱ［７：０］の“０ｘＦＦ”→“０ｘ００”のシーケンスを検出後、自身のトレーニングが完了していたら、チャネルＣＨ１の全チップ及び自チップのＤＣＣのロックが完了しているとして、パスコードＣＤ７−ａｌｌを生成して一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

メモリチップＣＰ１−２５６は、データ信号ＤＱ［７：０］の“０ｘＦＦ”→“０ｘ００”のシーケンスを検出後、自身のトレーニングが完了していなかったら、ダミーデータＤ７−ａｌｌを継続して出力する。メモリチップＣＰ１−２５６は、トレーニングが完了しＤＣＣがロックしたら、チャネルＣＨ１の全チップ及び自チップのＤＣＣのロックが完了しているとして、“パスコードＣＤ７−ａｌｌを生成して一定期間出力し、その後ハイインピーダンス（Ｈｉ−ｚ）とする。

以上のように、第６の実施形態では、１つのコマンドでチャネル毎にＤＣＣロック完了のステータス情報の出力を複数のメモリチップについて順次に行う。これにより、１つのコマンドでチャネル毎にＤＣＣの較正動作の指示及び確認が可能なチップ数を、データ信号のビット数より多くすることができる。

なお、インターフェースチップＦＢＩのチャネルインターフェース１０９は、例えば、チャネルＣＨ１，ＣＨ２とロックステータス通知回路４０７ａとの接続を時分割で切り替えることができる。この場合、インターフェースチップＦＢＩは、チャネルＣＨ１，ＣＨ２毎に、データ信号ＤＱ［７：０］上にステータス情報ＣＤ７−２５６が出力されているかを確認してもよい。インターフェースチップＦＢＩは、チャネルＣＨ１，ＣＨ２に接続を切り替えている期間に、データ信号ＤＱ［７：０］上にステータス情報ＣＤ７−２５６が出力されていれば、そのチャネルに対応した全メモリチップについてロックが完了したことを示す有効値をロックステータス通知回路４０７ａで保持する。ロックステータス通知回路４０７ａは、内部のＤＣＣとチャネルＣＨ１の全メモリチップＣＰ１のＤＣＣとチャネルＣＨ２の全メモリチップＣＰ２のＤＣＣとのいずれも有効値を保持すると、全チップでロックが完了したことを示すパスコードを生成してドライバ４０６ａへ出力する。ドライバ４０６ａは、そのパスコードをノード群Ｎ１及び端子１ａ１−７〜１ａ１−０経由でホストＨＡへ送信する。これにより、ホストＨＡは、パスコードを受信し、そのパスコードに応じて、全チップにおけるＤＣＣのロックが完了したことを認識できる。

また、各メモリチップは自身のシーケンス出力が完了した時点でリードイネーブル信号ＲＥ￣／ＲＥの受信を停止するなど低消費電力モードに入ってもよい。

較正コマンドＣＭ７は単独実行時のトレーニングコマンド番号と同じでもよく、この場合、一括実行モードか単独実行モードかを切り替えるレジスタ、及び、一括実行モード時にどのチップ群を有効にするかをセットフィーチャーコマンドにて予め設定するやり方でもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ，１ｊ，１ｋ，１ｒ 半導体装置、１０２，１０３，１１８ リード用ＤＣＣ、１０４ ライト用ＤＣＣ、ＣＰ１，ＣＰ２ メモリチップ、ＦＢＩ インターフェースチップ。

Claims (9)

1. ホストデバイスからの信号が入力される端子に電気的に接続された第１のチップと、
   前記第１のチップに複数のチャネルを介して電気的に接続された複数の第２のチップと、
   を備え、
   前記第２のチップは、第１のデューティ調整回路を有し、
   前記第１のチップは、第２のデューティ調整回路を有し、
   前記第２のチップにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作とは、互いに並行して行われる
   半導体装置。
2. 前記第２のチップは、
   データ端子と、
   ストローブ端子と、
   前記データ端子を非活性化可能である第１の出力遮断回路と、
   前記ストローブ端子を非活性化可能である第２の出力遮断回路と、
   を有し、
   前記複数の第２のチップのそれぞれにおける前記第１の出力遮断回路が前記データ端子を非活性化し前記第２の出力遮断回路が前記ストローブ端子を非活性化した状態において、前記複数の第２のチップのそれぞれにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作とは、第１の期間に一括して行われる
   請求項１に記載の半導体装置。
3. 前記第２のチップは、
   データ端子と、
   ストローブ端子と、
   前記データ端子を非活性化可能である第１の出力遮断回路と、
   前記ストローブ端子を非活性化可能である第２の出力遮断回路と、
   を有し、
   前記複数の第２のチップの一部の第２のチップにおける前記第１の出力遮断回路が前記データ端子を非活性化し前記第２の出力遮断回路が前記ストローブ端子を非活性化した状態において、前記一部の第２のチップにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作とは、第１の期間に一括して行われ、
   前記複数の第２のチップの残りの第２のチップにおける前記第１の出力遮断回路が前記データ端子を非活性化し前記第２の出力遮断回路が前記ストローブ端子を非活性化した状態において、前記残りの第２のチップにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作とは、第２の期間に一括して行われる
   請求項１に記載の半導体装置。
4. 前記第１のデューティ調整回路及び前記第２のデューティ調整回路は、それぞれ、前記第２のチップにおけるリード動作用の信号のデューティを調整し、
   前記第１のチップは、前記第２のチップにおけるライト動作用の信号のデューティを調整する第３のデューティ調整回路をさらに有し、
   前記複数の第２のチップにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作及び前記第３のデューティ調整回路の較正動作とは、第１の期間に一括して行われる
   請求項１に記載の半導体装置。
5. 前記第２のチップは、
   データ端子と、
   ストローブ端子と、
   前記データ端子を非活性化可能である第１の出力遮断回路と、
   前記ストローブ端子を非活性化可能である第２の出力遮断回路と、
   を有し、
   前記第１のチップは、
   前記複数のチャネルに接続可能であるチャネルインターフェースと、
   前記チャネルインターフェースを前記第３のデューティ調整回路から電気的に遮断可能である第３の出力遮断回路と、
   を有し、
   前記複数の第２のチップのそれぞれにおける前記第１の出力遮断回路が前記データ端子を非活性化し前記第２の出力遮断回路が前記ストローブ端子を非活性化するとともに前記第１のチップにおける前記第３の出力遮断回路が前記チャネルインターフェースを前記第３のデューティ調整回路から電気的に遮断した状態において、前記複数の第２のチップにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作及び前記第３のデューティ調整回路の較正動作とは、前記第１の期間に一括して行われる
   請求項４に記載の半導体装置。
6. 外部端子に電気的に接続された第１のチップと、
   前記第１のチップに複数のチャネルを介して接続された複数の第２のチップと、
   を備え、
   前記第２のチップは、
   第１のデータ端子と、
   第１のデューティ調整回路と、
   第１の期間に前記第１のデューティ調整回路で調整されたデータを前記第１のデータ端子へ出力し、前記第１の期間より後の第２の期間に前記第１のデューティ調整回路の較正動作の進行状況を示す第１のステータス情報を前記第１のデータ端子へ出力する第１の選択回路と、
   を有する
   半導体装置。
7. 前記第１のチップは、
   １つの第２のチップを選択して第１のデータ端子を活性化する第１の動作と前記活性化された前記第１のデータ端子から出力される第１のステータス情報を確認する第２の動作と前記確認される第１のステータス情報で較正動作の完了が示される場合に前記１つの第２のチップを非選択にして前記第１のデータ端子を非活性化する第３の動作とを含む単位動作を前記複数の第２のチップについて順次に行う制御回路を有する
   請求項６に記載の半導体装置。
8. 前記第１のチップは、
   第２のデータ端子と、
   第２のデューティ調整回路と、
   第３の期間に前記第２のデューティ調整回路で調整されたデータを前記第２のデータ端子へ出力し、前記第３の期間より後の第４の期間に前記第２のデューティ調整回路の較正動作の進行状況を示す第２のステータス情報を前記第２のデータ端子へ出力する第２の選択回路と、
   を有する
   請求項６に記載の半導体装置。
9. 外部端子に電気的に接続され第１のデューティ調整回路を含む第１のチップと前記第１のチップに複数のチャネルを介して電気的に接続され第２のデューティ調整回路を含む複数の第２のチップとを有する半導体装置内の前記第２のチップにおける前記第１のデューティ調整回路の較正動作を行うことと、
   前記第１のチップにおける前記第２のデューティ調整回路の較正動作を行うことと、
   を備え、
   前記第２のチップにおける前記第１のデューティ調整回路の較正動作と前記第１のチップにおける前記第２のデューティ調整回路の較正動作とは、互いに並行して行われる
   半導体装置の制御方法。

Images