TW202111717A - 半導體裝置及其控制方法 - Google Patents

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Abstract

本發明之一實施形態提供一種可有效率地進行各晶片之工作週期調整電路之調整動作的半導體裝置及其控制方法。  實施形態之半導體裝置包含：第1晶片，其電性連接於被輸入來自主機裝置之信號之端子；及第2晶片，其電性連接於第1晶片。第2晶片具有調整週期信號之工作比之第1工作調整電路，第1晶片具有調整週期信號之工作比之第2工作調整電路。第1工作調整電路於第1期間進行第1調整動作，第2工作調整電路於第2期間進行第2調整動作，第1期間與第2期間具有重疊之期間。

Description

半導體裝置及其控制方法
本實施形態係關於一種半導體裝置及其控制方法。
於複數個記憶體晶片經由介面晶片連接於外部端子之半導體裝置中，有時進行搭載於各晶片之工作週期調整電路之調整(校準)動作。此時，期望有效率地進行各晶片之工作週期調整電路之調整動作。
一實施形態提供一種可有效率地進行各晶片之工作週期調整電路之調整動作之半導體裝置及其控制方法。
實施形態之半導體裝置包含：第1晶片，其電性連接於被輸入來自主機裝置之信號之端子；及第2晶片，其電性連接於第1晶片。第2晶片具有調整週期信號之工作比之第1工作調整電路，第1晶片具有調整週期信號之工作比之第2工作調整電路。第1工作調整電路於第1期間進行第1調整動作，第2工作調整電路於第2期間進行第2調整動作，第1期間與第2期間具有重疊之期間。
以下，參照隨附圖式，對實施形態之半導體裝置進行詳細說明。再者，本發明並不受該等實施形態限定。
(第1實施形態)  第1實施形態之半導體裝置例如為包含複數個記憶體晶片及介面晶片之半導體記憶體裝置，複數個記憶體晶片經由介面晶片連接於外部端子。半導體裝置中，有時進行搭載於各晶片之工作週期調整電路(DCC：Duty Cycle Corrector)之調整動作。此時，期望有效率地進行各晶片之DCC之調整動作。
於如NAND(Not AND，反及)型快閃記憶體裝置般進行與時脈信號等週期信號同步之動作之半導體裝置(例如半導體記憶體裝置)中，必須將時脈信號之DCD(Duty Cycle Distortion：時脈失真)抑制得較小。因此，存在DCC作為修正所產生之DCD之電路。
DCC係將所輸入之時脈信號之工作比調整為所設定之目標工作比而輸出，但預先將該目標工作比調整為適當之工作比(例如工作比＝50%)，於設定了適當之目標工作比之狀態下鎖定。將於動作前輸入固定期間時脈信號而使DCC鎖定之調整動作稱為調校(Training)序列。
近年來之半導體裝置中，為了提高封裝密度，積層之記憶體晶片數逐漸變多。此時，為了減少各記憶體晶片之外部負載而實現高速化，有時採用如下構成：將稱為FBI(Frequency Boosting Interface，頻率增加介面)晶片之介面晶片連接於外部端子，將介面晶片與複數個記憶體晶片間以複數個通道連接。於介面晶片及各記憶體晶片搭載有讀取用DCC，於介面晶片進而搭載有寫入用DCC。於該構成中，對半導體裝置內之各DCC執行上述調校序列。例如於記憶體系統中，有如下可能性：當對搭載之每個記憶體晶片依序進行調校時，積層記憶體晶片數越多，則調校時間越長時間化，系統動作之O/H(overhead，負擔)越大。
因此，於半導體裝置中，藉由批次執行各記憶體晶片內之讀取用DCC之調整動作與介面晶片內之讀取用DCC之調整動作，而謀求總調校時間之縮短。
具體而言，應用半導體裝置1之系統SYS如圖1所示般構成。圖1係表示應用半導體裝置1之系統SYS之構成之圖。
系統SYS包含主機HA及半導體裝置1。半導體裝置1經由通信媒體(例如串列匯流排等)連接於主機HA。主機HA可為控制器等裝置，亦可為電腦或移動終端等電子機器。半導體裝置1可以包含複數個記憶體晶片之多晶片模組之形式構成。半導體裝置1具有介面晶片FBI及複數個記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4。
半導體裝置1可以積層有複數個記憶體晶片CP1、CP2之MCP(Multi Chip Package，多晶片封裝體)之形式封裝。於半導體裝置1以MCP之形式封裝之情形時，半導體裝置1中，介面晶片FBI及複數個記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4可將其周圍以塑模樹脂密封。
介面晶片FBI電性連接於外部端子群1a與複數個通道CH1、CH2之間。外部端子群1a能夠電性連接於主機HA。複數個記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4經由複數個通道CH1、CH2連接於介面晶片FBI。圖1中，例示有經由通道CH1於介面晶片FBI連接4片記憶體晶片CP1-1～CP1-4，經由通道CH2於介面晶片FBI連接4片記憶體晶片CP2-1～CP2-4之構成。
半導體裝置1自主機HA接收時脈信號，進行與時脈信號同步之動作。半導體裝置1可與時脈信號同步地進行資料之鎖存。
例如外部端子群1a如圖2所示，包含資料信號DQ[7：0]用端子1a1-7～1a1-0、讀取賦能信號RE￣/RE用端子1a2-1、1a2-2、資料選通信號DQS/DQS￣用端子1a3-1、1a3-2。圖2係表示半導體裝置1之構成之圖。
於讀取用DCC之調校序列中，讀取賦能信號RE￣/RE係自主機HA供給之時脈信號。資料選通信號DQS/DQS￣係作為回應之回傳至主機HA之時脈信號。
隨著所要求之存取速度之高速化，可於半導體裝置1中與時脈信號之雙邊緣同步地進行關於指令之動作。因此，時脈信號可包含差動信號。讀取賦能信號RE￣與讀取賦能信號RE構成一對差動信號。資料選通信號DQS與資料選通信號DQS￣構成一對差動信號。
於資料之鎖存中，為了分別適當地確保資料之設置時間及保持時間，較理想為資料之工作比成為適當之值(例如工作比≒50%)。因此，介面晶片FBI及各記憶體晶片CP1、CP2具有DCC作為用以調整時脈信號之工作週期之電路。
介面晶片FBI具有指令解碼器(Cmd Decorder)101、讀取用DCC(DCC For Read)102、讀取用DCC(DCC For Read)103、寫入用DCC(DCC For Write)104、節點群N1～N6、及通道介面109。
節點群N1電性連接於資料信號DQ[7：0]用端子1a1-7～1a1-0。節點群N1包含與資料信號DQ[7：0]之位元寬度(例如8位元寬度)對應之個數之節點。節點群N1經由內部匯流排電性連接於指令解碼器101之輸入節點。內部匯流排之位元寬度與資料信號DQ[7：0]之位元寬度對應。
節點群N2電性連接於讀取賦能信號RE￣/RE用端子1a2-1、1a2-2。節點群N2包含與讀取賦能信號RE￣/RE之位元寬度(例如2位元)對應之個數之節點。節點群N2經由內部匯流排分別電性連接於讀取用DCC102之輸入節點與讀取用DCC103之輸入節點。內部匯流排之位元寬度與讀取賦能信號RE￣/RE之位元寬度對應。
節點群N3電性連接於資料選通信號DQS/DQS￣用端子1a3-1、1a3-2。節點群N3包含與資料選通信號DQS/DQS￣之位元寬度(例如2位元)對應之個數之節點。節點群N3經由內部匯流排分別電性連接於讀取用DCC103之輸出節點與寫入用DCC104之輸入輸出節點。內部匯流排之位元寬度與資料選通信號DQS/DQS￣之位元寬度對應。
節點群N4經由內部匯流排分別電性連接於節點群N1與指令解碼器101之輸入節點。節點群N4包含與資料信號DQ[7：0]之位元寬度(例如8位元寬度)對應之個數之節點。節點群N4可經由通道介面109電性連接於通道CH1及通道CH2之至少一者。於讀取用DCC之調校序列中，通道介面109將節點群N4電性連接於通道CH1及通道CH2兩者。
節點群N5經由內部匯流排電性連接於讀取用DCC102之輸出節點。節點群N5、節點群N2包含與讀取賦能信號RE￣/RE之位元寬度(例如2位元)對應之個數之節點。節點群N5可經由通道介面109電性連接於通道CH1及通道CH2之至少一者。於讀取用DCC之調校序列中，通道介面109將節點群N5電性連接於通道CH1及通道CH2兩者。
節點群N6經由內部匯流排電性連接於寫入用DCC104之輸入輸出節點。節點群N6包含與資料選通信號DQS/DQS￣之位元寬度(例如2位元)對應之個數之節點。節點群N6可經由通道介面109電性連接於通道CH1及通道CH2之至少一者。於讀取用DCC之調校序列中，通道介面109將節點群N6電性連接於通道CH1及通道CH2兩者。
讀取用DCC102以設定工作比調整經由節點群N2接收到之讀取賦能信號RE￣/RE之工作比，且將調整後之讀取賦能信號RE￣/RE供給至節點群N5。於調校序列中，將該設定工作比調整為目標工作比(例如工作比＝50%)。
讀取用DCC102具有工作週期修正電路102a、工作週期檢測電路102b、及修正量決定電路102c。於調校序列中，藉由工作週期修正電路102a、工作週期檢測電路102b、及修正量決定電路102c進行使設定工作比接近目標工作比之反饋動作。即，工作週期修正電路102a以設定工作比修正讀取賦能信號RE￣/RE之工作比。工作週期檢測電路102b對修正後之讀取賦能信號RE￣/RE之工作比進行檢測，並將所檢測出之工作比供給至修正量決定電路102c。修正量決定電路102c相應於所檢測出之工作比與目標工作比(例如工作比＝50%)決定修正量，相應於所決定之修正量變更工作週期修正電路102a之設定工作比。設定工作比可以K灰階(K為2以上之整數，例如K＝64)進行變更。修正量決定電路102c於所檢測出之工作比小於目標工作比之情形時，將工作週期修正電路102a之設定工作比之灰階值增量。修正量決定電路102c於所檢測出之工作比大於目標工作比之情形時，將工作週期修正電路102a之設定工作比之灰階值減量。工作週期修正電路102a再次以設定工作比修正讀取賦能信號RE￣/RE之工作比。工作週期檢測電路102b對修正後之讀取賦能信號RE￣/RE之工作比進行檢測，當所檢測出之工作比與目標工作比(例如工作比＝50%)大致一致時，將修正量固定為當前之修正量，將DCC設為鎖定狀態。
讀取用DCC103以設定工作比調整經由節點群N2接收到之讀取賦能信號RE￣/RE之工作比，將調整後之讀取賦能信號RE￣/RE作為資料選通信號DQS/DQS￣供給至節點群N3。於調校序列中，將該設定工作比調整為目標工作比(例如工作比＝50%)。
讀取用DCC103具有工作週期修正電路103a、工作週期檢測電路103b、及修正量決定電路103c。於調校序列中，藉由工作週期修正電路103a、工作週期檢測電路103b、及修正量決定電路103c進行使設定工作比接近目標工作比之反饋動作。例如工作週期檢測電路103b對修正後之讀取賦能信號RE￣/RE之工作比進行檢測，當所檢測出之工作比與目標工作比(例如工作比＝50%)大致一致時，將修正量固定為當前之修正量，將DCC設為鎖定狀態。
連接於通道CH1之各記憶體晶片CP1具有端子群TM1～TM3、記憶胞陣列111、及周邊電路112。
端子群TM1經由通道CH1電性連接於節點群N4。端子群TM1包含與資料信號DQ[7：0]之位元寬度(例如8位元寬度)對應之個數之端子。端子群TM1電性連接於周邊電路112。
端子群TM2經由通道CH1電性連接於節點群N5。端子群TM2包含與讀取賦能信號RE￣/RE之位元寬度(例如2位元)對應之個數之端子。端子群TM2電性連接於周邊電路112。
端子群TM3經由通道CH1電性連接於節點群N6。端子群TM3包含與資料選通信號DQS/DQS￣之位元寬度(例如2位元)對應之個數之端子。端子群TM3電性連接於周邊電路112。
記憶胞陣列111例如二維地排列有複數個記憶胞。周邊電路112配置於記憶胞陣列111之周邊，電性連接於端子群TM1～TM3與記憶胞陣列111之間。周邊電路112相應於經由介面晶片FBI及端子群TM1自主機HA接收到之指令，控制對記憶胞陣列111中之各記憶胞之存取動作(例如讀取動作、寫入動作)。
周邊電路112具有接收器113、驅動器114、指令解碼器(Cmd Decorder)115、輸出阻斷(輸出OFF)電路116、輸出控制(Output Control)電路117、讀取用DCC(DCC For Read)118、及輸出阻斷(輸出OFF)電路119。
接收器113之輸入節點電性連接於端子群TM1，輸出節點電性連接於指令解碼器115。驅動器114之輸入節點電性連接於輸出阻斷電路116，輸出節點電性連接於端子群TM1。指令解碼器115之輸入節點電性連接於接收器113，輸出節點分別電性連接於輸出阻斷電路116及輸出控制電路117。輸出阻斷電路116之輸入節點電性連接於指令解碼器，輸出節點電性連接於驅動器114。輸出控制電路117之輸入節點電性連接於指令解碼器115，輸出節點分別電性連接於讀取用DCC118及輸出阻斷電路119。讀取用DCC118之輸入節點電性連接於端子群TM2及輸出控制電路117，輸出節點電性連接於輸出阻斷電路119。輸出阻斷電路119之輸入節點分別電性連接於讀取用DCC118及輸出控制電路117，輸出節點電性連接於端子群TM3。
讀取用DCC118以設定工作比調整經由端子群TM2接收到之讀取賦能信號RE￣/RE之工作比，將調整後之讀取賦能信號RE￣/RE供給至輸出阻斷電路119。於調校序列中，將該設定工作比調整為目標工作比(例如工作比＝50%)。
讀取用DCC118具有工作週期修正電路118a、工作週期檢測電路118b、及修正量決定電路118c。於調校序列中，藉由工作週期修正電路118a、工作週期檢測電路118b、及修正量決定電路118c進行使設定工作比接近目標工作比之反饋動作。例如工作週期檢測電路118b對修正後之讀取賦能信號RE￣/RE之工作比進行檢測，當所檢測出之工作比與目標工作比(例如工作比＝50%)大致一致時，將修正量固定為當前之修正量，將DCC設為鎖定狀態。
輸出阻斷電路116配置於指令解碼器115與驅動器114之間。輸出阻斷電路116自指令解碼器115接收指令之解碼結果。輸出阻斷電路116例如相應於指令為指示批次執行模式之讀取用DCC之調整動作之調整指令，藉由阻斷對驅動器114之電源供給等，而使自驅動器114向端子群TM1之資料信號DQ[7：0]之輸出停止。即，輸出阻斷電路116使端子群TM1非活性化。
再者，當根據調整指令之執行已完成，將利用輸出阻斷電路116進行之電源供給之阻斷解除而再次開始電源供給時，驅動器114成為能夠向端子群TM1輸出應輸出之資料信號DQ[7：0]之狀態。
輸出控制電路117配置於指令解碼器115、讀取用DCC118、及輸出阻斷電路119之間。輸出控制電路117自指令解碼器115接收指令之解碼結果。輸出阻斷電路116例如相應於指令為指示批次執行模式之讀取用DCC之調整動作之調整指令，指示讀取用DCC118開始調整動作，並且指示輸出阻斷電路119停止資料選通信號DQS/DQS￣之輸出。
輸出阻斷電路119配置於輸出控制電路117與端子群TM3之間。輸出阻斷電路119能夠自讀取用DCC118接收調整後之讀取賦能信號RE￣/RE，將調整後之讀取賦能信號RE￣/RE作為資料選通信號DQS/DQS￣輸出至端子群TM3。輸出阻斷電路119若自輸出控制電路117接收到資料選通信號DQS/DQS￣之輸出停止之指示，則相應於該指示，停止對端子群TM3輸出資料選通信號DQS/DQS￣。即，輸出阻斷電路119使端子群TM3非活性化。
再者，若相應於調整指令之執行已完成而解除了輸出控制電路117之輸出停止之指示，則輸出阻斷電路119成為能夠將調整後之讀取賦能信號RE￣/RE作為資料選通信號DQS/DQS￣輸出至端子群TM3之狀態。
連接於通道CH2之各記憶體晶片CP2具有端子群TM1～TM3、記憶胞陣列111、及周邊電路112。端子群TM1～TM3、記憶胞陣列111、及周邊電路112分別與記憶體晶片CP1中之端子群TM1～TM3、記憶胞陣列111、及周邊電路112相同。
於讀取用DCC之調校序列SQ1中，半導體裝置1例如進行如圖3所示之動作。圖3係表示半導體裝置1之動作之波形圖。
介面晶片FBI於自主機HA接收到指示讀取用DCC之調整動作之調整指令CM1之情形時，將調整指令CM1供給至指令解碼器101，並且經由通道CH1供給至記憶體晶片CP1-1～CP1-4，經由通道CH2供給至記憶體晶片CP2-1～CP2-4。
於介面晶片FBI中，指令解碼器101將調整指令CM1解碼。指令解碼器101根據調整指令CM1，解釋為指示批次執行模式下之讀取用DCC之調整動作，指示讀取用DCC102及讀取用DCC103開始DCC之調整動作。
讀取用DCC102及讀取用DCC103若分別自主機HA經由端子1a2-1、1a2-2接收到讀取賦能信號RE￣/RE(讀取用時脈信號)，則使用讀取賦能信號RE￣/RE，開始用以使設定工作比接近目標工作比之反饋動作。
又，介面晶片FBI將利用讀取用DCC102調整後之讀取賦能信號RE￣/RE經由通道介面109及通道CH1廣播發送至複數個記憶體晶片CP1-1～CP1-4之端子群TM2。與此同時，介面晶片FBI將利用讀取用DCC102調整後之讀取賦能信號RE￣/RE經由通道介面109及通道CH2廣播發送至複數個記憶體晶片CP2-1～CP2-4之端子群TM2。
此時，對記憶體晶片CP1-1～CP1-4及CP2-1～CP2-4供給之讀取賦能信號RE￣/RE亦可為如下構成，即，於介面晶片FBI之讀取用DCC102被鎖定為止選通控制(停止)對各記憶體晶片之RE￣/RE輸出，於DCC102被鎖定後供給至各記憶體晶片。
於共有通道CH1、CH2之各記憶體晶片CP1、CP2中，指令解碼器115將調整指令CM1解碼。指令解碼器115根據調整指令CM1，解釋為指示批次執行模式下之讀取用DCC之調整動作，經由輸出控制電路117指示讀取用DCC118開始DCC之調整動作。讀取用DCC118成為能夠開始DCC之調整動作之狀態。
若相應於上述情況，連接於通道CH1之各記憶體晶片CP1-1～CP1-4中之讀取用DCC118分別接收到圖3所示之讀取賦能信號RE￣/RE(讀取用時脈信號)，則使用讀取賦能信號RE￣/RE開始用以使設定工作比接近目標工作比之反饋動作。與此同時，若連接於通道CH2之各記憶體晶片CP2-1～CP2-4中之讀取用DCC118分別接收到圖3所示之讀取賦能信號RE￣/RE(讀取用時脈信號)，則使用讀取賦能信號RE￣/RE，開始用以使設定工作比接近目標工作比之反饋動作。
此時，各記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4之端子群TM1均成為高阻抗狀態。因此，介面晶片FBI相應於自各記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4之端子群TM1經由通道介面109所接收到之高阻抗之信號，將虛設資料D1(例如全部為“0”)作為資料信號DQ[7：0]經由節點群N1及端子1a1-7、1a1-0回傳至主機HA。資料D1之尺寸係以成為資料D1之傳輸期間與足以利用介面晶片FBI及各記憶體晶片之DCC完成調整動作之期間對應之尺寸之方式預先決定。
又，各記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4之端子群TM3均成為高阻抗狀態。因此，介面晶片FBI相應於自各記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4之端子群TM3經由通道介面109所接收到之高阻抗之信號，產生替代之資料選通信號DQS/DQS￣。例如介面晶片FBI將利用讀取用DCC103調整後之讀取賦能信號RE￣/RE作為圖3所示之資料選通信號DQS/DQS￣經由節點群N3及端子1a3-1、1a3-2回傳至主機HA。
此處，共有通道CH1之記憶體晶片CP1-1～CP1-4之資料信號DQ、資料選通信號DQS/DQS￣若分別同時傳送，則可能於通道CH1上短路。共有通道CH2之記憶體晶片CP2-1～CP2-4之資料信號DQ、資料選通信號DQS/DQS￣若分別同時傳送，則可能於通道CH2上短路。若對複數個晶片(介面晶片FBI、記憶體晶片CP1、CP2)逐1晶片地進行DCC之調校以不使信號於通道CH1、CH2上發生短路，則有DCC之調校時間長時間化之傾向。
相對於此，於圖3所示之調校序列SQ1中，於接收構成指令CM1後，共有通道CH1、CH2之各記憶體晶片CP1、CP2接收讀取賦能信號RE￣/RE。於各記憶體晶片CP1、CP2中，藉由輸出控制電路117之控制，DCC118接收讀取賦能信號RE￣/RE而開始DCC之調整動作。又，於各記憶體晶片CP1、CP2中，藉由輸出阻斷電路116、119，端子群TM1、TM3成為高阻抗狀態。即，以如下方式進行控制：於接收指示DCC之調整動作之指令CM1後，停止自各記憶體晶片CP1、CP2向介面晶片FBI輸出資料信號DQ及資料選通信號DQS/DQS￣，自介面晶片FBI將虛設之資料信號DQ及虛設之資料選通信號DQS/DQS￣之輸出回傳至主機HA側。藉此，能夠對所有晶片批次執行讀取用DCC之調校，因此能夠大幅縮短DCC之調校執行時間。
如上所述，於第1實施形態中，於半導體裝置1中，批次執行各記憶體晶片CP1、CP2內之讀取用DCC118之調整動作與介面晶片FBI內之讀取用DCC102、103之調整動作。藉此，於半導體裝置1中，可有效率地進行各晶片之DCC之調整動作，可縮短總調校時間。
再者，介面晶片FBI及各記憶體晶片CP1、CP2應接收之調整指令CM1亦可作為用以指示讀取用DCC之構成動作之專用指令準備。
或者，調整指令CM1亦可與單獨執行時之調校指令相同，於該情形時，亦可為藉由設定特徵指令預先設定切換批次執行模式抑或單獨執行模式之暫存器之處理方式。於該情形時，切換批次執行模式抑或單獨執行模式之暫存器亦可設置於介面晶片FBI及各記憶體晶片CP1、CP2中之指令解碼器101、115內。
又，於讀取用DCC之調校序列SQ1中，亦可自各記憶體晶片CP1、CP2中選擇之1個記憶體晶片向介面晶片FBI輸出資料選通信號DQS/DQS￣。於該構成中，介面晶片FBI亦經由讀取用DCC103將資料選通信號DQS/DQS￣回傳至主機HA。
(第2實施形態)  接下來，對第2實施形態之半導體裝置1進行說明。以下，以與第1實施形態不同之部分為中心進行說明。
第1實施形態記載了對所有晶片批次執行讀取用DCC之調整動作之控制方法，但由於系統整體之負載電流較大，故有受負載電流影響而導致電源電壓發生變動等DCC於不穩定之狀態下被鎖定之可能性。
因此，於第2實施形態中，可選擇同時進行調校之晶片，對所有記憶體晶片中之每特定數之晶片(例如8個記憶體晶片中每4個晶片)同時執行(批次執行)讀取用DCC之調整動作。同時執行之晶片之選擇於調校執行前以藉由指令輸入之設定進行。例如，半導體裝置1以複數個調校序列分批執行各晶片(介面晶片FBI及各記憶體晶片CP1、CP2)之讀取用DCC之調整動作。即，半導體裝置1依次自主機HA接收分別指示分批執行模式下之讀取用DCC之調整動作的複數個調整指令，依次執行與複數個調整指令對應之複數個調校序列。
具體而言，於讀取用DCC之調校序列中，半導體裝置1如圖4所示進行於如下方面與第1實施形態不同之動作。圖4係表示半導體裝置1之動作之波形圖。
例如調整指令CM2可預先被決定為指示分批執行模式下之第1晶片群之讀取用DCC之調整動作的指令，調整指令CM3可預先被決定為指示分批執行模式下之第2晶片群之讀取用DCC之調整動作的指令。第1晶片群包含連接於介面晶片FBI及各通道CH1、CH2之第奇數號之記憶體晶片CP1-1、CP1-3、CP2-1、CP2-3。第2晶片群包含連接於介面晶片FBI及各通道CH1、CH2之第偶數號之記憶體晶片CP1-2、CP1-4、CP2-2、CP2-4。
於調校序列SQ2中，介面晶片FBI於自主機HA接收到調整指令CM2之情形時，將調整指令CM2供給至指令解碼器101，並且經由通道CH1供給至記憶體晶片CP1-1～CP1-4，經由通道CH2供給至記憶體晶片CP2-1～CP2-4。
介面晶片FBI之指令解碼器101將調整指令CM2解碼。指令解碼器101根據調整指令CM2，解釋為指示分批執行模式下之第1晶片群之讀取用DCC之調整動作，指示讀取用DCC102及讀取用DCC103開始DCC之調整動作。
於共有通道CH1、CH2之各記憶體晶片CP1-1～CP1-4、CP2-1～CP2-4中，指令解碼器115將調整指令CM2解碼。
於第奇數號之記憶體晶片CP1-1、CP1-3、CP2-1、CP2-3中，指令解碼器115根據調整指令CM2，解釋為指示分批執行模式下之讀取用DCC之調整動作，經由輸出控制電路117指示讀取用DCC118開始DCC之調整動作。讀取用DCC118成為能夠開始DCC之調整動作之狀態。讀取用DCC118若接收到圖4所示之讀取賦能信號RE￣/RE(讀取用時脈信號)，則使用讀取賦能信號RE￣/RE，開始用以使設定工作比接近目標工作比之反饋動作。此時，藉由輸出阻斷電路116、119使端子群TM1、TM3成為高阻抗狀態。即，藉由輸出阻斷電路116、119使端子群TM1、TM3非活性化。
於第偶數號之記憶體晶片CP1-2、CP1-4、CP2-2、CP2-4中，指令解碼器115根據調整指令CM2，解釋為不指示分批執行模式下之讀取用DCC之調整動作，不指示讀取用DCC118開始DCC之調整動作。讀取用DCC118不進行調整動作。即，讀取用DCC118如圖4中表示為「未執行(Unexecuted)」般，不接收讀取賦能信號RE￣/RE(讀取用時脈信號)，不開始用以使設定工作比接近目標工作比之反饋動作。
介面晶片FBI將虛設資料D2(例如全部為“0”)作為資料信號DQ[7：0]經由節點群N1及端子1a1-7、1a1-0回傳至主機HA。介面晶片FBI將利用讀取用DCC103調整後之讀取賦能信號RE￣/RE作為圖4所示之資料選通信號DQS/DQS￣經由節點群N3及端子1a3-1、1a3-2回傳至主機HA。
於調校序列SQ3中，將第奇數號之記憶體晶片CP1-1、CP1-3、CP2-1、CP2-3之動作與第偶數號之記憶體晶片CP1-2、CP1-4、CP2-2、CP2-4之動作相互替換，除此以外，進行與調校序列SQ2相同之動作。
如上所述，於第2實施形態中，於半導體裝置1中，可選擇同時執行(批次執行)DCC之調校之記憶體晶片數。例如各晶片之指令解碼器對分批執行模式下之調整指令進行解釋，可解釋本晶片是否應執行DCC之調校。藉此，由於可任意選擇同時執行之晶片，故相較將所有晶片批次執行，可抑制電源電壓之變動等，可穩定地使各晶片之DCC鎖定。
調整指令CM2、CM3亦可與單獨執行時之調校指令編號相同，於該情形時，亦可為如下處理方式：藉由設定特徵指令預先設定切換批次執行模式抑或單獨執行模式之暫存器、及批次執行模式時使哪一晶片群有效。
(第3實施形態)  接下來，對第3實施形態之半導體裝置1i進行說明。以下，以與第1實施形態及第2實施形態不同之部分為中心進行說明。
於第1實施形態中，例示了所有晶片批次執行讀取用DCC之控制，但搭載於介面晶片FBI之寫入用DCC必須個別地執行。
於第3實施形態中，設置能夠將來自主機HA之讀取賦能信號RE￣/RE與資料選通信號DQS/DQS￣同時輸入至介面晶片FBI的DCC調校用專用指令。進而，於介面晶片FBI中，追加於該專用指令接收時停止對主機HA輸出資料選通信號DQS/DQS￣之電路、停止對各記憶體晶片CP1、CP2輸出資料選通信號DQS/DQS￣之電路。藉此，可批次執行介面晶片FBI用之讀取用DCC102、103、寫入用DCC104之調整動作。此時，亦可與第1實施形態同樣地批次執行各記憶體晶片CP1、CP2之讀取用DCC118之調整動作。
具體而言，如圖5所示，於半導體裝置1i中，介面晶片FBI進而具有輸出阻斷(輸出OFF)電路305、輸出阻斷(輸出OFF)電路306、輸出阻斷(輸出OFF)電路307。圖5係表示半導體裝置1i之構成之圖。
輸出阻斷電路305配置於節點群N4與通道介面109之間。輸出阻斷電路305自指令解碼器101接收指令之解碼結果。輸出阻斷電路305相應於指令為指示批次執行模式之讀取用DCC、寫入用DCC之調整動作之調整指令，對各記憶體晶片CP1、CP2傳輸調整指令，但其後阻斷自主機HA接收之寫入資料D4向各記憶體晶片CP1、CP2之傳輸。即，輸出阻斷電路305將通道介面109與端子群1a1-7～1a1-0電性阻斷。
輸出阻斷電路306配置於讀取用DCC103與節點群N3之間。輸出阻斷電路306自指令解碼器101接收指令之解碼結果。輸出阻斷電路306例如相應於指令為指示批次執行模式之讀取用DCC、寫入用DCC之調整動作之調整指令，使自讀取用DCC103向節點群N3之資料選通信號DQS/DQS￣之輸出停止。
寫入用DCC104以設定工作比調整經由節點群N3接收之資料選通信號DQS/DQS￣之工作比，將調整後之資料選通信號DQS/DQS￣供給至節點群N6。於調校序列中，將該設定工作比調整為目標工作比(例如工作比＝50%)。
寫入用DCC104具有工作週期修正電路104a、工作週期檢測電路104b、及修正量決定電路104c。於調校序列中，藉由工作週期修正電路104a、工作週期檢測電路104b、及修正量決定電路104c進行使設定工作比接近目標工作比之反饋動作。例如工作週期檢測電路104b對修正後之資料選通信號DQS/DQS￣之工作比進行檢測，當所檢測出之工作比與目標工作比(例如工作比＝50%)大致一致時，則將修正量固定為當前之修正量，將DCC設為鎖定狀態。
輸出阻斷電路307配置於節點群N6與通道介面109之間。輸出阻斷電路307自指令解碼器101接收指令之解碼結果。輸出阻斷電路307例如相應於指令為指示批次執行模式之讀取用DCC、寫入用DCC之調整動作之調整指令，使自寫入用DCC104向各記憶體晶片CP1、CP2之資料選通信號DQS/DQS￣之輸出停止。即，輸出阻斷電路307將通道介面109與寫入用DCC104電性阻斷。
又，於讀取用DCC、寫入用DCC之調校序列SQ4中，半導體裝置1i如圖6所示進行於如下方面與第1實施形態不同之動作。圖6係表示半導體裝置1i之動作之波形圖。
於介面晶片FBI中，指令解碼器101將調整指令CM4解碼。指令解碼器101根據調整指令CM4，解釋為指示批次執行模式下之讀取用DCC、寫入用DCC之調整動作，指示讀取用DCC102、讀取用DCC103及寫入用DCC104開始DCC之調整動作。
當讀取用DCC102及讀取用DCC103分別自主機HA經由端子1a2-1、1a2-2接收到讀取賦能信號RE￣/RE(讀取用時脈信號)時，使用讀取賦能信號RE￣/RE開始用以使設定工作比接近目標工作比之反饋動作。當寫入用DCC104自主機HA經由端子1a3-1、1a3-2接收到資料選通信號DQS/DQS￣(寫入用時脈信號)時，使用資料選通信號DQS/DQS￣，開始用以使設定工作比接近目標工作比之反饋動作。
此時，輸出阻斷電路305自指令解碼器101接收指令之解碼結果，向各記憶體晶片CP1、CP2傳輸調整指令，但其後將自主機HA接收之寫入資料D4向各記憶體晶片CP1、CP2之傳輸阻斷。又，輸出阻斷電路306自指令解碼器101接收指令之解碼結果，使自讀取用DCC103向節點群N3之資料選通信號DQS/DQS￣之輸出停止。輸出阻斷電路307自指令解碼器101接收指令之解碼結果，使自寫入用DCC104向各記憶體晶片CP1、CP2之資料選通信號DQS/DQS￣之輸出停止。
藉此，可同時執行介面晶片FBI及各記憶體晶片CP1、CP2之讀取用DCC之調整動作與介面晶片FBI之寫入用DCC之調整動作。其結果為，可較第1實施形態進一步縮短DCC之總調校時間。
如上所述，於第3實施形態中，於半導體裝置1i中，批次執行介面晶片FBI之讀取用DCC之調整動作、各記憶體晶片CP1、CP2之讀取用DCC之調整動作及介面晶片FBI之寫入用DCC之調整動作。藉此，於半導體裝置1i中，可更有效率地進行各晶片之DCC之調整動作，可進而縮短總調校時間。
調整指令CM4亦可與單獨執行時之調校指令編號相同，於該情形時，亦可為如下處理方式：藉由設定特徵指令預先設定切換批次執行模式抑或單獨執行模式之暫存器、及批次執行模式時使哪一晶片群有效。
(第4實施形態)  接下來，對第4實施形態之半導體裝置1j進行說明。以下，以與第1實施形態～第3實施形態不同之部分為中心進行說明。
於第1實施形態～第3實施形態中，研究了用以實現複數個晶片之調校時間之縮短之方法，但於第4實施形態中，研究用以實現1個晶片之調校時間之縮短之方法。
於第1實施形態～第3實施形態中，介面晶片FBI將虛設資料D1～D4(參照圖3、圖4、圖6)回傳至主機HA之期間之長度被預先決定為足以使進行調整動作之DCC鎖定之時間(例如16 KB(1頁之尺寸)之資料傳輸之時間)。即，資料D1～D4之期間之長度存在較至DCC實際鎖定為止之時間長度大幅地變長之可能性。又，為了確認DCC實際鎖定，主機HA向半導體裝置發行狀況讀取指令，接收並確認來自半導體裝置之回應。該調校＋確認序列之時間存在較至DCC實際鎖定為止之時間長度進而大幅地變長之可能性。
因此，於第4實施形態中，各晶片將表示DCC之調整動作之進行狀況之狀況資訊轉換為主機HA能夠識別之密碼，將虛設資料D1～D4之一部分替換為該密碼並回傳至主機HA，藉此謀求調校＋確認序列之時間之縮短。
具體而言，如圖7所示，於半導體裝置1j中，介面晶片FBI進而具有接收器405a、驅動器406a、及鎖定狀況(Lock Status)通知電路407a。圖7係表示半導體裝置1j之構成之圖。
接收器405a配置於節點群N1與指令解碼器101之間。當接收器405a自主機HA接收到指令時，將該指令傳輸至指令解碼器101。
鎖定狀況通知電路407a配置於指令解碼器101、驅動器406a、讀取用DCC102、讀取用DCC103之間。鎖定狀況通知電路407a具有狀況暫存器及產生電路。鎖定狀況通知電路407a於狀況暫存器內確保第1位址及第2位址。第1位址係用以儲存狀況資訊之暫存器位址，該狀況資訊表示讀取用DCC102之調整動作之進行狀況。第2位址係用以儲存狀況資訊之暫存器位址，該狀況資訊表示讀取用DCC103之調整動作之進行狀況。鎖定狀況通知電路407a例如相應於自指令解碼器101接收到指示調整動作開始之解碼結果，將初始值儲存於狀況暫存器內之第1位址及第2位址。該初始值亦可為表示DCC之鎖定未完成之值。
讀取用DCC102能夠進行DCC之調整動作，並向鎖定狀況通知電路407a通知該調整動作之進行狀況。當鎖定狀況通知電路407a自讀取用DCC102接收到調整動作完成之通知時，將儲存於狀況暫存器內之第1位址之值自初始值變更為有效值。該有效值亦可為表示DCC之鎖定已完成之值。
同樣地，讀取用DCC103能夠進行DCC之調整動作，並向鎖定狀況通知電路407a通知該調整動作之進行狀況。當鎖定狀況通知電路407a自讀取用DCC103接收到調整動作完成之通知時，將儲存於狀況暫存器內之第2位址之值自初始值變更為有效值。該有效值亦可為表示DCC之鎖定已完成之值。
當鎖定狀況通知電路407a於狀況暫存器內之第1位址及第2位址中均儲存有效值時，藉由產生電路產生介面晶片FBI用密碼並輸出至驅動器406a。介面晶片FBI用密碼亦可為表示介面晶片FBI中之各DCC之鎖定已完成之代碼(即，位元型樣(bit pattern))。
驅動器406a配置於節點群N1與鎖定狀況通知電路407a之間。當驅動器406a自鎖定狀況通知電路407a接收到介面晶片FBI用密碼時，將該密碼經由節點群N1及端子1a1-7～1a1-0發送至主機HA。藉此，主機HA可接收介面晶片FBI用密碼，並根據該密碼，辨識出介面晶片FBI中之各DCC之鎖定已完成。
於連接於通道CH1之各記憶體晶片CP1中，周邊電路112a進而具有鎖定狀況通知電路117a。
鎖定狀況通知電路117a配置於指令解碼器115、驅動器114及讀取用DCC118之間。鎖定狀況通知電路117a具有狀況暫存器及產生電路。鎖定狀況通知電路117a於狀況暫存器內確保特定之位址。特定之位址係用以儲存狀況資訊之暫存器位址，該狀況資訊表示讀取用DCC118之調整動作之進行狀況。鎖定狀況通知電路117a例如相應於自指令解碼器115接收到指示調整動作之開始之解碼結果，將初始值儲存於狀況暫存器內之特定之位址。該初始值亦可為表示DCC之鎖定未完成之值。
讀取用DCC118能夠進行DCC之調整動作，並向鎖定狀況通知電路117a通知該調整動作之進行狀況。當鎖定狀況通知電路117a自讀取用DCC118接收到調整動作完成之通知時，將儲存於狀況暫存器內之特定之位址之值自初始值變更為有效值。該有效值亦可為表示DCC之鎖定已完成之值。
當鎖定狀況通知電路117a將有效值儲存於狀況暫存器內之特定之位址時，藉由產生電路產生記憶體晶片CP1用密碼並輸出至驅動器114。記憶體晶片CP1用密碼亦可為表示記憶體晶片CP1中之DCC之鎖定已完成之代碼(即，位元型樣)。當驅動器114自鎖定狀況通知電路117a接收到記憶體晶片CP1用密碼時，將該密碼經由端子群TM1及通道CH1發送至介面晶片FBI。
於鎖定狀況通知電路407a中，當通道介面109接收到記憶體晶片CP1用密碼時，將該密碼傳輸至鎖定狀況通知電路407a。鎖定狀況通知電路407a將傳輸而來之密碼輸出至驅動器406a。驅動器406a將該密碼經由節點群N1及端子1a1-7～1a1-0發送至主機HA。藉此，主機HA可接收記憶體晶片CP1用密碼，並根據該密碼辨識出記憶體晶片CP1中之DCC之鎖定已完成。
再者，關於連接於通道CH2之各記憶體晶片CP2，亦與連接於通道CH1之各記憶體晶片CP1相同。
例如，如圖8(a)中表示為「固定資料尺寸(Fixed Data Size)」般，介面晶片FBI將虛設資料D1回傳至主機HA之期間之長度被預先固定地決定為足以使DCC鎖定之時間。圖8(a)係表示資料D1之長度被固定地決定之情形時之半導體裝置之動作(調校＋確認序列SQ1')的波形圖。於該情形時，資料D1之期間之長度存在較至DCC實際鎖定為止之時間長度大幅地變長之可能性。又，為了確認DCC實際鎖定，主機HA向半導體裝置發行狀況讀取指令CM10，接收並確認來自半導體裝置之回應。該調校＋確認序列SQ1'之時間存在較至DCC實際鎖定為止之時間長度進而大幅變長之可能性。
另一方面，於第4實施形態中，如圖8(b)所示，各晶片於與調整指令CM5對應之調校＋確認序列SQ5執行中，進行將表示DCC是否鎖定之進行狀況(Status)之密碼(Pass Code)CD5載於資料信號DQ[7：0]之控制。圖8(b)係表示第4實施形態之半導體裝置1j之動作(調校＋確認序列SQ5)之波形圖。各晶片可於內部之DCC鎖定之時點向主機HA以密碼CD5通知該鎖定狀態。例如，資料信號DQ[7：0]上之資料型樣如表示為「任意資料尺寸(Arbitrary Data Size)」般，於未鎖定(Unlock)狀態下，介面晶片FBI將虛設資料D5回傳至主機HA之期間之長度設為任意之長度。而且，資料信號DQ[7：0]上之資料型樣可設為當DCC成為鎖定狀態時顯示密碼CD5之型樣。密碼CD5之型樣可於各晶片間為互不相同之型樣。各晶片亦可於(例如使各通道之每一晶片分時輸出等)資料信號DQ[7：0]上無其他密碼之期間輸出自身之密碼。藉此，於以短於所決定之期間之期間使DCC鎖定之情形時，主機HA可辨識出各晶片中之DCC之鎖定狀態，對各晶片立即停止調校序列SQ5。藉此，可大幅地縮短DCC之調校時間。
如上所述，於第4實施形態中，1個晶片將表示DCC之調整動作之進行狀況之狀況資訊轉換為主機HA能夠識別之密碼，將虛設之資料之一部分替換為該密碼並回傳至主機HA。藉此，於以短於所決定之期間之期間使DCC鎖定之情形時，可立即停止調校，因此與固定時間之序列相比，可針對每一晶片縮短DCC之調校＋確認序列之時間。
調整指令CM5亦可與單獨執行時之調校指令編號相同，於該情形時，亦可為如下處理方式：藉由設定特徵指令預先設定切換批次執行模式抑或單獨執行模式之暫存器、及於批次執行模式時使哪一晶片群有效。
(第5實施形態)  接下來，對第5實施形態之半導體裝置1k進行說明。以下，以與第1實施形態～第4實施形態不同之部分為中心進行說明。
第4實施形態係關於1個晶片例示了於調校執行中對主機HA側立即進行DCC鎖定之通知之控制，但於第5實施形態中，關於所有晶片批次執行該控制。
即，於第5實施形態中，與第1實施形態同樣地，對各記憶體晶片追加停止資料選通信號DQS/DQS￣之輸出之電路。進而，追加在內部之DCC鎖定之時點對資料信號DQ[7：0]輸出中之1位元設定旗標之電路，以對所積層之每一晶片每次輸出1位元之方式分配，且進行控制以使各記憶體晶片中資料信號DQ之輸出不發生短路。
具體而言，如圖9所示，於半導體裝置1k中，各記憶體晶片CP1、CP2之周邊電路112b進而具有輸出阻斷(輸出OFF)電路119b。圖9係表示半導體裝置1k之構成之圖。
輸出阻斷電路119b配置於端子群TM3與讀取用DCC118之間。輸出阻斷電路119b自讀取用DCC118接收調整後之讀取賦能信號RE￣/RE及去能信號DA。輸出阻斷電路119b於去能信號DA為無效位準之期間，將調整後之讀取賦能信號RE￣/RE作為資料選通信號DQS/DQS￣輸出至端子群TM3。輸出阻斷電路119b於去能信號DA為有效位準之期間，停止資料選通信號DQS/DQS￣向端子群TM3之輸出。
資料信號DQ[7：0]中之各位元被分配給連接於通道CH1之各記憶體晶片CP1-1～CP1-8之每一者作為其要使用之位元。各記憶體晶片CP1-1～CP1-8之鎖定狀況通知電路407a相應於來自讀取用DCC118之調整動作完成之通知，產生記憶體晶片CP1用旗標並設定於所分配之位元。例如記憶體晶片CP1-1之鎖定狀況通知電路407a將旗標設定於位元DQ[0]。記憶體晶片CP1-2之鎖定狀況通知電路407a將旗標設定於位元DQ[1]。記憶體晶片CP1-8之鎖定狀況通知電路407a將旗標設定於位元DQ[7]。鎖定狀況通知電路407a將設定了旗標之位元經由驅動器114、端子群TM1、通道CH1輸出至介面晶片FBI。
同樣地，資料信號DQ[7：0]中之各位元被分配給連接於通道CH2之各記憶體晶片CP2-1～CP2-8之每一者作為其要使用之位元。各記憶體晶片CP2-1～CP2-8之鎖定狀況通知電路407a相應於來自讀取用DCC118之調整動作完成之通知，產生記憶體晶片CP2用旗標並設定於所分配之位元。例如，記憶體晶片CP2-1之鎖定狀況通知電路407a將旗標設定於位元DQ[0]。記憶體晶片CP2-2之鎖定狀況通知電路407a將旗標設定於位元DQ[1]。記憶體晶片CP2-8之鎖定狀況通知電路407a將旗標設定於位元DQ[7]。鎖定狀況通知電路407a將設定了旗標之位元經由驅動器114、端子群TM1、通道CH2輸出至介面晶片FBI。
介面晶片FBI之通道介面109例如可對通道CH1、CH2與鎖定狀況通知電路407a之連接進行分時切換。藉此，可大致即時地向鎖定狀況通知電路407a通知是否已對資料信號DQ[7：0]中之各位元設立旗標。鎖定狀況通知電路407a確認是否已對資料信號DQ[7：0]中之各位元設立旗標，當所有位元中已設立旗標時，將表示已對與其通道對應之所有記憶體晶片完成鎖定之有效值保持於鎖定狀況通知電路407a。當鎖定狀況通知電路407a關於內部之DCC、通道CH1之所有記憶體晶片CP1之DCC及通道CH2之所有記憶體晶片CP2之DCC均保持有效值時，產生表示所有晶片中已完成鎖定之密碼並輸出至驅動器406a。驅動器406a將該密碼經由節點群N1及端子1a1-7～1a1-0發送至主機HA。藉此，主機HA可接收密碼，並根據該密碼，辨識出所有晶片中之DCC之鎖定已完成。
例如，如圖10所示，各晶片於與調整指令CM6對應之調校＋確認序列SQ6執行中，進行將表示DCC是否鎖定之進行狀況之狀況資訊載於資料信號DQ[7：0]之控制。圖10係表示第5實施形態之半導體裝置1k之動作(調校＋確認序列SQ6)之波形圖。
介面晶片FBI根據調整指令CM6，開始DCC之調整動作，並且將虛設資料D6發送至主機HA。當內部之DCC鎖定時，介面晶片FBI將表示內部之DCC已鎖定之有效值保持於鎖定狀況通知電路407a。
記憶體晶片CP1-1根據調整指令CM6，開始DCC之調整動作，將旗標設為初始值(Unlock)並設定於位元DQ[0]，將資料信號DQ[7：0]中之其他位元DQ[7：1]與資料選通信號DQS/DQS￣分別設為高阻抗狀態。記憶體晶片CP1-1於內部之DCC鎖定之時點將旗標設為有效值(Lock)並設定於位元DQ[0]。此時，記憶體晶片CP1-1將資料信號DQ[7：0]中之其他位元DQ[7：1]維持為高阻抗狀態。
記憶體晶片CP1-8根據調整指令CM6，開始DCC之調整動作，將旗標設為初始值(Unlock)並設定於位元DQ[7]，將資料信號DQ[7：0]中之其他位元DQ[6：0]與資料選通信號DQS/DQS￣分別設為高阻抗狀態。記憶體晶片CP1-8於內部之DCC鎖定之時點將旗標設為有效值(Lock)並設定於位元DQ[7]。此時，記憶體晶片CP1-8將資料信號DQ[7：0]中之其他位元DQ[6：0]維持為高阻抗狀態。
當於通道CH1與鎖定狀況通知電路407a連接之狀態下對所有位元DQ[0]～DQ[7]設定旗標之有效值(設立旗標)時，介面晶片FBI將表示連接於通道CH1之所有記憶體晶片CP1-1～CP1-8之DCC已鎖定之有效值保持於鎖定狀況通知電路407a。
又，記憶體晶片CP2-1根據調整指令CM6，開始DCC之調整動作，將旗標設為初始值(Unlock)並設定於位元DQ[0]，將資料信號DQ[7：0]中之其他位元DQ[7：1]與資料選通信號DQS/DQS￣分別設為高阻抗狀態。記憶體晶片CP2-1於內部之DCC鎖定之時點將旗標設為有效值(Lock)並設定於位元DQ[0]。此時，記憶體晶片CP2-1將資料信號DQ[7：0]中之其他位元DQ[7：1]維持為高阻抗狀態。
記憶體晶片CP2-8根據調整指令CM6開始DCC之調整動作，將旗標設為初始值(Unlock)並設定於位元DQ[7]，將資料信號DQ[7：0]中之其他位元DQ[6：0]與資料選通信號DQS/DQS￣分別設為高阻抗狀態。記憶體晶片CP2-8於內部之DCC鎖定之時點將旗標設為有效值(Lock)並設定於位元DQ[7]。此時，記憶體晶片CP2-8將資料信號DQ[7：0]中之其他位元DQ[6：0]維持為高阻抗狀態。
當於通道CH2與鎖定狀況通知電路407a連接之狀態下對所有位元DQ[0]～DQ[7]設定旗標之有效值(設立旗標)時，介面晶片FBI將表示連接於通道CH2之所有記憶體晶片CP2-1～CP2-8之DCC已鎖定之有效值保持於鎖定狀況通知電路407a。當鎖定狀況通知電路407a關於內部之DCC、連接於通道CH1之所有記憶體晶片CP1-1～CP1-8之DCC、及連接於通道CH2之所有記憶體晶片CP2-1～CP2-8之DCC均保持表示DCC已鎖定之有效值時，產生表示所有DCC已鎖定之密碼CD6並發送至主機HA。藉此，主機HA可接收密碼，並根據該密碼，辨識出所有晶片中之DCC之鎖定已完成。
如此，於圖10所示之調校序列SQ6中，於接收調整指令CM6後，於各記憶體晶片中，使資料信號DQ[7：0]中之各位元中所分配之位元選擇性地輸出旗標，停止其他位元之輸出。旗標係以其值表示DCC之調整動作之進行狀況，以初始值表示鎖定未完成，以有效值表示鎖定完成。介面晶片對資料信號DQ[7：0]中之各位元進行監視，針對每一位元，於設立旗標之時點產生與該位元對應之晶片用密碼並發送至主機HA。藉此，於以短於所決定之期間之期間使DCC鎖定之情形時，可大致即時地通知給主機HA，可藉由主機HA，立即對所有晶片批次執行停止調校。
如上所述，於第5實施形態中，複數個晶片相互並行地將表示DCC之調整動作之進行狀況之狀況資訊替換為虛設之資料之一部分並回傳至主機HA。藉此，可對複數個晶片批次執行DCC之調整動作之執行及確認，於以短於所決定之期間之期間使DCC鎖定之情形時，可立即停止調校，因此可進而縮短DCC之調校＋確認序列之時間。
再者，連接於各通道CH1、CH2之記憶體晶片CP1、CP2之數量亦可少於資料信號DQ[7：0]之位元數。於該情形時，亦可將連接於各通道CH1、CH2之各記憶體晶片CP1、CP2分配於資料信號DQ[7：0]中之1位元，並進行控制以不使各記憶體晶片CP1、CP2中資料信號DQ之輸出於通道CH1、CH2上發生短路。
調整指令CM6亦可與單獨執行時之調校指令編號相同，於該情形時，亦可為如下處理方式：藉由設定特徵指令預先設定切換批次執行模式抑或單獨執行模式之暫存器、及批次執行模式時使哪一晶片群有效。
(第6實施形態)  接下來，對第6實施形態之半導體裝置1r進行說明。以下，以與第1實施形態～第5實施形態不同之部分為中心進行說明。
於第5實施形態中，可將能夠以1個指令針對每一通道指示及確認DCC之調整動作之晶片數限制於資料信號之位元數以下。例如於資料信號DQ[7：0]之位元數為8位元之情形時，可將能夠以1個指令針對每一通道指示及確認DCC之調整動作之晶片數限制於8以下。
因此，於第6實施形態中，以1個指令針對每一通道，關於複數個記憶體晶片依次進行DCC鎖定完成之狀況資訊之輸出。例如，當某一記憶體晶片進行DCC之調校，DCC鎖定時，於資料信號DQ[7：0]上輸出DCC鎖定完成之狀況資訊(例如晶片ID)。當下一記憶體晶片辨識出於資料信號DQ[7：0]上輸出有狀況資訊時，視為上一記憶體晶片之DCC之調校結束，進行DCC之調校。此時，某一記憶體晶片向資料信號DQ[7：0]輸出高阻抗。下一記憶體晶片在DCC鎖定時，於資料信號DQ[7：0]上輸出狀況資訊。針對每一通道，關於複數個記憶體晶片依次進行該控制。當自最後之記憶體晶片輸出狀況資訊時，介面晶片相應於內部之DCC鎖定而產生密碼並發送至主機HA。藉此，可使能夠以1個指令針對每一通道指示及確認DCC之調整動作之晶片數多於資料信號之位元數。
具體而言，如圖11所示，於半導體裝置1r中，各記憶體晶片CP1、CP2之周邊電路112c進而具有狀況監視(DCC Status Monitor)電路116c。圖11係表示半導體裝置1r之構成之圖。狀況監視電路116c對通道CH1、CH2中之資料信號DQ[7：0]之狀態進行監視。
將連接於各通道CH1、CH2之記憶體晶片數設為N(N為2以上之整數)。例示通道CH1。對連接於通道CH1之各記憶體晶片CP1-1～CP1-N預先分配晶片編號1～N，按照晶片編號依序進行對應調整指令之DCC之調整動作之進行狀況之確認。於記憶體晶片CP1中，狀況監視電路116c對資料信號DQ[7：0]上是否輸出有上一記憶體晶片之密碼進行監視。當狀況監視電路116c監視到輸出有上一記憶體晶片之密碼時，將該監視結果經由指令解碼器115通知給鎖定狀況通知電路117a。鎖定狀況通知電路117a相應於資料信號DQ[7：0]上輸出有上一記憶體晶片之密碼，於內部之DCC鎖定時產生密碼並輸出至驅動器114。驅動器114將該密碼經由端子群TM1及通道CH1發送至介面晶片FBI。當經過特定之時間(例如下一記憶體晶片足以監視資料信號DQ[7：0]上之密碼之時間)時，鎖定狀況通知電路117a將高阻抗輸出至驅動器114。驅動器114將該高阻抗傳遞至端子群TM1及通道CH1。再者，關於通道CH2，亦與通道CH1相同。
介面晶片FBI之通道介面109例如可對通道CH1、CH2與鎖定狀況通知電路407a之連接進行分時切換。藉此，連接於通道CH1、CH2之最後之記憶體晶片CP1-N、CP2-N之狀況資訊可大致即時地傳輸至鎖定狀況通知電路407a。當傳輸最後之記憶體晶片CP1-N、CP2-N之狀況資訊時，鎖定狀況通知電路407a相應於內部之DCC鎖定而產生密碼並輸出至驅動器406a。驅動器406a將該密碼經由節點群N1及端子1a1-7～1a1-0發送至主機HA。藉此，主機HA可接收密碼，並根據該密碼辨識出記憶體晶片CP1、CP2及介面晶片FBI中之DCC之鎖定已完成。
例如，進行如圖12所示之調校＋確認序列SQ7-1～SQ7-N。圖12係表示第6實施形態之半導體裝置1r之動作(調校＋確認序列SQ7)之波形圖。以下，關於連接於通道CH1之各記憶體晶片CP1-1～CP1-N與介面晶片FBI例示N＝256之情形時之序列，但關於連接於通道CH2之各記憶體晶片CP2-1～CP2-N與介面晶片FBI，亦同樣如此。
晶片CP1-1於調校中輸出全部為“0”之資料D7-1作為資料信號DQ[7：0]，當調校完成且DCC已鎖定時，將晶片ID“0x01”作為狀況資訊CD7-1以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-2於調校中對資料信號DQ[7：0]之狀態進行監視，等待成為“0x01”(狀況資訊CD7-1)。
記憶體晶片CP1-2於對資料信號DQ[7：0]之“0x00”→“0x01”之序列進行檢測後，若完成自身之調校，則將晶片ID“0x02”作為狀況資訊CD7-2以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-2於對資料信號DQ[7：0]之“0x00”→“0x01”之序列進行檢測後，若未完成自身之調校，則將上一記憶體晶片之晶片ID“0x01”作為資料D7-2輸出，若完成調校且DCC已鎖定，則將晶片ID“0x02”作為狀況資訊CD7-2以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-3於調校中對資料信號DQ[7：0]之狀態進行監視，等待成為“0x02”(狀況資訊CD7-2)。
記憶體晶片CP1-3於對資料信號DQ[7：0]之“0x01”→“0x02”之序列進行檢測後，若完成自身之調校，則將“0x03”作為狀況資訊CD7-3以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-3於對資料信號DQ[7：0]之“0x01”→“0x02”之序列進行檢測後，若未完成自身之調校，則將上一記憶體晶片之晶片ID“0x02”作為資料D7-3輸出，若完成調校且DCC已鎖定，則將晶片ID“0x03”作為狀況資訊CD7-3以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-256於調校中對資料信號DQ[7：0]之狀態進行監視，等待成為“0xFF”(狀況資訊CD7-255)。
記憶體晶片CP1-256於對資料信號DQ[7：0]之“0xFE”→“0xFF”之序列進行檢測後，若完成自身之調校，則將“0x00”作為狀況資訊CD7-256以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-256於對資料信號DQ[7：0]之“0xFE”→“0xFF”之序列進行檢測後，若未完成自身之調校，則將上一記憶體晶片之晶片ID“0xFF”作為資料D7-256輸出，若完成調校且DCC已鎖定，則將晶片ID“0x00”作為狀況資訊CD7-256以固定期間輸出，其後設為高阻抗(Hi-z)。
介面晶片FBI於調校中對資料信號DQ[7：0]之狀態進行監視，等待成為“0x00”(狀況資訊CD7-256)。
介面晶片FBI於對資料信號DQ[7：0]之“0xFF”→“0x00”之序列進行檢測後，若完成自身之調校，則視為通道CH1之所有晶片及本晶片之DCC之鎖定完成，產生密碼CD7-all並以固定期間輸出，其後設為高阻抗(Hi-z)。
記憶體晶片CP1-256於對資料信號DQ[7：0]之“0xFF”→“0x00”之序列進行檢測後，若未完成自身之調校，則繼續輸出虛設資料D7-all。記憶體晶片CP1-256於調校完成且DCC鎖定時，視為通道CH1之所有晶片及本晶片之DCC之鎖定完成，產生密碼CD7-all並以固定期間輸出，其後設為高阻抗(Hi-z)。
如上所述，於第6實施形態中，以1個指令針對每一通道，關於複數個記憶體晶片依次進行DCC鎖定完成之狀況資訊之輸出。藉此，可使能夠以1個指令針對每一通道指示及確認DCC之調整動作之晶片數多於資料信號之位元數。
再者，介面晶片FBI之通道介面109例如可對通道CH1、CH2與鎖定狀況通知電路407a之連接進行分時切換。於該情形時，介面晶片FBI亦可針對各通道CH1、CH2確認於資料信號DQ[7：0]上是否輸出有狀況資訊CD7-256。介面晶片FBI若於對通道CH1、CH2切換連接之期間，於資料信號DQ[7：0]上輸出有狀況資訊CD7-256，則將表示關於與該通道對應之所有記憶體晶片已完成鎖定之有效值保持於鎖定狀況通知電路407a。鎖定狀況通知電路407a若關於內部之DCC、通道CH1之所有記憶體晶片CP1之DCC及通道CH2之所有記憶體晶片CP2之DCC均保持有效值，則產生表示所有晶片中已完成鎖定之密碼並輸出至驅動器406a。驅動器406a將該密碼經由節點群N1及端子1a1-7～1a1-0發送至主機HA。藉此，主機HA可接收密碼，並根據該密碼辨識出所有晶片中之DCC之鎖定已完成。
又，各記憶體晶片亦可於自身之序列輸出完成之時間點停止讀取賦能信號RE￣/RE之接收等，進入低耗電模式。
調整指令CM7亦可與單獨執行時之調校指令編號相同，於該情形時，亦可為如下處理方式：藉由設定特徵指令預先設定切換批次執行模式抑或單獨執行模式之暫存器、及於批次執行模式時使哪一晶片群有效。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意欲限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明主旨之範圍進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等範圍。
[相關申請案]  本申請案享有將日本專利申請案2019-163202號(申請日：2019年9月6日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體裝置 1a:外部端子群 1a1-7～1a1-0:端子 1a2-1:端子 1a2-2:端子 1a3-1:端子 1a3-2:端子 1i:半導體裝置 1j:半導體裝置 1k:半導體裝置 1r:半導體裝置 101:指令解碼器 102:讀取用DCC 102a:工作週期修正電路 102b:工作週期檢測電路 102c:修正量決定電路 103:讀取用DCC 103a:工作週期修正電路 103b:工作週期檢測電路 103c:修正量決定電路 104:寫入用DCC 104a:工作週期修正電路 104b:工作週期檢測電路 104c:修正量決定電路 109:通道介面 111:記憶胞陣列 112:周邊電路 112a:周邊電路 112b:周邊電路 112c:周邊電路 113:接收器 114:驅動器 115:指令解碼器 116:輸出阻斷電路 116c:狀況監視電路 117:輸出控制電路 117a:鎖定狀況通知電路 118:讀取用DCC 118a:工作週期修正電路 118b:工作週期檢測電路 118c:修正量決定電路 119:輸出阻斷電路 119b:輸出阻斷電路 305:輸出阻斷電路 306:輸出阻斷電路 307:輸出阻斷電路 405a:接收器 406a:驅動器 407a:鎖定狀況通知電路 CD5:密碼 CD7-1:狀況資訊 CD7-2:狀況資訊 CD7-3:狀況資訊 CD7-256:狀況資訊 CD7-all:密碼 CH1:通道 CH2:通道 CM1:調整指令 CM2:調整指令 CM3:調整指令 CM4:調整指令 CM5:調整指令 CM6:調整指令 CM7:調整指令 CM10:狀況讀取指令 CP1:記憶體晶片 CP1-1～CP1-N:記憶體晶片 CP2:記憶體晶片 CP2-1～CP2-N:記憶體晶片 D1:虛設資料 D2:虛設資料 D4:寫入資料 D5:虛設資料 D6:虛設資料 D7-1:資料 D7-2:資料 D7-3:資料 D7-256:資料 D7-all:虛設資料 FBI:介面晶片 HA:主機 N1～N6:節點群 SQ1:調校序列 SQ1':調校＋確認序列 SQ2:調校序列 SQ3:調校序列 SQ4:調校序列 SQ5:調校＋確認序列 SQ6:調校＋確認序列 SQ7-1～SQ7-N:調校＋確認序列 SYS:系統 TM1:端子群 TM2:端子群 TM3:端子群
圖1係表示應用第1實施形態之半導體裝置之系統之構成的圖。  圖2係表示第1實施形態之半導體裝置之構成之圖。  圖3係表示第1實施形態之半導體裝置之動作之波形圖。  圖4係表示第2實施形態之半導體裝置之動作之波形圖。  圖5係表示第3實施形態之半導體裝置之構成之圖。  圖6係表示第3實施形態之半導體裝置之動作之波形圖。  圖7係表示第4實施形態之半導體裝置之構成之圖。  圖8(a)及(b)係表示第4實施形態之半導體裝置之動作之波形圖。  圖9係表示第5實施形態之半導體裝置之構成之圖。  圖10係表示第5實施形態之半導體裝置之動作之波形圖。  圖11係表示第6實施形態之半導體裝置之構成之圖。  圖12係表示第6實施形態之半導體裝置之動作之波形圖。
CM1:調整指令
CP1-1:記憶體晶片
CP2-4:記憶體晶片
D1:虛設資料
FBI:介面晶片
SQ1:調校序列

Claims (9)

  1. 一種半導體裝置，其包含： 第1晶片，其電性連接於被輸入來自主機裝置之信號之端子；及 第2晶片，其電性連接於上述第1晶片； 上述第2晶片具有調整週期信號之工作比之第1工作調整電路， 上述第1晶片具有調整週期信號之工作比之第2工作調整電路， 上述第1工作調整電路於第1期間進行第1調整動作，上述第2工作調整電路於第2期間進行第2調整動作，上述第1期間與上述第2期間具有重疊之期間。
  2. 如請求項1之半導體裝置，其中 上述第2晶片具有： 資料端子； 選通端子； 第1輸出阻斷電路，其使上述資料端子非活性化；及 第2輸出阻斷電路，其使上述選通端子非活性化；且 於上述第1輸出阻斷電路使上述資料端子非活性化，且上述第2輸出阻斷電路使上述選通端子非活性化之狀態下，上述第1工作調整電路進行上述第1調整動作，上述第2工作調整電路進行上述第2調整動作。
  3. 如請求項1之半導體裝置，其進而包含電性連接於上述第1晶片之第3晶片， 上述第3晶片具有： 第3工作調整電路； 資料端子； 選通端子； 第3輸出阻斷電路，其使上述資料端子非活性化；及 第4輸出阻斷電路，其使上述選通端子非活性化； 上述第2晶片經由第1通道電性連接於上述第1晶片， 上述第3晶片經由第2通道電性連接於上述第1晶片， 於上述第1輸出阻斷電路使上述資料端子非活性化，且上述第2輸出阻斷電路使上述選通端子非活性化之狀態下，上述第1工作調整電路進行上述第1調整動作，上述第2工作調整電路進行上述第2調整動作， 於上述第3輸出阻斷電路使上述資料端子非活性化，且上述第4輸出阻斷電路使上述選通端子非活性化之狀態下，藉由上述第3工作調整電路進行第3調整動作之第3期間不與上述第1期間重疊。
  4. 如請求項1之半導體裝置，其中 上述第1工作調整電路及上述第2工作調整電路分別調整上述第2晶片之讀取動作用之信號的工作週期， 上述第1晶片進而具有第4工作調整電路，該第4工作調整電路調整上述第2晶片之寫入動作用之信號的工作週期工作調整電路， 上述第4工作調整電路於第4期間進行第4調整動作，上述第1期間、上述第2期間及上述第4期間具有重疊之期間。
  5. 如請求項4之半導體裝置，其中 上述第2晶片具有： 資料端子； 選通端子； 第1輸出阻斷電路，其使上述資料端子非活性化；及 第2輸出阻斷電路，其使上述選通端子非活性化； 上述第1晶片具有： 介面，其與上述第2晶片電性連接；及 第5輸出阻斷電路，其能夠使上述介面與上述第4工作調整電路電性阻斷； 於上述第1輸出阻斷電路使上述資料端子非活性化，且上述第2輸出阻斷電路使上述選通端子非活性化，並且上述第5輸出阻斷電路使上述介面與上述第4工作調整電路電性阻斷之狀態下，上述第1工作調整電路進行上述第1調整動作，上述第2工作調整電路進行上述第2調整動作，上述第4工作調整電路進行第4調整動作。
  6. 一種半導體裝置，其包含： 第1晶片，其電性連接於外部端子；及 第2晶片，其電性連接於上述第1晶片； 上述第2晶片具有： 第1資料端子； 第1工作調整電路，其進行第1選通信號之調整動作，且輸出於上述調整動作中經調整之第1選通信號；及 第1通知電路，其於上述經調整之第1選通信號之輸出開始後且結束前，將表示上述第1工作調整電路之調整動作之進行狀況的第1狀態資訊輸出至上述第1資料端子； 上述第1晶片具有與上述第1資料端子電性連接之介面，且 上述第1晶片將經由上述介面輸入之上述第1狀態資訊經由上述外部端子輸出。
  7. 如請求項6之半導體裝置，其進而具備電性連接於上述第1晶片之第3晶片， 上述第3晶片具有： 第2資料端子； 第2工作調整電路，其進行第2選通信號之調整動作，且輸出於上述調整動作中經調整之第2選通信號；及第2通知電路，其於上述經調整之第2選通信號之輸出開始後且結束前，將表示上述第2工作調整電路之調整動作之進行狀況的第2狀態資訊輸出至上述第2資料端子； 上述介面電性連接於上述第2資料端子， 上述第1晶片係 將經由上述介面輸入之上述第2狀態資訊經由上述外部端子輸出， 活性化上述第1資料端子， 確認自上述經活性化之上述第1資料端子輸出之上述第1狀態資訊， 於上述經確認之上述第1狀態資訊中包含上述第1工作調整電路之調整動作已完成之資訊的情形時，使上述第1資料端子非活性化， 於使上述第1資料端子非活性化後，活性化上述第2資料端子， 確認自上述經活性化之上述第2資料端子輸出之上述第2狀態資訊， 於上述經確認之上述第2狀態資訊中包含上述第2工作調整電路之調整動作已完成之資訊的情形時，使上述第2資料端子非活性化。
  8. 如請求項6之半導體裝置，其中 上述第1晶片進而具有： 第2工作調整電路，其進行第2選通信號之調整動作，且輸出於上述調整動作中經調整之第2選通信號；及 第2通知電路，其於上述經調整之第2選通信號之輸出開始後且結束前將表示上述第2工作調整電路之調整動作之進行狀況的第2狀態資訊輸出至上述外部端子。
  9. 一種半導體裝置之控制方法，該半導體裝置包含：第1晶片，其電性連接於被輸入來自主機裝置之信號之端子且包含第2工作調整電路；及第2晶片，其電性連接於上述第1晶片且包含第1工作調整電路；該半導體裝置之控制方法係 於第1期間，上述第1工作調整電路進行調整週期信號之工作比之第1調整動作， 於第2期間，上述第2工作調整電路進行調整週期信號之工作比之第2調整動作，且 上述第1期間與上述第2期間具有重疊之期間。
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