CN104012002B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN104012002B
CN104012002B CN201180076035.8A CN201180076035A CN104012002B CN 104012002 B CN104012002 B CN 104012002B CN 201180076035 A CN201180076035 A CN 201180076035A CN 104012002 B CN104012002 B CN 104012002B
Authority
CN
China
Prior art keywords
circuit
delay
retardation
adjustment circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180076035.8A
Other languages
English (en)
Other versions
CN104012002A (zh
Inventor
饭岛正章
出口光宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN201710147817.5A priority Critical patent/CN106936421B/zh
Publication of CN104012002A publication Critical patent/CN104012002A/zh
Application granted granted Critical
Publication of CN104012002B publication Critical patent/CN104012002B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/159—Applications of delay lines not covered by the preceding subgroups

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。

Description

半导体装置
技术领域
本发明涉及具备在与存储器装置之间进行数据的输入输出的接口电路的半导体装置，特别涉及在与双倍数据速率(DDR： Double data rate)的同步存储器(SynchronousMemory)之间进行数据的输入输出的半导体装置。
背景技术
作为以双倍数据速率进行数据的输入输出的同步存储器，已知例如DDR-SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)。DDR-SDRAM为了进行时钟同步方式的高速通信，输出数据信号和与其同步的选通信号。DDR-SDRAM输出的数据信号的边缘和选通信号的边缘一致。
在接受从DDR-SDRAM输出了的数据信号以及选通信号的接口电路中，需要使所接收的选通信号延迟1/4周期量的延迟电路。通过使输入了的选通信号延迟1/4周期量(90度的相位量)，能够在选通信号的上升沿边缘以及下降沿边缘这两者的定时取入数据信号。
作为用于调整选通信号的延迟量的电路，例如，已知日本特开2008-311999号公报(专利文献1)记载的电路。该电路包括延迟量可变的可变延迟部、相位比较部、以及延迟控制部。相位比较部比较来自输入缓冲门的选通信号的相位和来自可变延迟部的延迟信号的相位。延迟控制部根据相位比较部的比较结果设定可变延迟部的延迟量。
从上述接口电路供给DDR-SDRAM的动作时钟作为外部时钟。DDR-SDRAM与该外部时钟同步地进行数据的输入输出。因此，在DDR-SDRAM中，设置了再生与外部时钟准确地同步了的内部时钟的再生电路。作为这样的再生电路，例如，使用了PLL(Phase lock loop，锁相回路)电路(例如参照日本特开2000-323969号公报(专利文献2))、或者DLL(Delay LockLoop，延迟锁定回路)电路(例如参照日本特开2009-21706号公报(专利文献3))、或者SMD(Synchronous Mirror Delay，同步镜像延迟)电路(例如参照日本特开2000-311028号公报(专利文献4))等。
现有技术文献
专利文献
专利文献1：日本特开2008-311999号公报
专利文献2：日本特开2000-323969号公报
专利文献3：日本特开2009-21706号公报
专利文献4：日本特开2000-311028号公报
发明内容
但是，在上述接口电路中设置的延迟电路中，需要使延迟电路的延迟量与选通信号的频率、即存储器装置的动作频率对应的目标延迟准确地一致。特别，近年来的存储器装置为了进行低功耗化，有时需要切换存储器装置的动作频率来使用。因此，需要针对比以往更宽的频率范围调整延迟量。
通常，延迟电路由级联连接了的多个延迟元件(例如反相器)构成。通过切换选通信号所通过的延迟元件的级数来调整选通信号的延迟量。因此，以往，为了对应于广大的频率范围，无法避免延迟元件数的增大，导致了延迟电路的面积增大。
另一方面，在单纯地增大了各个延迟元件的延迟量的情况下，针对与存储器装置的动作频率对应的目标延迟的误差增大。其结果，产生从存储器装置读出数据时的准备(set up)时间或者保持时间的余量减少这样的问题。
本发明的目的在于，在具备了从存储器装置接受数据信号以及选通信号的接口电路的半导体装置中，能够尽可能抑制使选通信号延迟的延迟电路的面积增大，并且能够针对更宽的频率范围进行准确的延迟量调整。
本发明的一种实施方式的半导体装置具备生成设定了的频率的时钟信号的时钟生成器、和接口电路。接口电路根据时钟信号向外部存储器装置供给动作时钟，从外部存储器装置接收数据信号以及选通信号。接口电路包括使所接收的选通信号延迟的延迟电路、和在由延迟电路延迟了的选通信号的边缘的定时对数据信号进行采样的数据检测电路。延迟电路包括第1调整电路、和与第1调整电路串联地连接了的第2调整电路。第1调整电路能够按照与时钟信号的设定频率对应的多个阶段，调整选通信号的延迟量。第2调整电路能够以比第1调整电路细的精度来调整选通信号的延迟量。
根据上述实施方式，使选通信号延迟的延迟电路包括第1调整电路、和能够实现比第1调整电路更细的精度调整的第2调整电路。根据时钟信号的设定频率，按照多个阶段，调整第1调整电路的延迟量，所以能够抑制延迟电路的面积增大，并且针对更宽的频率范围进行准确的延迟量调整。
附图说明
图1是示出本发明的实施方式1的半导体装置1的结构的框图。
图2是示出图1的接口电路5的一部分的结构的框图。
图3是示意地示出选通信号DQS、数据信号DQ、以及延迟后的选通信号DQS90的波形的图。
图4是示意地示出时钟信号CLKa、CLKb以及延迟脉冲DQS90的波形的图。
图5是示出图2的延迟量调整电路27的结构的一个例子的图。
图6是示出图2的偏置调整电路26的结构的一个例子的图。
图7是示出图1的存储器控制器4中存储了的变换表格的一个例子的图。
图8是示意地示出在比较例的DQS延迟电路中延迟代码与延迟量的关系的图(在延迟量的切换幅度比较大的情况下)。
图9是示意地示出在比较例的DQS延迟电路中延迟代码与延迟量的关系的图(在延迟量的切换幅度比较小的情况下)。
图10是示意地示出在图6的DQS延迟电路25中延迟代码41与延迟量的关系的图。
图11是示出在各个延迟元件DE的延迟量变化了的情况下的延迟代码与DQS延迟电路25的延迟量的关系的图。
图12是示出构成DQS延迟电路25的各电路的面积的比例的一个例子的图。
图13是示出图1的半导体装置1的动作时序的一个例子的图。
图14是示出本发明的实施方式2的半导体装置中设置的DQS延迟电路25A的结构的图。
图15是示出在图14的偏置调整电路26A的情况下在存储器控制器4中存储了的变换表格的一个例子的图。
图16是示出在图14的DQS延迟电路25A中延迟代码与延迟量的关系的图。
图17是用于说明确定在各延迟线中设置了的延迟元件的级数的步骤的图。
图18是用于说明作为图17的比较例，在各延迟线中设置了的延迟元件的级数不恰当的情况的图。
图19是示出本发明的实施方式3的半导体装置中设置的DQS延迟电路25B的结构的图。
图20是示出在图19的DQS延迟电路25B中偏置值是0的情况下的延迟代码与延迟电路整体的延迟量的关系的图。
(符号说明)
1：半导体装置；2：DRAM装置；4：存储器控制器；4A：变换表格；5：接口电路；7：时钟生成器；14：偏置设定值；24：选择器电路；25、25A、25B：DQS延迟电路；26、26A、26B：偏置调整电路；27：延迟量调整电路；28：数据检测电路；30：偏置控制电路；30A：偏置·旁通控制电路；31：校准控制电路；32：控制模块；33：信号处理部；34：脉冲生成器；35：相位比较器；41：延迟代码；43：旁通·使能信号；50～53、51A～53A：块；60：延迟线；59、61：选择器电路；CK：系统时钟；DE：延迟元件；DQ：数据信号；DQS：选通信号。
具体实施方式
以下，参照附图，详细说明本发明的实施方式。另外，对同一或者相当的部分附加同一参照符号，不重复其说明。
<实施方式1>
[半导体装置1的整体结构]
图1是示出本发明的实施方式1的半导体装置1的结构的框图。参照图1，半导体装置1构成为在半导体基板上集成了多个功能块的SoC(System on Chip，片上系统)。具体而言，半导体装置1包括控制半导体装置整体的中央处理装置(CPU：Central ProcessingUnit)3、接口电路5、存储器控制器(MEMC：Memory Controller)4、PLL电路6、以及时钟生成器7等。
接口电路5与外部的DRAM(Dynamic Random Access Memory，动态随机存取存储器)装置2(DDR-SDRAM)连接。接口电路5是用于以双倍数据速率对DRAM装置2进行存取的物理接口(Physical Interface：DDR-PHY)。具体而言，接口电路5朝向DRAM装置2，输出时钟、各种命令、地址信号(行地址、列地址)、以及数据屏蔽信号等。
接口电路5还在与DRAM装置2之间进行数据信号DQ以及选通信号DQS的输入输出。在从DRAM装置2向接口电路5读出数据时，DRAM装置2使数据信号DQ的边缘和选通信号DQS的边缘一致地输出。在该情况下，通过在接口电路5中使选通信号DQS的相位延迟90度(1/4周期量)，能够在选通信号DQS的上升沿边缘以及下降沿边缘这两者进行数据采样。相反地，在从接口电路5向DRAM装置2写入数据时，接口电路5与数据眼(data eye)的中央符合地朝向DRAM装置2输出选通信号DQS的边缘。
存储器控制器4与接口电路5连接，并且经由总线8与CPU3连接。存储器控制器4依照CPU3的指令，控制接口电路5的动作。具体而言，存储器控制器4朝向接口电路5输出命令、地址、写入数据、以及用于动作设定的信号等，从接口电路5接受读出数据。存储器控制器4还对在接口电路5中设置了的偏置调整电路26(在图2中说明)输出偏置设定值14。
PLL电路6生成基准时钟，时钟生成器7根据从PLL电路6输出了的基准时钟生成系统时钟CK。通过来自CPU3的控制信号11、12，控制PLL电路6以及时钟生成器7的动作。由此，能够设定系统时钟CK的频率。生成了的系统时钟CK被供给到半导体装置1的各部(CPU3、存储器控制器4、以及接口电路5等)。接口电路5根据该系统时钟CK，供给DRAM装置2的动作时钟。因此，根据系统时钟CK的设定频率，确定DRAM装置2的动作频率。
将与系统时钟CK的设定频率有关的信息(时钟信息)13从时钟生成器7提供给存储器控制器4。在存储器控制器4中，储存了用于将系统时钟CK的设定频率(DRAM装置2的动作频率)变换为偏置设定值14的变换表格4A。存储器控制器4根据变换表格4A，确定与设定频率对应的偏置设定值14，将确定了的偏置设定值14输出到在接口电路5中设置了的图2的偏置调整电路26。
[接口电路5的结构以及动作的概略]
图2是示出图1的接口电路5的一部分的结构的框图。在图2中，示出了图1的接口电路5中的、与来自DRAM装置2的数据读出相关的结构。进而，在图2中，还示出了图1的存储器控制器4、以及用于对数据信号DQ以及选通信号DQS分别进行输入输出的端子20、21。
参照图2，接口电路5包括输入输出(I/O)缓冲放大器22、23、选择器(Selector)电路24、DQS延迟电路25、数据检测电路28、偏置控制电路30、以及校准控制电路31。
从图1的DRAM装置2输入到端子20的数据信号DQ经由缓冲放大器22输入到数据检测电路28。从DRAM装置2输入到端子21的选通信号DQS经由缓冲放大器23输入到选择器电路24。
选择器电路24在接口电路5的正常动作时，选择经由缓冲放大器23输入了的选通信号DQS，输出到后级的DQS延迟电路25。另一方面，选择器电路24在接口电路5的校准动作时，将从校准控制电路31输出了的脉冲信号输出到后级的DQS延迟电路25。
通过存储器控制器4，控制上述接口电路5的动作模式(正常模式以及校准模式)、和与动作模式对应的选择器电路24的选择动作。在校准模式时，调整DQS延迟电路25的延迟量，在正常模式时，按照在校准模式时调整了的延迟量来使选通信号DQS延迟。
DQS延迟电路25是为了使选通信号DQS的相位延迟90度(1/4波长量)而设置的。DQS延迟电路25包括相互串联连接了的偏置调整电路(第1调整电路)26、和延迟量调整电路(第2调整电路)27。偏置调整电路26能够根据偏置设定值14(与系统时钟CK的设定频率对应)，按照多个阶段，对选通信号DQS的延迟量进行粗调整。延迟量调整电路27能够按照从校准控制电路31输出了的延迟代码41，以比偏置调整电路26更细的精度，对选通信号DQS的延迟量进行微调整。也可以使偏置调整电路26以及延迟量调整电路27的连接顺序为与图2相反的顺序，即将偏置调整电路26设置于延迟量调整电路27的后级。
数据检测电路28接受数据信号DQ、和利用DQS延迟电路25延迟后的选通信号DQS90。数据检测电路28在延迟后的选通信号DQS90的上升沿边缘以及下降沿边缘这两者的定时，对数据信号DQ进行采样。
图3是示意地示出选通信号DQS、数据信号DQ、以及延迟后的选通信号DQS90的波形的图。
参照图2、图3，从图1的DRAM装置2输入了的数据信号DQ的边缘(时刻t1、t3、t5、t7)和选通信号DQS的边缘一致。DQS延迟电路25使选通信号DQS90延迟1/4周期量(90度的相位量)。数据检测电路28通过从图2的DQS延迟电路25输出了的延迟后的选通信号DQS90对数据信号DQ进行采样。其结果，数据检测电路28能够在数据眼的中央的位置(时刻t2、t4、t6、t8)取入各数据D0、D1、D2、D3。
再次，参照图2，偏置控制电路30将与系统时钟CK的设定频率对应的偏置设定值14输出到偏置调整电路26。如上所述，在存储器控制器4中，作为变换表格4A，储存了系统时钟CK的设定频率(图1的DRAM装置2的动作频率)和偏置设定值14的对应关系。基于该变换表格4A的偏置设定值14被输入到偏置调整电路26。根据偏置设定值14，确定偏置调整电路26的延迟量。
在校准模式时，在与偏置设定值14对应地设定了偏置调整电路26的延迟量之后，校准控制电路31调整延迟量调整电路27的延迟量，以使DQS延迟电路25整体的延迟量与根据系统时钟CK确定的目标延迟(具体而言，与DRAM装置2的动作频率对应的周期的1/4)一致。
具体而言，校准控制电路31包括具有脉冲生成器34以及相位比较器35的信号处理部33、和控制模块32。脉冲生成器34将时钟信号CLKa作为触发而产生单触发脉冲。相位比较器35比较由于从脉冲生成器34输出了的脉冲通过DQS延迟电路25而生成了的延迟脉冲DQS90的相位、与时钟信号CLKb的相位。
脉冲生成器34以及相位比较器35能够由D触发器(F/F：Flip Flop)构成。在本说明书中，也将构成脉冲生成器34的D触发器称为发射触发器(Launch F/F)，也将构成相位比较器35的D触发器称为捕捉触发器(Capture F/F)。
时钟信号CLKb的相位被调整为比时钟信号CLKa的相位延迟90度。时钟信号CLKa、CLKb既可以从图1的时钟生成器7供给，也可以根据系统时钟CK由接口电路5生成。也可以将系统时钟CK用作时钟信号CLKa。
控制模块32在校准模式时，根据由相位比较器35得到的比较结果，调整延迟代码41，以使从DQS延迟电路25输出了的延迟脉冲DQS90的相位、和时钟信号CLKb的相位一致。延迟代码41与延迟量调整电路27的延迟量对应。
图4是示意地示出时钟信号CLKa、CLKb以及延迟脉冲DQS90的波形的图。
参照图2、图4，时钟信号CLKb的相位比时钟信号CLKa的相位延迟90度。即，在相比于时钟信号CLKa上升的时刻t1延迟了90度相位的时刻t2，时钟信号CLKb上升。
来自脉冲生成器34的输出脉冲的相位与时钟信号CLKa的相位一致。另一方面，从DQS延迟电路25输出了的延迟脉冲DQS90的相位根据延迟代码41而比来自脉冲生成器34的输出脉冲延迟。
相位比较器35比较延迟脉冲DQS90的相位和时钟信号CLKb的相位。在图4的情况下，根据时刻t2下的延迟脉冲DQS90的逻辑电平，确定相位比较器35的输出。在延迟量调整电路27的延迟量比较小时，相位比较器35的输出是高电平(H电平)，相对于此，在延迟量调整电路27的延迟量比较大时，相位比较器35的输出为低电平(L电平)。因此，通过检测相位比较器35的输出从H电平向L电平或者从L电平向H电平的切换，能够判定延迟脉冲DQS90的相位和时钟信号CLKb的相位的一致。
控制模块32利用该相位比较器35的输出的逻辑电平的切换，按照二分检索法，确定延迟代码41。例如，在延迟量调整电路27的延迟量能够按照32个阶段(5比特)切换时，直至确定最终的延迟代码41，脉冲生成器34将单触发脉冲输出5次。
[延迟量调整电路27的结构例]
图5是示出图2的延迟量调整电路27的结构的一个例子的图。参照图5，延迟量调整电路27包括延迟线60和选择器电路61。向图5的输入节点IN输入信号，从输出节点OUT输出延迟了的信号。
延迟线60包括级联连接了的多个延迟元件，在图5的例子中，作为多个延迟元件，包括96个反相器INV。这些反相器INV被分割为由串联连接了的2个或者4个反相器构成的32个块。能够从各块输出信号。
选择器电路61根据延迟代码41，选择上述32个块中的一个，输出来自选择了的块的信号。由此，选通信号DQS从输入到延迟量调整电路27至输出所通过的延迟元件(反相器INV)的个数被切换。
具体而言，选择器电路61由多个逻辑门(NAND门以及NOR门)构成，包括被分级了的第1～第5逻辑门群62～66。
第1逻辑门群62由与构成延迟线60的32个块分别对应的32个NAND门构成。向各NAND门的第1输入端子输入来自对应的块的信号，向第2输入端子输入延迟代码41。另外，关于延迟代码41，仅有向与被选择了的块对应的NAND门输入的信号是“1”(H电平)，向与其他非选择的块对应的NAND门输入的信号是“0”(L电平)，与通常的二进制代码不同。将通常的二进制代码变换为延迟代码41的解码器设置于图2的控制模块32中。
构成第1逻辑门群62的32个NAND门形成每2个一组的群组，这些群组与构成第2逻辑门群63的16个NAND门分别连接。同样地，构成第2逻辑门群63的16个NAND门形成每2个一组的群组，这些群组与构成第3逻辑门群64的8个NOR门分别连接。构成第3逻辑门群64的8个NOR门形成每2个一组的群组，这些群组与构成第4逻辑门群65的4个NAND门分别连接。构成第4逻辑门群65的4个NAND门形成每2个一组的群组，这些群组与构成第5逻辑门群66的2个NOR门分别连接。在选择器电路61的最终级中设置了的NAND门67与在第5逻辑门群66中设置了的2个NOR门分别连接。
[偏置调整电路26的结构例]
图6是示出图2的偏置调整电路26的结构的一个例子的图。在图6中，还一并示出了偏置调整电路26的周边的电路。
参照图6，偏置调整电路26包括由在输入节点NI以及输出节点N3之间串联连接了的多个延迟元件DE构成的延迟线、和选择器电路59。这些多个延迟元件DE被划分为M个(在图6的情况下，M＝4)块50、51、52、53。各块包括串联连接了的N级的延迟元件DE。
另外，使构成在偏置调整电路26中设置了的各延迟元件DE的MOS晶体管的阈值电压大于构成在延迟量调整电路27中设置了的各延迟元件的MOS晶体管的阈值电压。由此，能够通过更小的面积，使在偏置调整电路26中设置了的各延迟元件DE的延迟量大于延迟量调整电路27的各延迟元件的延迟量。
选择器电路59选择块50～53的连接节点N0、N1、N2以及输出节点N3中的某一个，输出选择了的节点的信号。具体而言，在图6中，选择器电路59在偏置设定值是0时，输出连接节点N0的信号。在该情况下，从偏置调整电路26，输出通过了块50的选通信号DQS。同样地，选择器电路59在偏置设定值是1时，输出连接节点N1的信号。在该情况下，从偏置调整电路26，输出通过了块50、51的选通信号DQS。选择器电路59在偏置设定值是2时，输出连接节点N2的信号。在该情况下，从偏置调整电路26，输出通过了块50、51、52的选通信号DQS。选择器电路59在偏置设定值是3时，输出输出节点N3的信号。在该情况下，从偏置调整电路26，输出通过了块50、51、52、53的选通信号DQS。选择器电路59的具体的结构是例如与在图5中示出的选择器电路61同样的结构。
这样，选择器电路59能够根据偏置设定值，切换选通信号DQS在从输入到偏置调整电路26至输出的期间所通过的块数(即延迟元件数)。另外，设定频率和偏置设定值的对应关系被确定为：图1的系统时钟CK的设定频率越小，则直至选通信号DQS在偏置调整电路26输出，该选通信号DQS所通过的块数越大。
图7是示出在图1的存储器控制器4中存储了的变换表格的一个例子的图。在图7的例子中，针对大致266Mbps至533Mbps的比特率(等于DRAM装置的动作频率)确定了偏置设定值。即，能够在该动作频率的范围内调整延迟量。
另外，偏置调整电路26的结构不限于图6所示的结构。例如，也可以代替选择器电路59而在输入节点NI的附近配置其他选择器电路，通过该选择器电路切换输入到输入节点NI的选通信号DQS的路径。这样做的话，能够使块50～53的排列顺序为与图5相反的顺序。
考虑上述点，如果更一般地叙述选择器电路59的功能，则如下所述。设定在偏置调整电路26中设置了的多个延迟元件DE被划分为从第1个至第M个这M个块。在该情况下，在将1以上M以下的整数设为i时，选择器电路59根据偏置设定值，输出不通过M个块中的任意一个、或者依次通过了M个块中的从第1个至第i个这i个块的选通信号DQS。在选通信号不通过M个块中的任意一个的情况下，仅通过延迟量调整电路27设定选通信号的延迟量。
[现有的DQS延迟电路的问题点]
在说明图6所示的结构的DQS延迟电路25的效果之前，说明现有的DQS延迟电路的问题。以下，参照图8、图9，叙述未设置用于进行延迟量的粗调整的偏置调整电路26的情况。
在DRAM装置中，为了进行低功耗化，有时切换DRAM装置的动作频率而使用。具体而言，如果通过增大最大动作频率而扩大了频率范围，则需要使构成延迟线的延迟元件数增加。例如，如果能够使与DRAM装置的转送速率已对应至最大400Mbps的对应至533Mbps，则需要使延迟线的切换级数从32级增加到64级或者其以上。其结果，导致电路面积的增大。
图8是示意地示出在比较例的DQS延迟电路中延迟代码与延迟量的关系的图。在图8的例子中，示出通过不改变构成延迟线的延迟元件的个数以及延迟量的切换级数(在图8中示出8级的情况)，使单位延迟元件的延迟量增大，从而增大了延迟量的切换幅度(Δdelay)的情况。
如果如图8那样，以对应于宽的频率范围的目的，单纯地将构成延迟线的单位延迟元件的延迟量设定得较大，则针对目标延迟的误差增大。由此，引起在从DRAM装置读出数据时的准备时间的余量减少或者保持时间的余量减少这样的问题。
图9是示意地示出在比较例的DQS延迟电路中延迟代码与延迟量的关系的图。在图9的例子中，示出通过减小单位延迟元件的延迟量来减小延迟量的切换幅度(Δdelay)的情况。
如图9那样，在构成延迟线的单位延迟元件的延迟量小的情况下，为了对应于宽的频率范围，无法避免延迟元件数的增加、延迟量的切换级数的增加(在图9中16级)。因此，电路面积增大。特别，根据半导体装置的制造条件、动作温度以及动作电压变动，延迟元件的延迟量变动，所以在延迟元件的所设想的延迟量最小的情况下，有时难以实现目标延迟量。
[实施方式1的DQS延迟电路25的动作以及效果]
在图6所示的DQS延迟电路25的情况下，能够在保持延迟量的切换幅度(Δdelay)减小了的状态下，对应于宽范围的频率，而且，能够抑制电路面积的增大。
图10是示意地示出在图6的DQS延迟电路25中延迟代码41与延迟量的关系的图。在图10的例子中，示出了使图6的延迟量调整电路27的结构比图5例示了的结构简单化了的情况。即，设定能够按照8个阶段调整延迟量调整电路27的延迟量，各阶段的每一个的延迟量的切换幅度(Δdelay)相等。
如图10所示，通过使偏置设定值变化(在图10的情况下，偏置＝0～3)，表示图6的DQS延迟电路25的延迟量与延迟代码41的关系的直线在保持维持了其倾斜度的状态下上下偏移。由此，能够扩大目标延迟TG90的设定范围。
另外，根据半导体装置的制造条件的变动、以及延迟电路的动作电压以及动作温度的变动，各个延迟元件DE的延迟量变动。在偏置调整电路26的设计时，需要还考虑该变动，确定在各块50～53中设置的延迟元件DE的级数N，以即使在各个延迟元件的延迟量最小的情况下，也能够得到与动作频率对应的延迟量。
图11是示出在各个延迟元件DE的延迟量变化了的情况下的延迟代码与DQS延迟电路25的延迟量的关系的图。在图11中，将各延迟元件DE的所设想的延迟量最小的情况设为MIN条件，将各延迟元件DE的所设想的延迟量最大的情况设为MAX条件。
参照图6、图11，在比特率是533Mbps时，如果将偏置设定值(offset)设定为0，则在MAX条件以及MIN条件中的任意一个的情况下，都能够将DQS延迟电路25整体的延迟量设定为目标延迟(90°延迟)。同样地，在比特率是400Mbps、333Mbps、266Mbps时，如果将偏置设定值(offset)分别设定为1、2、3，则即使在MAX条件以及MIN条件中的任意一个的情况下，都能够将DQS延迟电路25整体的延迟量设定为目标延迟(90°延迟)。
在偏置调整电路26的延迟量最小(偏置设定值(offset)＝0)、并且延迟量调整电路27的延迟量最小(延迟代码最小)的情况下，作为各延迟元件DE的所设想的延迟量最大的情况(MAX条件)提供目标延迟的设定范围的下限值。在偏置调整电路26的延迟量最大(偏置设定值(offset)＝3)、并且延迟量调整电路27的延迟量最大(延迟代码最大)的情况下，作为各延迟元件DE的所设想的延迟量最小的情况(MIN条件)提供目标延迟的设定范围的上限值。
图12是示出构成DQS延迟电路25的各电路的面积的比例的一个例子的图。在图12中，示出了图6所示的偏置调整电路26的面积、图5所示的构成延迟量调整电路27的延迟线60的面积、图5的选择器电路61的面积、以及图6的控制模块32中设置的解码电路的面积的相互的比例。解码电路用于将二进制代码变换为输入到选择器电路61的延迟代码41。如图12所示，可知偏置调整电路26的面积比其他电路的面积小，能够抑制电路面积的增大。
[半导体装置1的动作时序]
图13是示出图1的半导体装置1的动作时序的一个例子的图。在图13中，示出了将DRAM装置的动作频率从f0变更为f1的例子。
参照图1、图13，在初始状态(时刻t0)下，系统时钟CK的设定频率是f0。将与该设定频率f0对应的偏置设定值(offset)设为X。
在时刻t1，存储器控制器4发出自刷新开始(SREF： Self Refresh Entry)命令。由此，自刷新(Self Refresh)期间开始。此时，同时，时钟使能信号CKE被求反(negate)。
在接下来的期间t2中，CPU3变更系统时钟CK的设定频率。时钟使能信号CKE被求反，所以即使在频率变更的中途系统时钟CK停止也不会产生问题。接下来的期间t3是直至系统时钟CK的频率以f1稳定的等待时间。
在接下来的时刻t4，存储器控制器4发出自刷新结束(SRE：Self Refresh Exit)命令。由此，自刷新期间结束。此时同时，时钟使能信号CKE被置位(assert)。
在接下来的时刻t5，存储器控制器4将偏置设定值切换为与设定频率f1对应的值(Y)。存储器控制器4进而在该时间点发出DRAM装置2可执行的处理命令(例如，预充电命令等)。
在接下来的时刻t6，存储器控制器4发出自动刷新(REF：Auto Refresh)命令。进而，存储器控制器4将校准信号置位，由此，接口电路5的动作状态成为校准模式。图6的校准控制电路31根据变更后的偏置设定值(Y)，进行在图6的DQS延迟电路25中设置了的延迟量调整电路27的校准。延迟量调整电路27的校准需要15循环(cycle)以上。
在DRAM装置2的刷新以及延迟量调整电路27的校准结束了的时刻t7以后，正常的DRAM存取开始。
[总结]
如以上那样，根据实施方式1的半导体装置1，提供如图2、图6所示地具备能够根据偏置设定值调整延迟量的偏置调整电路26的DQS延迟电路25。由此，不会使在延迟量调整电路27中设置了的延迟线增加，而能够实现能够与最大动作频率的增加对应的频率范围的扩大。
进而，通过将构成在延迟量调整电路27中设置了的延迟线的单位延迟元件的延迟量设计得比较小，能够降低针对目标延迟的延迟误差。在校准执行时，能够使用在延迟量调整电路27中设置了的延迟量比较小的延迟元件来高精度地调整延迟量。
考虑与制造条件、动作温度以及动作电压的变动相伴的单位延迟元件DE的延迟量的变动，来确定偏置调整电路26的各块的延迟量(延迟元件DE的个数)。因此，无需使在延迟量调整电路27中设置的延迟元件的个数增加。
进而，使构成在偏置调整电路26中设置了的各延迟元件DE的MOS晶体管的阈值电压大于构成在延迟量调整电路27中设置了的各延迟元件的MOS晶体管的阈值电压。由此，能够使在偏置调整电路26中设置了的各延迟元件DE的延迟量大于延迟量调整电路的各延迟元件的延迟量，所以能够由抑制新设置偏置调整电路26所致的电路面积增大。
<实施方式2>
图14是示出在本发明的实施方式2的半导体装置中设置了的DQS延迟电路25A的结构的图。
在图14的DQS延迟电路25A中，偏置调整电路26A的结构与图6的DQS延迟电路25的情况不同。在图6的偏置调整电路26中，在各块50～53中设置了的延迟元件的个数相同。相对于此，在图14的偏置调整电路26A中，在构成延迟线的各块51A、52A、53A中设置了的延迟元件的个数不同。
具体而言，图14的块51A、52A、53A与图6的块51、52、53分别对应。例如，在块51A中，设置了N级的延迟元件DE，在块52A中，设置了2N级的延迟元件DE，在块53A中，设置了4N级的延迟元件DE。如详细后述，通过使构成各块的延迟元件的个数不同，相比实施方式1的情况，能够扩大动作频率的设定范围。
另外，在图14的偏置调整电路26A中，未设置与图6的块50对应的块。在图14中作为偏置设定值设定了0的情况下，将选通信号DQS不经由延迟元件DE地输入到延迟量调整电路27。在该情况下，通过延迟量调整电路27，调整DQS延迟电路25A整体的延迟量。图14的其他结构与图6的情况相同，所以对同一或者相当的部分附加同一参照符号而不重复说明。
图15是示出在图14的偏置调整电路26A的情况下在存储器控制器4中存储了的变换表格的一个例子的图。在图15的例子中，针对大致200Mbps至800Mbps的比特率(等于DRAM装置的动作频率f)确定了偏置设定值，动作频率的设定范围比图7的情况扩大。
图16是示出在图14的DQS延迟电路25A中延迟代码与延迟量的关系的图。参照图16，在半导体装置的制造条件、动作温度以及动作电压变动了时，将所设想的各延迟元件DE的延迟量最大的情况记载为MAX条件，将所设想的各延迟元件DE的延迟量最小的情况记载为MIN条件。如果将在偏置设定值(offset)是0～3时的目标延迟的设定范围分别设为R0～R3，则目标延迟的设定范围R0～R3不重复地连续。
为了如上述那样将目标延迟的设定范围R0～R3不重复地连续地排列，使在MIN条件下偏置设定值是0时延迟量调整电路27的延迟量最大的情况下的延迟电路整体的延迟量(目标延迟设定范围的R0的上限)、和在MAX条件下偏置设定值是1时延迟量调整电路27的延迟量最小的情况下的延迟电路整体的延迟量(目标延迟设定范围的R1的下限)一致。同样地，使在MIN条件下偏置设定值是1时延迟量调整电路27的延迟量最大的情况下的延迟电路整体的延迟量(目标延迟设定范围的R1的上限)、和在MAX条件下偏置设定值是2时延迟量调整电路27的延迟量最小的情况下的延迟电路整体的延迟量(目标延迟设定范围的R2的下限)一致。进而，使在MIN条件下偏置设定值是2时延迟量调整电路27的延迟量最大的情况下的延迟电路整体的延迟量(目标延迟设定范围的R2的上限)、和在MAX条件下偏置设定值是3时延迟量调整电路27的延迟量最小的情况下的延迟电路整体的延迟量(目标延迟设定范围的R3的下限)一致。
如果更一般地上述内容的话，则如下所述。设定在偏置调整电路26中设置了的串联连接了的多个延迟元件DE被划分为从第1个至第M个这M个块。在该情况下，在将1以上M以下的整数设为i时，选择器电路59根据偏置设定值，输出不通过M个块中的任意一个、或者依次通过了M个块中的从第1个至第i个这i个块的选通信号DQS。此处，在将1以上M-1以下的整数设为j时，在从偏置调整电路26输出通过了从第1个至第j个这j个块的信号的情况下并且在MIN条件时在延迟电路整体中可设定的延迟量的最大值等于或者大于在从偏置调整电路26输出通过了从第1个至第j+1个这j+1个块的信号的情况下并且在MAX条件时在延迟电路整体中可设定的延迟量的最小值。在前者等于后者的情况是针对各偏置设定值的目标延迟设定范围不重复地连续的情况。前者大于后者的情况是针对各偏置设定值的目标延迟设定范围相互重复的情况。
通过这样使与偏置设定值对应的目标延迟设定范围R0～R3不相互重复，相比于实施方式1的情况，能够扩大DQS延迟电路25A整体中的目标延迟的设定范围。其他的实施方式2的效果与实施方式1的情况相同。例如，通过将在延迟量调整电路27中设置的单位延迟元件DE的延迟量设定得比较小，能够得到延迟误差降低的效果。以下，参照图17、图18，进一步说明目标延迟的设定范围。
图17是用于说明确定在各延迟线中设置了的延迟元件的级数的步骤的图。
参照图17(A)，最初，绘出在偏置设定值是0的情况下的延迟特性(DQS延迟电路整体的延迟量与延迟代码的关系)，确认目标延迟设定范围R0。在MIN条件下延迟代码为最大时，为目标延迟设定范围R0的上限。
接下来，参照图17(B)，确定图14的块51A的延迟量(延迟元件的个数)，以使目标延迟设定范围R0的上限值、和在偏置设定值＝1的情况下在MAX条件下延迟代码最小时的延迟量一致。根据块51A的延迟量(延迟元件的个数)，确定图17(B)的偏置追加量。通过这样确定块51A的延迟量，在偏置设定值＝0的情况下的目标延迟的设定范围R0、和在偏置设定值＝1的情况下的目标延迟的设定范围R1不重复，这些区域R0、R1的边界一致。
接下来，参照图17(C)，确定图14的块52A的延迟量(延迟元件的个数)，以使目标延迟设定范围R1的上限值、和在偏置设定值＝2的情况下在MAX条件下延迟代码最小时的延迟量一致。根据块52A的延迟量(延迟元件的个数)，确定图17(C)的偏置追加量。通过重复以上，能够扩大DQS延迟电路整体中的目标延迟的设定范围。
另外，相比于图17(B)的偏置追加量，图17(C)的偏置追加量变小。换言之，相比于图14的块51A的延迟量(延迟元件数)，块52A的延迟量(延迟元件数)更小。如果更一般地叙述该关系，则如下所述。
设为在偏置调整电路26A中设置了的串联连接了的多个延迟元件DE被划分为从第1个至第M个这M个块。在该情况下，在将1以上M以下的整数设为i时，选择器电路59根据偏置设定值，输出不通过M个块中的任意一个、或者依次通过了M个块中的从第1个至第i个这i个块的选通信号DQS。此处，在将1以上M-1以下的整数设为j时，第j个的块中包含的延迟元件的个数大于第j+1个块中包含的延迟元件的个数。
图18是用于说明作为图17的比较例，在各延迟线中设置了的延迟元件的级数不恰当的情况的图。图18(A)与图17(A)相同。在MIN条件下延迟代码最大时，为目标延迟设定范围R0的上限。
参照图18(B)，如果相比于目标延迟设定范围R0的上限值，在偏置设定值＝1的情况下的MAX条件下的延迟代码最小时的延迟量(目标延迟设定范围R1的下限值)变大，则在目标延迟设定范围R0和目标延迟设定范围R1中产生间隙。在该间隙的部分中，无法设定延迟量。如果与图17(B)的情况比较，则在图18(B)的情况下，将块51A的延迟量(延迟元件的个数)设定得更大。因此，偏置追加量变得过大，在区域R0、R1之间产生间隙。
同样地，参照图18(C)，如果相比于目标延迟设定范围R1的上限值，在偏置设定值＝2的情况下的MAX条件下的延迟代码最小时的延迟量(目标延迟设定范围R2的下限值)更大，则在目标延迟设定范围R1和目标延迟设定范围R2中产生间隙。如果与图17(C)的情况比较，则在图18(C)的情况下，将块52A的延迟量(延迟元件的个数)设定得更大。因此，偏置追加量变得过大，在区域R1、R2之间产生间隙。
<实施方式3>
在实施方式3中的接口电路5中，作为动作模式，还具有测试模式。在测试模式中，使DQS延迟电路的延迟量小于正常模式的延迟量(90°)，能够进行准备·余量测试。使用旁通·使能信号(bypass_en)，能够切换正常模式和测试模式。以下，参照图19、图20具体说明。
图19是示出在本发明的实施方式3的半导体装置中设置了的DQS延迟电路25B的结构的图。在图19的DQS延迟电路25B的偏置调整电路26B中，作为测试模式用，设置了一个或者多个旁通线路。与在正常模式时使用的延迟线的一部分并联地设置各旁通线路。根据DQS延迟电路25B整体的特性，确定旁通线路的延迟量。
具体而言，在图19的偏置调整电路26B的情况下，与在图6中说明了的块50～53的各个并联地设置了旁通线路。各旁通线路仅包括1个延迟元件DE，所以旁通线路的延迟量小于并联连接了的对应的块的延迟量。
偏置调整电路26B还包括选择器电路54～57。选择器电路54在旁通·使能信号43被激活而表示H电平(“1”)时，代替通过了块50的信号而将通过了对应的旁通线路的信号输出到选择器电路59。同样地，选择器电路55在旁通·使能信号43被激活了时，代替通过了块51的信号而将通过了对应的旁通线路的信号输出到选择器电路59。选择器电路56在旁通·使能信号43被激活了时，代替通过了块52的信号而将通过了对应的旁通线路的信号输出到选择器电路59。选择器电路57在旁通·使能信号43被激活了时，代替通过了块53的信号而将通过了对应的旁通线路的信号输出到选择器电路59。
图19的DQS延迟电路25B还包括偏置·旁通控制电路30A，来代替图6的偏置控制电路30。偏置·旁通控制电路30A根据存储器控制器4的控制，输出上述旁通·使能信号43和已经说明了的偏置设定值14。
根据上述结构，在偏置设定值＝0并且旁通·使能信号43被激活了的情况下，通过了与块50并联连接了的旁通线路的选通信号DQS被供给到后级的延迟量调整电路27。在偏置设定值＝1并且旁通·使能信号43被激活了的情况下，通过了与块50以及块51并联连接了的旁通线路的选通信号DQS被供给到后级的延迟量调整电路27。同样地，在偏置设定值＝2并且旁通·使能信号43被激活了的情况下，通过了与块50、51以及块52并联连接了的旁通线路的选通信号DQS被供给到后级的延迟量调整电路27。在偏置设定值＝3并且旁通·使能信号43被激活了的情况下，通过了与块50～52以及块53并联连接了的旁通线路的选通信号DQS被供给到后级的延迟量调整电路27。
图20是示出在图19的DQS延迟电路25B中，偏置值是0的情况下的延迟代码与延迟电路整体的延迟量的关系的图。
参照图20，说明代替正常模式时的90度的延迟量TG90，而按照45度的延迟量TG45实施准备·余量测试的情况。在该情况下，预先设定了各旁通线路的延迟量，以使延迟量大致为45度。
如果旁通·使能信号激活，则表示DQS延迟电路25B的延迟量与延迟代码41的关系的直线在保持维持了其倾斜度的状态下向下方向偏移。由此，能够生成在正常模式下即使将延迟代码设定为最小值也不能生成的45度延迟的状态，能够实现准备·余量测试。
应当认为，本次公开了的实施方式在所有方式都仅为例示，而不是起限定性的。本发明的范围旨在由权利要求所表示而非由上述说明表示、并且旨在包括与权利要求均等的意义以及范围内的全部变更。

Claims (6)

1.一种半导体装置，其特征在于，具备：
时钟生成器，生成所设定的频率的时钟信号；以及
接口电路，根据所述时钟信号，向外部的存储器装置供给动作时钟，从所述存储器装置接收数据信号以及选通信号，
所述接口电路包括：
延迟电路，使所接收的所述选通信号延迟；以及
数据检测电路，在利用所述延迟电路延迟后的所述选通信号的边缘的定时，对所述数据信号进行采样，
所述延迟电路包括：
第1调整电路，能够按照与所述时钟信号的设定频率对应的多个阶段，调整所述选通信号的延迟量；以及
第2调整电路，与所述第1调整电路串联地连接，能够以比所述第1调整电路更细的精度，调整所述选通信号的延迟量，
所述第1调整电路包括：
多个延迟元件，相互串联连接；以及
选择电路，根据所提供的延迟量设定值，切换所述选通信号直至从所述第1调整电路被输出所通过的延迟元件数，
所述半导体装置还具备：
中央处理装置，设定所述时钟信号的频率；以及
控制电路，接受与所述时钟信号的设定频率有关的信息，根据在所述设定频率与所述延迟量设定值之间的预定了的对应关系，向所述选择电路输出所述延迟量设定值，
所述对应关系被设定成：所述设定频率越小，所述选通信号直至从所述第1调整电路被输出所通过的延迟元件数越增加。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第2调整电路包括相互串联连接了的多个延迟元件，
在所述接口电路中，作为动作模式，具有调整所述延迟电路的延迟量的校准模式、和以调整了的延迟量使所述选通信号延迟的正常模式，
所述接口电路还包括在所述校准模式时调整所述第2调整电路的延迟量的校准控制电路，
在根据所述设定频率设定了所述第1调整电路的延迟量之后，所述校准控制电路确定所述选通信号在从输入到所述第2调整电路至输出之间通过的延迟元件数，以使所述延迟电路整体的延迟量与根据所述时钟信号确定的目标延迟一致。
3.根据权利要求2所述的半导体装置，其特征在于，
在所述第1调整电路中设置了的多个延迟元件被划分为分别包括多个延迟元件的第1个至第M个这M个块，
在将1以上M以下的整数设为i时，所述选择电路根据所述延迟量设定值，输出未通过所述M个块中的任意一个、或者依次通过了所述M个块中的第1个至第i个这i个块的所述选通信号，
所述M个块的各个块中包含的延迟元件的个数针对每个块而不同。
4.根据权利要求3所述的半导体装置，其特征在于，
在将1以上M-1以下的整数设为j时，第j个的块中包含的延迟元件的个数大于第j+1个的块中包含的延迟元件的个数。
5.根据权利要求3所述的半导体装置，其特征在于，
在所述第1调整电路以及所述第2调整电路中分别设置了的各延迟元件的延迟量根据所述半导体装置的制造条件、动作温度以及动作电压变动而变动，
在将1以上M-1以下的整数设为j时，在从所述第1调整电路输出通过了第1个至第j个这j个块的信号的情况下在各延迟元件具有所设想的最小的延迟量时在所述延迟电路整体中能够设定的延迟量的最大值，等于或者大于在从所述第1调整电路输出通过了第1个至第j+1个这j+1个块的信号的情况下在各延迟元件具有所设想的最大的延迟量时在所述延迟电路整体中能够设定的延迟量的最小值。
6.根据权利要求2所述的半导体装置，其特征在于，
在所述接口电路中，作为动作模式，还具有测试模式，
所述第1调整电路具有一根或者多根旁通线，
所述一根或者多根旁通线的各个旁通线与在所述第1调整电路中设置了的多个延迟元件的一部分并联地连接，具有比并联连接了的一部分的延迟元件整体的延迟量小的延迟量，
所述第1调整电路在所述测试模式时输出选通信号，所述选通信号不通过在所述正常模式时所述选通信号所通过的多个延迟元件的一部分，而是通过了并联连接了的旁通线。
CN201180076035.8A 2011-12-29 2011-12-29 半导体装置 Active CN104012002B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710147817.5A CN106936421B (zh) 2011-12-29 2011-12-29 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2011/080532 WO2013099035A1 (ja) 2011-12-29 2011-12-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201710147817.5A Division CN106936421B (zh) 2011-12-29 2011-12-29 半导体装置

Publications (2)

Publication Number Publication Date
CN104012002A CN104012002A (zh) 2014-08-27
CN104012002B true CN104012002B (zh) 2017-04-12

Family

ID=48696593

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201180076035.8A Active CN104012002B (zh) 2011-12-29 2011-12-29 半导体装置
CN201710147817.5A Active CN106936421B (zh) 2011-12-29 2011-12-29 半导体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201710147817.5A Active CN106936421B (zh) 2011-12-29 2011-12-29 半导体装置

Country Status (6)

Country Link
US (2) US9536579B2 (zh)
JP (1) JP5879367B2 (zh)
KR (2) KR101837239B1 (zh)
CN (2) CN104012002B (zh)
TW (2) TWI575879B (zh)
WO (1) WO2013099035A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013099035A1 (ja) * 2011-12-29 2013-07-04 ルネサスエレクトロニクス株式会社 半導体装置
US9209961B1 (en) * 2014-09-29 2015-12-08 Apple Inc. Method and apparatus for delay compensation in data transmission
CN104375426B (zh) * 2014-10-15 2017-05-10 成都振芯科技股份有限公司 一种片内信号间的相位信息处理和延迟控制电路
CN104280613B (zh) * 2014-10-15 2017-03-08 成都振芯科技股份有限公司 一种片内信号间的相位检测与同步电路及其同步方法
US10331526B2 (en) * 2015-07-31 2019-06-25 Qualcomm Incorporated Systems, methods, and apparatus for frequency reset of a memory
JP2017073700A (ja) * 2015-10-08 2017-04-13 富士通株式会社 クロック再生回路、光モジュール及びクロック再生方法
JP6906911B2 (ja) * 2016-08-18 2021-07-21 シナプティクス・ジャパン合同会社 半導体装置、データ伝送システム及び半導体装置の動作方法
US11962313B2 (en) * 2016-12-23 2024-04-16 Advanced Micro Devices, Inc. Adaptive DCO VF curve slope control
US9990973B1 (en) * 2017-02-17 2018-06-05 Apple Inc. Systems and methods using neighboring sample points in memory subsystem calibration
KR102365110B1 (ko) * 2017-09-13 2022-02-18 삼성전자주식회사 복수의 메모리 장치들에 대한 트레이닝 동작을 지원하는 버퍼 장치를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
KR20190068301A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 지연 고정 루프를 포함하는 메모리 장치 및 메모리 장치의 동작 방법
KR102499037B1 (ko) 2018-01-10 2023-02-13 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10573272B2 (en) * 2018-06-28 2020-02-25 Intel Corporation Device, method and system for providing a delayed clock signal to a circuit for latching data
KR20200008842A (ko) * 2018-07-17 2020-01-29 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
TWI685200B (zh) 2018-08-10 2020-02-11 華邦電子股份有限公司 同步鏡延遲電路和同步鏡延遲操作方法
KR102570959B1 (ko) * 2018-09-18 2023-08-28 에스케이하이닉스 주식회사 집적 회로
US10643685B1 (en) * 2018-11-01 2020-05-05 Realtek Semiconductor Corporation Control circuit, sampling circuit for synchronous dynamic random-access memory, method of reading procedure and calibration thereof
CN110531712B (zh) * 2019-02-18 2021-07-13 北京北方华创微电子装备有限公司 用于半导体设备的上下位机信息同步系统及方法
JP2021043536A (ja) * 2019-09-06 2021-03-18 キオクシア株式会社 半導体装置、及び半導体装置の制御方法
TWI730523B (zh) * 2019-12-03 2021-06-11 智成電子股份有限公司 自我校正式系統單晶片
WO2021102480A2 (en) * 2020-03-10 2021-05-27 Zeku, Inc. Delay-line based transceiver calibration
CN111641404B (zh) * 2020-05-12 2022-06-03 成都华微电子科技股份有限公司 时钟展频方法和时钟展频电路
CN111539182B (zh) * 2020-07-08 2020-10-09 成都奥卡思微电科技有限公司 一种对组合逻辑电路等价验证的分级方法
US11726721B2 (en) * 2020-09-09 2023-08-15 Samsung Electronics Co., Ltd. Memory device for adjusting delay on data clock path, memory system including the memory device, and operating method of the memory system
JP2022146532A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 メモリシステム及び遅延制御方法
WO2024009384A1 (ja) * 2022-07-05 2024-01-11 ウルトラメモリ株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2356091A (en) * 1996-09-17 2001-05-09 Fujitsu Ltd Clock adjustment using a dummy input circuit
JP2005010958A (ja) * 2003-06-17 2005-01-13 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373508A (en) * 1992-07-31 1994-12-13 Intel Corporation Detecting valid data from a twisted pair medium
JP2000311028A (ja) 1999-04-28 2000-11-07 Hitachi Ltd 位相制御回路、半導体装置及び半導体メモリ
JP3702126B2 (ja) 1999-05-13 2005-10-05 株式会社東芝 ディジタルｐｌｌ装置及びそのディレイラインの制御方法
US6671211B2 (en) * 2001-04-17 2003-12-30 International Business Machines Corporation Data strobe gating for source synchronous communications interface
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
TW563132B (en) * 2001-10-09 2003-11-21 Via Tech Inc Common DRAM controller supports double-data-rate and quad-data-rate memory
JP4450586B2 (ja) 2003-09-03 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路
US6975557B2 (en) * 2003-10-02 2005-12-13 Broadcom Corporation Phase controlled high speed interfaces
US7126399B1 (en) * 2004-05-27 2006-10-24 Altera Corporation Memory interface phase-shift circuitry to support multiple frequency ranges
JP2006099244A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp データ信号取得装置
US7119596B2 (en) * 2004-12-22 2006-10-10 Lsi Logic Corporation Wide-range programmable delay line
JP5005928B2 (ja) * 2006-02-21 2012-08-22 株式会社リコー インタフェース回路及びそのインタフェース回路を備えた記憶制御装置
TWI302320B (en) * 2006-09-07 2008-10-21 Nanya Technology Corp Phase detection method, memory control method, and related device
US7403056B2 (en) * 2006-11-22 2008-07-22 Via Technologies, Inc. Delay apparatus and method thereof
JP2008311999A (ja) * 2007-06-15 2008-12-25 Panasonic Corp 遅延調整回路、およびメモリコントローラ
JP2009021706A (ja) 2007-07-10 2009-01-29 Elpida Memory Inc Ｄｌｌ回路及びこれを用いた半導体記憶装置、並びに、データ処理システム
CN101500094B (zh) * 2008-01-29 2011-06-29 华晶科技股份有限公司 标准移动影像架构规范下用于调整相位的延迟装置
JP2009212735A (ja) 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd データ位相調整回路及びデータ位相調整方法
US20110026385A1 (en) * 2008-06-12 2011-02-03 Nobuyuki Nakai Semiconductor storage device, semiconductor device and optical disc reproducing device
JP2011188042A (ja) 2010-03-05 2011-09-22 Nec Corp デジタル信号処理回路、デジタル信号処理方法、及び、プログラム
US8453096B2 (en) * 2011-01-28 2013-05-28 Lsi Corporation Non-linear common coarse delay system and method for delaying data strobe
WO2013099035A1 (ja) * 2011-12-29 2013-07-04 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2356091A (en) * 1996-09-17 2001-05-09 Fujitsu Ltd Clock adjustment using a dummy input circuit
JP2005010958A (ja) * 2003-06-17 2005-01-13 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
TWI617137B (zh) 2018-03-01
TW201714405A (en) 2017-04-16
WO2013099035A1 (ja) 2013-07-04
US9536579B2 (en) 2017-01-03
KR20140117385A (ko) 2014-10-07
JPWO2013099035A1 (ja) 2015-04-30
KR101837239B1 (ko) 2018-03-09
US9761299B2 (en) 2017-09-12
KR101933362B1 (ko) 2018-12-27
JP5879367B2 (ja) 2016-03-08
KR20180026560A (ko) 2018-03-12
US20150029800A1 (en) 2015-01-29
CN104012002A (zh) 2014-08-27
TW201342807A (zh) 2013-10-16
US20170076777A1 (en) 2017-03-16
CN106936421A (zh) 2017-07-07
CN106936421B (zh) 2020-09-01
TWI575879B (zh) 2017-03-21

Similar Documents

Publication Publication Date Title
CN104012002B (zh) 半导体装置
US10658019B2 (en) Circuit, system and method for controlling read latency
US8630144B2 (en) Semiconductor device outputting read data in synchronization with clock signal
US8400868B2 (en) Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
JP5011485B2 (ja) 半導体メモリ装置
US6480439B2 (en) Semiconductor device
US7259595B2 (en) Circuit and method for detecting frequency of clock signal and latency signal generation circuit of semiconductor memory device with the circuit
US20100085824A1 (en) Semiconductor device having delay control circuit
JP2002124873A (ja) 半導体装置
KR100486922B1 (ko) 반도체 기억 장치
US11398816B2 (en) Apparatuses and methods for adjusting a phase mixer circuit
US8098086B2 (en) Integrated circuit and programmable delay
US20150364181A1 (en) Output signal generating device, semiconductor device and output signal generation method
JP6058835B2 (ja) 半導体装置
JP2002184864A (ja) 半導体装置
US11705896B2 (en) Apparatuses and methods for delay measurement initialization
JP2001006399A (ja) 半導体装置
JP2014212365A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant