CN111641404B - 时钟展频方法和时钟展频电路 - Google Patents

时钟展频方法和时钟展频电路 Download PDF

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Abstract

时钟展频方法和时钟展频电路，涉及电子技术。本发明的时钟展频电路包括：N相位时钟产生电路；相位偏移叠加电路，以N相位时钟产生电路的输出信号作为输入信号，其控制端与相位选择控制电路连接，用于对选定的两路输入信号进行相位偏移叠加处理；相位偏移叠加电路具有输出端和逻辑运算模块，所述逻辑运算模块用于对两个参考时钟进行逻辑运算以获得输出时钟；相位选择控制电路，用于选择N相位时钟产生电路的输出信号作为相位偏移叠加电路的偏移叠加信号源。本发明的电路相对传统的基于PLL产生展频时钟的电路更简单，可以完全独立于PLL模块。

Description

时钟展频方法和时钟展频电路
技术领域
本发明涉及电子技术。
背景技术
展频时钟(Spread Spectrum Clocking，简称SSC，也可以称为扩频时钟)的主要目的是减小电磁辐射(Electromagnetic interferce，简称EMI，或者称为电磁干扰)。
固定频率时钟的能量集中在固定频率点。展频时钟的频率随时间做周期性变化，所以展频时钟的电磁辐射分散在展频的频带上。因此，展频时钟相比于固定频率时钟的电磁辐射大大降低。
电磁辐射会对其他电子设备造成干扰，影响正常的通信和功能。对一些电子产品，特别是消费类电子产品，一些行业组织如全美联邦通讯委员会(Federal Communicationcommission，简称FCC)和欧盟都制定了相应的电磁辐射标准，对于电子系统可产生的电磁辐射量做出了限制。对于不达标的电子产品，不能取得相应的认证，不能在目标市场销售。
中国专利CN203014779U的“展频锁相环控制电路”公开了第一种现有技术，电路主要构成如图1所示。无展频时钟产生功能的传统PLL由相位比较器、电荷泵、滤波器、电压控制振荡电路、分频器构成。
上述专利以及其他当前普遍使用的展频产生电路，均是基于传统的锁相环(PLL)电路结构。使用三角波发生器和调制器对锁相环的分频器进行控制，使得分频比随时间周期变化，起到产生展频时钟的目的。
现有技术技术的主要问题是：三角波发生器和调制器普遍使用△-Σ调制电路实现，电路较为复杂。如果原PLL不支持展频时钟功能，需要对PLL电路进行较大修改，不利于电路的移植。对于购买的PLL知识产权(IP)核，如果原PLL不支持展频时钟功能，不能修改PLL电路则无法直接产生展频时钟。
发明内容
本发明所要解决的技术问题是，提供一种完全独立于PLL模块且结构简单的展频时钟电路以及时钟展频方法。
本发明解决所述技术问题采用的技术方案是，时钟展频方法，其特征在于，包括下述步骤：
1)通过对输入时钟信号进行相位偏移，产生等相位差的N路偏移时钟信号P(1)～P(N)，其中第k路偏移时钟信号P(k)与第k+1路偏移时钟信号P(k+1)的相位差为预设值ΔP，并且第N路偏移时钟信号和第1路偏移时钟信号的相位差亦为预设值ΔP，k＝1,2，...N-1；N为大于3的整数；
2)设定步长值a，并选定一路偏移时钟信号P(x)作为起始信号，序号x为不大于N的任一正整数；
3)产生第一频率的输出时钟，包括下述子步骤：
(3.1)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(3.2)以x+a作为下一次逻辑运算中的x值，然后返回步骤(3.1)；
4)产生第二频率的输出时钟，包括下述子步骤：
(4.1)改变步长值a的取值；
(4.2)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(4.3)以x+a作为下一次逻辑运算中的x值，然后返回步骤(4.2)；以上各步中，x和x+a皆以N为计数周期循环。(若x大于N，则以x％N作为下次逻辑运算中的x值；若x+a大于N，则以(x+a)％N作为下次逻辑运算中的x值；)
还包括步骤5)：对输出时钟信号进行占空比调整。
本发明还提供一种采用前述时钟展频方法的时钟展频电路，其特征在于，包括：
N相位时钟产生电路，用于向相位偏移叠加电路提供N路输出信号，其中第N路输出信号为基于输入时钟的N-1个相位偏移量的时钟信号，N为大于3的整数；
相位偏移叠加电路，以N相位时钟产生电路的输出信号作为输入信号，其控制端与相位选择控制电路连接，用于对选定的两路输入信号进行相位偏移叠加处理；相位偏移叠加电路具有输出端和逻辑运算模块，所述逻辑运算模块用于对两个参考时钟进行逻辑运算以获得输出时钟；
相位选择控制电路，用于选择N相位时钟产生电路的输出信号作为相位偏移叠加电路的偏移叠加信号源。
还包括一个占空比调节电路，其输入端接相位偏移叠加电路的输出端。
所述特定跃变沿为上升沿或下降沿之一，即，仅以上升沿为特定跃变沿，或者仅以下降沿为特定跃变沿。
所述信号沿为上升沿或下降沿之一，即，仅以上升沿为信号沿，或者仅以下降沿为信号沿。
本发明的电路相对传统的基于PLL产生展频时钟的电路更简单。
本发明的电路可以完全独立于PLL模块。本电路的输入时钟可以由本芯片内部集成的PLL模块、本芯片内部集成的其他时钟产生模块提供，也可以由片外的晶振、片外的时钟芯片等提供。因此，本电路移植性较好。本发明电路不需要更改PLL电路，因此也适用于与购买的PLL等知识产权(IP)核集成。
附图说明
图1是对比文件的原理图。
图2是本发明的电路图。
图3是本发明时钟脉冲对应关系示意图。
图4是本发明产生频率f1的输出时钟信号原理图。
图5是本发明对等相位差偏移时钟信号进行循环选择的示意图。
图6是本发明的时钟频率关系示意图。
具体实施方式
参见图1～3。
时钟展频方法，其特征在于，包括下述步骤：
1)通过对输入时钟信号进行相位偏移，产生等相位差的N路偏移时钟信号P(1)～P(N)，其中第k路偏移时钟信号P(k)与第k+1路偏移时钟信号P(k+1)的相位差为预设值ΔP，并且第N路偏移时钟信号和第1路偏移时钟信号的相位差亦为预设值ΔP，k＝1,2，...N-1；N为大于3的整数；
2)设定步长值a，并选定一路偏移时钟信号P(x)作为起始信号，序号x为不大于N的任一正整数；
3)产生第一频率的输出时钟，包括下述子步骤：
(3.1)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(3.2)以x+a作为下一次逻辑运算中的x值，然后返回步骤(3.1)；
4)产生第二频率的输出时钟，包括下述子步骤：
(4.1)改变步长值a的取值；
(4.2)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(4.3)以x+a作为下一次逻辑运算中的x值，然后返回步骤(4.2)；
以上各步中，x和x+a皆以N为计数周期循环，即，若x大于N，则以x％N作为下次逻辑运算中的x值；若x+a大于N，则以(x+a)％N作为下次逻辑运算中的x值。x％N表示x除以N的余数，％表示取余数。
还包括步骤5)：对输出时钟信号进行占空比调整。
本发明还提供一种采用前述时钟展频方法的时钟展频电路，其特征在于，包括：
N相位时钟产生电路，用于向相位偏移叠加电路提供N路输出信号，其中第N路输出信号为基于输入时钟的N-1个相位偏移量的时钟信号，N为大于3的整数；
相位偏移叠加电路，以N相位时钟产生电路的输出信号作为输入信号，其控制端与相位选择控制电路连接，用于对选定的两路输入信号进行相位偏移叠加处理；相位偏移叠加电路具有输出端和逻辑运算模块，所述逻辑运算模块用于对两个参考时钟进行逻辑运算以获得输出时钟；
相位选择控制电路，用于选择N相位时钟产生电路的输出信号作为相位偏移叠加电路的偏移叠加信号源。
还包括一个占空比调节电路，其输入端接相位偏移叠加电路的输出端。
所述特定跃变沿为上升沿或下降沿之一，即，仅以上升沿为特定跃变沿，或者仅以下降沿为特定跃变沿。
所述特定跃变沿为上升沿或下降沿之一，即，仅以上升沿为特定跃变沿，或者仅以下降沿为特定跃变沿。
实施例1：参见图2、图3，本实施例中，N＝128。
步骤1)对输入时钟clk进行多次移相，获得128路偏移时钟信号P(1)～P(128)，其中任意序号连续的两路偏移时钟信号之间的相位差皆为预设值ΔP，因此将128路偏移时钟信号P(1)～P(128)称为“等相位差”信号，需要说明的是，从P(1)到P(128)为一个移相周期，完成一个移相周期后即进入下一个移相周期，即，偏移时钟信号P(128)再次移相ΔP后，即为下一个移相周期的P(1)，因此P(128)与P(1)也是序号连续的关系，或者说，如果对P(128)再次移相ΔP获得P(129)，该P(129)与P(1)是相同的信号。
步骤2)：设定步长值a，并选定一路偏移时钟信号P(x)作为起始信号，序号x为不大于N的任一正整数；
步骤3)产生第一频率的输出时钟，包括下述子步骤：
(3.1)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(3.2)以x+a作为下一次逻辑运算中的x值，然后返回步骤(3.1)；
通过步骤3)可获得第一种频率的输出时钟。
步骤4)产生第二频率的输出时钟，包括下述子步骤：
(4.1)改变步长值a的取值；
(4.2)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(4.3)以x+a作为下一次逻辑运算中的x值，然后返回步骤(4.2)；
通过步骤4)可获得不同于第一种频率的、第二种频率的输出时钟。
可以在后续步骤中再次改变a的取值，以获得其他频率的输出时钟，也就是说，完成了时钟展频。
以上各步中，x和x+a皆以N为计数周期循环。
实施例2：
相位选择控制电路，作用是对通过寄存器设定或者修改扩频时钟的参数，经过编码等逻辑处理，产生一组选择信号，用来导通或者关断等相位差的时钟。
相位偏移叠加电路，主要作用是选通不同相位的时钟作为输入，再对这些不同相位的时钟进行逻辑运算，得到频率变化的输出信号。当输出信号的频率按照一定规律周期变化时，就是展频信号。
在图2中，相位偏移叠加电路的输入信号是N相位时钟产生电路产生的等相位差偏移时钟信号。这里，偏移时钟信号以P(1)，P(2)，…，P(127)，P(128)为例。控制信号是相位选择控制电路产生的开关控制信号S(1)，S(2),…,S(127),S(128)。输出信号是Pssc。
等相位差时钟信号P(1)，P(2)，…，P(127)，P(128)与输出展频时钟Pssc的其中一种逻辑关系如图3所示。
图4示出了产生第一种频率(简称频率f1)的时钟(周期1)的过程。
频率f1的输出时钟：序号变化的步长为1。
当相位选择控制电路选通等相位差的偏移时钟信号P(1)和偏移时钟信号P(2)时，相位偏移叠加电路的P(1)和P(2)输入导通，并对P(1)和P(2)做逻辑运算，得到的输出时钟信号Pss1，输出时钟信号Pss1的上升沿对应P(1)的上升沿，成为周期为周期1的输出时钟信号，此时的周期1＝周期0+相位差ΔP。
在输出时钟的下一个脉冲，相位选择控制电路选通等相位差时钟信号P(2)和等相位差时钟信号P(3)，相位偏移叠加电路的P(2)和P(3)输入导通，并对P(2)和P(3)做逻辑运算，得到的输出时钟信号Pss1的上升沿对应P(2)的上升沿，成为周期为周期1的输出时钟信号，此时的周期1＝周期0+相位差ΔP。
也就是说，输出时钟信号Pss1的上升沿会依次选择P(n)的上升沿和P(n+1)的上升沿，以此可以一直得到周期1＝周期0+相位差ΔP的时钟。n为等相位差时钟信号的序号。
输出时钟信号Pssc1的下降沿依次对应于P(n+1)和P(n+2)的下降沿，为占空比接近50％的最优选择。但是，由于通常时钟信号更关注上升沿的位置，下降沿也可以选择其他对应关系。
在此例中，n＝1,2,…,127,128。
在图4中，Pssc1的2个周期，Pssc1的上升沿依次选择了P(1)的上升沿、P(2)的上升沿。Pssc1的下降沿依次选择了P(2)的下降沿、P(3)的下降沿。
当选中的N相位时钟产生电路的输出时钟到达序号的末尾，例如P(128)时，其下一次选择则为P(1)，也就是计数周期循环。在序号变化步长为1时，若输出时钟信号的第1个脉冲由P(1)的上升沿产生，则第2个脉冲由P(2)的上升沿产生，以此类推至第128个脉冲，第129个脉冲则由P(1)上升沿产生，如图5。
频率f2的输出时钟：序号变化的步长为2。
当相位选择控制电路选通等相位差时钟信号P(1)和等相位差时钟信号P(3)时，也就是序号从P(1)增加一个步长到P(3)，相位偏移叠加电路的P(1)和P(3)输入导通，并对P(1)和P(3)做逻辑运算，那么得到的输出时钟信号Pss2，输出时钟信号Pss2的上升沿为P(1)的上升沿和P(3)的上升沿，成为周期为周期2(频率f2)的时钟信号。
也就是说，输出时钟信号Pssc2的上升沿会依次选择P(n)的上升沿和P(n+2)的上升沿，以此可以一直得到周期2＝周期0+2*相位差ΔP。在此例中，n＝1,2,…,127,128。
由于序号变化步长为2，当选中的N相位时钟产生电路的输出时钟到达序号的末尾，例如P(128)时，其下一次选择则为P(2)，也就是计数周期循环。
可知，
周期1＝周期0+相位差ΔP
同理，在下一个展频步长(参见图6)：
周期2＝周期1+相位差ΔP＝周期0+2*相位差ΔP
依次类推，
每一展频步长的时钟周期为：
周期N＝周期0+N*相位差ΔP
从图3可见，产生的时钟Pssc1,Pssc2等，一个周期内逻辑“1”和逻辑“0”的时间比例并不是1：1，即占空比不是50％。特别是当周期N的N值较大时，占空比偏离50％更加严重。在后级，可以通过占空比调节电路来调节占空比。
但如果使用展频时钟应用于对占空比不敏感的场景，此时占空比调节电路不是必须的。
由等相差时钟产生频率变化的Pssc时钟的逻辑关系，也可以通过其他逻辑关系产生。
Pssc1、Pssc2、…、Pssc128是相位偏移叠加电路模块的输出时钟Pssc在不同时间段的标记，不同时间段Pssc的周期和频率有所不同。
由于
Figure GDA0003531844560000111
即周期和频率成倒数关系，所以周期越大，频率越低。
这里周期1对应频率f1，周期2对应频率f2，依次类推，直到周期128对应频率f128。
所以周期1、周期2、…、周期128逐渐增大，那么频率f1、频率f2、…、频率f128逐渐减小。
如果相位选择电路产生的不同频率的时钟从频率f1，频率f2，有序的变化到频率f128，再从频率f128，频率f127有序的变化到频率f1，则输出的展频时钟频率如图6所示。
此时fmax对应未展频时的正常时钟频率，当展频开启时，输出时钟clk_ssc频率比正常时钟clk频率低，所以实现了向下展频(Down Spread)时钟。
展频步长ssc_step是每个不同频率时钟的持续时间，总的展频频率为fssc：
Figure GDA0003531844560000121
频率步长Δf为相邻的不同频率时钟信号之间频率差值，展频时钟总的频率变化值为fmax-fmin:
fmax-fmin＝(N-1)*Δf
一些数据传输协议，如PCIE、SAS、SATA协议，规定了展频时钟的展频频率fssc范围，也规定了展频时钟的频率变化范围。
因此，在上述公式中，合理的选择参数等相差时钟数N、展频步长ssc_step、频率步长△f，就可以产生满足这些协议要求的展频时钟。
在相位偏移叠加电路选择不同的输入等相位差时钟组合，以及不同的逻辑，可以产生中心展频(Center Spread)时钟，或者向上展频(Up Spread)时钟，实现原理类似于向下展频时钟。
对于向上展频时钟，当相位选择控制电路选通等相位差时钟信号P1和等相位差时钟信号P2时，相位偏移叠加电路的P1和P2输入导通，并对P1和P2做逻辑运算。
那么得到的输出时钟信号Pss1，以P2的上升沿和P1的上升沿顺次成为周期为周期1的Pss1的相邻两个信号沿。
即此时以P(n+1)的上升沿和P(n)的上升沿顺次作为Pss1的相邻两个信号沿。在图4所示的等相位差时钟信号相位关系中，对于向上展频，步长值为负数，即，随着n递减，可产生输出时钟的各个脉冲。
因此，
周期1＝周期0-相位差ΔP
同理，在下一个展频步长：
周期2＝周期1-相位差ΔP＝周期0-2*相位差ΔP
依次类推，
每一展频步长的时钟周期为：
周期N＝周期0-N*相位差ΔP
周期逐渐减小，频率逐渐增大。
对应到图6，频率fmin对应不展频时的正常时钟频率，当展频开启时，输出时钟clk_ssc频率比正常时钟clk频率更高，实现向上展频时钟。
对于中心展频时钟，
周期64＝周期0，
周期65、周期66、…、周期128采用类似于以上向上展频的原理。
周期65＝周期64-相位差ΔP＝周期0-相位差ΔP
周期66＝周期64-2*相位差ΔP＝周期0-2*相位差ΔP
依次类推，直到
周期128＝周期0-63*相位差ΔP
周期逐渐减小，频率逐渐增大。
但对于周期1到周期63，则采用向下展频的原理，
周期63＝周期0+1*相位差ΔP，
周期62＝周期0+2*相位差ΔP，
依次类推，直到
周期1＝周期0+63*相位差ΔP，
对应到图6，频率f64对应不展频时的正常时钟clk频率。当展频开启时，输出时钟clk_ssc频率以正常时钟clk频率为中心上下周期变化，则实现了中心展频时钟。

Claims (4)

1.时钟展频方法，其特征在于，包括下述步骤：
1)通过对输入时钟信号进行相位偏移，产生等相位差的N路偏移时钟信号P(1)～P(N)，其中第k路偏移时钟信号P(k)与第k+1路偏移时钟信号P(k+1)的相位差为预设值△P，并且第N路偏移时钟信号和第1路偏移时钟信号的相位差亦为预设值△P，k＝1,2，...N-1；N为大于3的整数；
2)设定步长值a，并选定一路偏移时钟信号P(x)作为起始信号，序号x为不大于N的任一正整数；
3)产生第一频率的输出时钟，包括下述子步骤：
(3.1)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(3.2)以x+a作为下一次逻辑运算中的x值，然后返回步骤(3.1)；
4)产生第二频率的输出时钟，包括下述子步骤：
(4.1)改变步长值a的取值；
(4.2)对偏移时钟信号P(x)和偏移时钟信号P(x+a)进行逻辑运算以获得输出时钟，以偏移时钟信号P(x)的特定跃变沿对应于输出时钟的当前脉冲的信号沿；
(4.3)以x+a作为下一次逻辑运算中的x值，然后返回步骤(4.2)；以上各步中，x和x+a皆以N为计数周期循环。
2.如权利要求1所述的时钟展频方法，其特征在于，还包括步骤5)：对输出时钟信号进行占空比调整。
3.采用权利要求1所述时钟展频方法的时钟展频电路，其特征在于，包括：
N相位时钟产生电路，用于向相位偏移叠加电路提供N路输出信号，其中第N路输出信号为基于输入时钟的N-1个相位偏移量的时钟信号，N为大于3的整数；
相位偏移叠加电路，以N相位时钟产生电路的输出信号作为输入信号，其控制端与相位选择控制电路连接，用于对选定的两路输入信号进行相位偏移叠加处理；相位偏移叠加电路具有输出端和逻辑运算模块，所述逻辑运算模块用于对两个参考时钟进行逻辑运算以获得输出时钟；
相位选择控制电路，用于选择N相位时钟产生电路的输出信号作为相位偏移叠加电路的偏移叠加信号源。
4.如权利要求3所述的时钟展频电路，其特征在于，还包括一个占空比调节电路，其输入端接相位偏移叠加电路的输出端。
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