CN100566173C - 使用可进行高精度频率调制的谱扩散方式的时钟发生电路 - Google Patents

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Abstract

在该谱扩散时钟发生电路中，DLL电路(8)使来自VCO(7)的振荡时钟信号(CLKO)延迟，输出相位各不相同的10个延迟时钟信号(CLKD1～CLKD10)。选择器(9)从10个延迟时钟信号(CLKD1～CLKD10)中选择任一个并输出选择时钟信号(CLKS)。控制电路(3)控制选择器(9)的信号选择动作。反馈分频电路(10)按分频比N对选择时钟信号(CLKS)进行分频，生成比较时钟信号(CLKC)。由此，可以微调比较时钟信号(CLKC)的相位。进而，可以实现能进行高精度频率调制的谱扩散时钟发生电路。

Description

使用可进行高精度频率调制的谱扩散方式的时钟发生电路
技术领域
本发明涉及时钟发生电路，特别涉及使用谱扩散方式的时钟发生电路。
背景技术
谱扩散时钟发生电路(SSCG)对振荡时钟信号进行频率调制以扩散时钟信号的频带。因此，可以降低EMI(Electro MagneticInterference：电磁骚扰)噪声。
在具有PLL(Phase Locked Loop：锁相环)电路的现有的谱扩散时钟发生电路中，包括：对从外部来的时钟信号进行分频再将基准时钟信号加给PLL电路的输入分频器；对从PLL电路内的振荡器来的振荡时钟信号进行分频再反馈回去的反馈分频器；控制改变输入分频器和反馈分频器的分频比的控制电路。
例如，在美国专利第6,377,646号中，提出一种谱扩散时钟发生电路，使用ROM(Read Only Memory：只读存储器)控制反馈分频器的分频比。
此外，在美国专利第6,292,507号中，提出一种谱扩散时钟发生电路，检测PLL电路的相位比较器的输出信号，并根据观测结果控制各种参数。
如上所述，现有的谱扩散时钟发生电路通过控制改变分频器的分频比来改变倍频系数，并对输出时钟信号进行频率调制。但是，在这样的改变分频器的分频比的方法中，倍频系数受分频比的值的限制。因此，有时因条件的关系，频率的微调很困难，频率调制的精度不够高。
发明内容
本发明的主要目的在于提供一种可进行高精度频率调制的谱扩散时钟发生电路。
本发明的时钟发生电路具有与接收的基准时钟信号同步、生成将基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路。这里，内部时钟发生电路包括：比较基准时钟信号和内部生成的比较时钟信号的相位并输出与比较结果对应的相位差信号的相位比较电路；根据相位差信号生成振荡时钟信号的振荡电路；使振荡时钟信号延迟并生成相位各不相同的多个延迟时钟信号的延迟电路；从多个延迟时钟信号中选择任一个输出的选择电路；按照预定的分频比对选择电路的输出信号进行分频、生成比较时钟信号的分频电路。由此，可以对振荡时钟信号的相位进行微调。因此，可以实现能进行高精度频率调制的谱扩散时钟发生电路。
此外，本发明的另一个时钟发生电路具有：使已接收的时钟信号延迟、生成相位各不相同的多个延迟时钟信号的延迟电路；从多个延迟时钟信号中选择任一个输出的选择电路；按照预定的分频比对选择电路的输出信号进行分频、生成基准时钟信号的分频电路；与基准时钟信号同步、生成将基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路。这时，可以对振荡时钟信号的相位进行微调。因此，可以实现能进行高精度频率调制的谱扩散时钟发生电路。
此外，本发明的又一个时钟发生电路具有：根据已接收的第1基准时钟信号生成将第1基准时钟信号倍频后的第1振荡时钟信号的第1内部时钟发生电路；按照预定的分频比对第1振荡时钟信号进行分频、生成第2振荡时钟信号的第1分频电路；与第2基准时钟信号同步、生成将第2基准时钟信号倍频后的第2振荡时钟信号的第2内部时钟发生电路。这里，第1内部时钟发生电路包括：比较第1基准时钟信号和内部生成的比较时钟信号的相位并输出与比较结果对应的相位差信号的相位比较电路；根据相位差信号生成相位各不相同的多个振荡时钟信号的振荡电路；按照预定的分频比对从振荡电路来的多个时钟信号中的任一个时钟信号进行分频、生成比较时钟信号的第2分频电路；从来自振荡电路的多个时钟信号中选择任一个、输出第1振荡时钟信号的选择电路。这时，也可以对振荡时钟信号的相位进行微调。因此，可以实现能进行高精度频率调制的谱扩散时钟发生电路。
参照附图并根据下面的详细说明，就能使本发明的上述及其他目的、特征、方面和优点变得清楚了。
附图说明
图1是表示本发明实施例1的谱扩散时钟发生电路的概略结构的方框图。
图2是表示图1所示的DLL电路的结构的电路图。
图3是用来说明图1所示的DLL电路和选择器的动作的时序图。
图4是用来说明图1所示的反馈分频电路的动作的时序图。
图5A和5B是分别用来说明现有的谱扩散时钟发生电路的动作的图。
图6是表示本发明实施例2的谱扩散时钟发生电路的概略结构的方框图。
图7是表示本发明实施例3的谱扩散时钟发生电路的概略结构的方框图。
图8是表示图7所示的VCO的结构的电路图。
图9是用来说明图7所示的VCO和选择器的动作的时序图。
具体实施方式
【实施例1】
在图1中，该实施例1的谱扩散时钟发生电路具有输入分频电路1、PLL电路2和控制电路3。
PLL电路2包括：相位频率比较器(PFD)4、充电泵(CP)5、环路滤波器(LPF)6、VCO(压控振荡器)7、DLL(延迟锁相环路)电路8、选择器9和反馈分频电路10。该PLL电路2是对环路内的振荡器进行反馈控制使来自外部的基准时钟信号和来自环路内的振荡器的比较时钟信号的相位差一定从而使其振荡的振荡电路。
输入分频电路1按分频比M对来自外部的时钟信号CLKI进行分频(频率1/M的分频)以生成基准时钟信号CLKR。相位频率比较器4检测来自输入分频电路1的基准时钟信号CLKR和来自反馈分频电路10的比较时钟信号CLKC的上升沿的差，并输出与检测结果对应的脉冲宽度的相位差信号UP、DN。充电泵5响应来自相位频率比较器4的相位差信号UP，供给正电流，响应相位差信号DN，供给负电流。环路滤波器6对充电泵5的输出电流进行积分再输出控制电压VC。VCO7生成与来自环路滤波器6的控制电压VC对应的频率的振荡时钟信号CLKO。
DLL电路8使来自VCO7的振荡时钟信号CLKO延迟，输出相位各不相同的延迟时钟信号CLKD1～CLKD10。选择器9从来自DLL电路8的延迟时钟信号CLKD1～CLKD10中选择任一个并输出选择时钟信号CLKS。控制电路3控制选择器9的信号选择动作。反馈分频电路10按分频比N对来自选择器9的选择时钟信号CLKS进行分频(频率1/M的分频)，生成比较时钟信号CLKC。
该谱扩散时钟发生电路通过使振荡时钟信号的频率产生微小的变动来扩散时钟信号的频带。下面，说明用来使振荡时钟信号的频率产生微小变动的电路结构及动作。
在图2中，该DLL电路8包含10个电流源11、10个缓冲电路12、10个电流源13和控制电路14。
10个缓冲电路12串联连接，使来自VCO7的振荡时钟信号CLKO延迟。在电源电位VCC的线和各缓冲电路12的电源端子之间连接对应的电流源11。在各缓冲电路12的接地端子和接地电位GND的线之间连接对应的电流源13。各缓冲电路12利用对应的电流源11、13来确定延迟时间。从各缓冲电路12的输出节点输出延迟时钟信号CLKD1～CLKD10。
控制电路14对来自VCO7的振荡时钟信号CLKO和来自最后一级缓冲电路12的延迟时钟信号CLKD10的相位进行比较，控制电流源11、13的电流值，使其相位差和振荡时钟信号CLKO的1个周期相等。
图3是用来说明图1所示的DLL电路8和选择器9的动作的时序图。在图3中，振荡时钟信号CLKO是从VCO7输出的信号，延迟时钟信号CLKD1～CLKD10是从DLL电路8输出的信号，选择时钟信号CLKS1、CLKS2是从选择器9输出的信号。
振荡时钟信号CLKO是周期T1的时钟信号。来自初级缓冲电路12的延迟时钟信号CLKD1变成相位比振荡时钟信号CLKO延迟了时间T2左右的波形。该时间T2是将周期T1进行10等分后的时间。来自下一级缓冲电路12的延迟时钟信号CLKD2变成相位比延迟时钟信号CLKD1延迟了时间T2左右的波形。同样，延迟时钟信号CLKD3～CLKD10变成相位按顺序各延迟了时间T2的波形，延迟时钟信号CLKD10变成相位比振荡时钟信号CLKO延迟了时间T1的波形。
选择器9从来自DLL电路8的延迟时钟信号CLKD1～CLKD10中选择任一个作为选择时钟信号CLKS输出。选择器9的选择动作由控制电路3控制。
选择时钟信号CLKS1是当选择器9将选择信号从延迟时钟信号CLKD10切换到延迟时钟信号CLKD9时从选择器9输出的信号。这里，假定选择信号是从时刻t0到时刻t5之间切换的信号。这时，选择时钟信号CLKS1的波形在切换时刻之前是和延迟时钟信号CLKD10相同的波形，在切换时刻之后变成和延迟时钟信号CLKD9相同的波形。即，在时刻t0，上升到“H”电平，在时刻t2或t3下降到“L”电平，在时刻t5，上升到“H”电平。因此，选择时钟信号CLKS1相位超前时间T2左右。再有，选择时钟信号CLKS1的波形的斜线部分表示在该时刻可以在延迟时钟信号CLKD10和延迟时钟信号CLKD9中选择任何一个信号。
选择时钟信号CLKS2是当选择器9将选择信号从延迟时钟信号CLKD10切换到延迟时钟信号CLKD1时从选择器9输出的信号。这里，假定选择信号是从时刻t1到时刻t6之间切换的信号。这时，选择时钟信号CLKS2的波形在切换时刻之前是和延迟时钟信号CLKD10相同的波形，在切换时刻之后变成和延迟时钟信号CLKD1相同的波形。即，在时刻t0，上升到“H”电平，在时刻t3或t4下降到“L”电平，在时刻t7，上升到“H”电平。因此，选择时钟信号CLKS2相位滞后时间T2左右。再有，选择时钟信号CLKS2的波形的斜线部分表示在该时刻可以在延迟时钟信号CLKD10和延迟时钟信号CLKD1中选择任何一个信号。
图4是用来说明图1所示的反馈分频电路10的动作的时序图。在图4中，选择时钟信号CLKS11～CLKS13是从选择器9输出的信号，比较时钟信号CLKC1～CLKC3是从反馈分频电路10输出的信号。
选择时钟信号CLKS11是当选择器9进行切换选择信号的动作时从选择器9输出的信号。这时，反馈分频电路10在时刻t12之前对选择时钟信号CLKS11的脉冲进行N次计数。反馈分频电路10按分频比N对选择时钟信号CLKS11进行分频，生成比较时钟信号CLKC1。
选择时钟信号CLKS12是当选择器9在相位超前的方向进行了10次切换选择信号的动作时从选择器9输出的信号。即，选择器9在时刻t10将选择信号从延迟时钟信号CLKD10切换到延迟时钟信号CLKD9，接着，从延迟时钟信号CLKD9切换到延迟时钟信号CLKD8，接着，从延迟时钟信号CLKD8切换到延迟时钟信号CLKD7，在时刻T11之前进行10次这样的切换动作。在第10次切换动作中，选择器9的选择信号从延迟时钟信号CLKD1切换到延迟时钟信号CLKD10。这时，反馈分频电路10在时刻t11之前对选择时钟信号CLKS12的脉冲进行N次计数。反馈分频电路10按分频比N对选择时钟信号CLKS12进行分频、生成比较时钟信号CLKC2。该比较时钟信号CLKC2变成相位比比较时钟信号CLKC1超前时间T1(相当于振荡时钟信号CLKO的1个周期)左右的波形。
当选择器9在相位超前的方向只进行了1次切换选择信号的动作时(未图示)，比较时钟信号CLKC的波形变成相位比比较时钟信号CLKC1超前时间T1的1/10(相当于振荡时钟信号CLKO的1/10个周期)左右的波形。该选择器9的切换选择信号的动作可以由控制电路3任意控制。因此，比较时钟信号CLKC的相位可以以振荡时钟信号CLKO的周期T1的1/10为单位向前进。
选择时钟信号CLKS13是当选择器9在相位滞后的方向进行了10次切换选择信号的动作时从选择器9输出的信号。即，选择器9在时刻t10将选择信号从延迟时钟信号CLKD10切换到延迟时钟信号CLKD1，接着，从延迟时钟信号CLKD1切换到延迟时钟信号CLKD2，接着，从延迟时钟信号CLKD2切换到延迟时钟信号CLKD3，在时刻t13之前进行10次这样的切换动作。在第10次切换动作中，选择器9的选择信号从延迟时钟信号CLKD9切换到延迟时钟信号CLKD10。这时，反馈分频电路10在时刻t13之前对选择时钟信号CLKS13的脉冲进行N次计数。反馈分频电路10按分频比N对选择时钟信号CLKS13进行分频、生成比较时钟信号CLKC3。该比较时钟信号CLKC3变成相位比比较时钟信号CLKC1滞后时间T1(相当于振荡时钟信号CLKO的1个周期)左右的波形。
当选择器9在相位滞后的方向只进行了1次切换选择信号的动作时(未图示)，比较时钟信号CLKC的波形变成相位比比较时钟信号CLKC1滞后时间T1的1/10(相当于振荡时钟信号CLKO的1/10个周期)左右的波形。该选择器9的切换选择信号的动作可以由控制电路3任意控制。因此，比较时钟信号CLKC的相位可以以振荡时钟信号CLKO的周期T1的1/10为单位向后退。
再有，选择器9切换选择信号的动作的速度十分快，当选择器9的输出时钟信号CLKS没有尖峰时，也可以使相位1次变化时间T1的2/10以上，这样来进行选择信号的切换动作。
因此，可以以振荡时钟信号CLKO的周期T1的1/10以上的任意单位对比较时钟信号CLKC进行调整。
在现有的谱扩散时钟发生电路中，不使用DLL电路8和选择器9，通过控制改变输入分频电路1或/和反馈分频电路10的分频比去改变倍频系数，对振荡时钟信号CLKO进行频率调制。
这里，为了与本实施例1的谱扩散时钟发生电路的动作进行比较，说明现有的谱扩散时钟发生电路的动作。
图5A和5B是分别用来说明现有的谱扩散时钟发生电路的动作的图。图5A是表示反馈分频电路的分频比N的改变动作的图，图5B是三角波频率调制后的振荡时钟信号CLKO的图。
设从外部输入到输入分频电路的时钟信号CLKI的频率为200MHz，输入分频电路的分频比M为50。当反馈分频电路的分频比保持为50时，生成的振荡时钟信号CLKO的频率变成200MHz。此外，当反馈分频电路的分频比保持为49时，生成的振荡时钟信号CLKO的频率变成196MHz(调制幅度：-2％)。
这时，输入分频电路生成的基准时钟信号CLKR的周期T3是250ns。若设三角波频率调制的调制周期为T4，则相位频率比较器的相位比较动作在时间T4内进行(T4/T3)次。反馈分频电路的分频比N如图5A所示，被控制变成为每一个基准时钟信号CLKR的周期T3为50或49。因此，如图5B所示，生成频率在200MHz到196MHZ之间三角波调制(调制幅度：-2％)后的振荡时钟信号CLKO。若使反馈分频电路的分频比N为50的次数与分频比N为49的次数相等，则振荡时钟信号CLKO的波形接近理想的平滑波形。
这时，例如当调制周期T4是40μs时，相位频率比较器的相位比较次数变成(T4/T3)＝160次。该相位比较次数越多，振荡时钟信号CLKO的波形越平滑。但是，当希望更短的调制周期T4(例如20μs)时，则相位频率比较器的相位比较次数变少，为(T4/T3)＝80次。因此，生成的振荡时钟信号CLKO的波形不太平滑。
设从外部输入到输入分频电路的时钟信号CLKI的频率为200MHz，输入分频电路的分频比M为20(未图示)时，生成的基准时钟信号CLKR的周期T3变成100ns。这时，若将反馈分频电路的分频比N控制变成每一个基准时钟信号CLKR的周期T3为20或19，则生成频率在200MHz到190MHZ之间三角波调制(调制幅度：-5％)后的振荡时钟信号CLKO。这时，例如当调制周期T4是20μs时，相位频率比较器的相位比较次数变成(T4/T3)＝200次。在该条件下，当想要使生成的信号CLKO的频率在200MHz到196MHZ之间按三角波调制(调制幅度：-2％)时，在相位频率比较器的相位比较次数200次中，可以使反馈分频电路的分频比N为20的次数多一些，使分频比N为19的次数少一些。但是，若像这样，反馈分频电路的分频比N为20的次数和分频比N为19的次数不同，则生成的振荡时钟信号CLKO的波形就不会很平滑。
因此，在像现有的谱扩散时钟发生电路那样控制改变输入分频电路或/和反馈分频电路的分频比的方法中，倍频系数受分频比的限制。因此，有时因条件的限制而使频率的微调变得困难，频率调制的精度不够。
但是，在该实施例1中，可以以振荡时钟信号CLKO的周期T1的1/10为单位调整比较时钟信号CLKC的相位。参照图4，像过去那样使反馈分频电路10的分频比N变化1相当于选择器9进行10次选择信号的切换动作。即，以振荡时钟信号CLKO的周期的1/10为单位调整比较时钟信号CLKC的相位相当于使反馈分频电路10的分频比N变化0.1左右。
例如，当从外部输入到输入分频电路1的时钟信号CLKI的频率为200MHz，输入分频电路1和反馈分频电路10的分频比M、N为50时，由输入分频电路1生成的基准时钟信号CLKR的周期T3是250ns。若选择器9进行选择信号的切换动作，使比较时钟信号CLKC的相位超前振荡时钟信号CLKO的周期T1的1/10左右，则生成频率在200MHz到199.6MHz之间三角波调制(调制幅度：-0.2％)后的振荡时钟信号CLKO。这时，调制幅度为过去的1/10。即，可以以比过去10倍的精度调整振荡时钟信号CLKO的相位。
此外，当从外部输入到输入分频电路1的时钟信号CLKI的频率为200MHz，输入分频电路1和反馈分频电路10的分频比M、N为5时，由输入分频电路1生成的基准时钟信号CLKR的周期T3是25ns。这时，若选择器9进行选择信号的切换动作，使比较时钟信号CLKC的相位超前振荡时钟信号CLKO的周期T1的1/10左右，则生成频率在200MHz到196MHz之间三角波调制(调制幅度：-2％)后的振荡时钟信号CLKO。这时，当调制周期T4为20μs时，相位频率比较器4的相位比较次数变成(T4/T3)＝800次。这时，相位频率比较器4的相位比较次数为过去的10倍。即，可以以比过去10倍的精度调整振荡时钟信号CLKO的相位。
再有，在此说明了DLL电路8的缓冲电路12的级数是10级的情况，但当DLL电路8的缓冲电路12的级数是任意数时，也可以得到同样的效果。因此，若增加缓冲电路12的级数，可以进一步提高振荡时钟信号CLKO的相位调整精度。
如上所述，在该实施例1中，通过设置DLL电路8、选择器9和控制电路3，可以实现能进行高精度频率调制的谱扩散时钟发生电路。
【实施例2】
在图6中，本实施例2的谱扩散时钟发生电路具有输入分频电路1、PLL电路21、DLL电路22、选择器23和控制电路24。
PLL电路21包含相位频率比较器4、充电泵5、环路滤波器6、VCO7和反馈分频电路10。该PLL电路21与图1的PLL电路2的不同点是去掉了控制电路3、DLL电路8和选择器9。
反馈分频电路10按分频比N对来自VCO7的振荡时钟信号CLKO进行分频，生成比较时钟信号CLKC。PLL电路21是对环路内的振荡器进行反馈控制，使来自输入分频电路1的基准时钟信号CLKR和来自环路内的振荡器的比较时钟信号CLKC的相位差保持一定，从而使其振荡的振荡电路。
DLL电路22和图2所示的DLL电路8一样，由10级缓冲电路和电流源构成，使从外部来的时钟信号CLKI延迟，输出相位各不相同的延迟时钟信号CLKD11～CLKD20。延迟时钟信号CLKD11～CLKD20和图3所示的DLL电路8的延迟时钟信号CLKD1～CLKD10一样，是相位各相差时钟信号CLKI的周期的1/10的信号。
选择器23从来自DLL电路23的延迟时钟信号CLKD11～CLKD20中选择任一个并输出选择时钟信号CLKS。控制电路24控制选择器23的选择信号的切换动作。输入分频电路1按分频比M对来自选择器23的选择时钟信号CLKS进行分频，生成基准时钟信号CLKR。
通过像以上那样的构成，可以以来自外部的时钟信号CLKI的周期的1/10为单位，任意调整基准时钟信号CLKR的相位。即，可以以10倍于过去的精度调整振荡时钟信号CLKO的相位。
再有，在此说明了DLL电路22的缓冲电路12的级数是10级的情况，但当DLL电路22的缓冲电路的级数是任意数时，也可以得到同样的效果。因此，若增加缓冲电路的级数，可以进一步提高PLL电路21的振荡时钟信号CLKO的相位调整精度。
因此，在该实施例2中，通过设置DLL电路22、选择器23和控制电路24，可以实现能进行高精度频率调制的谱扩散时钟发生电路。
【实施例3】
图7的实施例3的谱扩散时钟发生电路与图6的谱扩散时钟发生电路的不同点是用PLL电路31替换DLL电路22。
PLL电路31包含相位频率比较器32、充电泵33、环路滤波器34、VCO35和反馈分频电路36。
该PLL电路31是对环路内的振荡器进行反馈控制，使来自外部的时钟信号CLKI和来自环路内的振荡器的比较时钟信号CLKC的相位差保持一定，从而使其振荡的振荡电路。PLL电路31生成相位各不相同的时钟信号CLKV1～CLKV5，再输出给选择器23。
在图8中，该VCO35包含5个电流源41、5个反相电路42、5个电流源43和控制电路44。
5个反相电路42呈环状串联连接，构成环形振荡器。在电源电位VCC的线和各反相电路42的电源端子之间连接对应的电流源41。在各反相电路42的接地端子和接地电位GND的线之间连接对应的电流源43。各反相电路42利用对应的电流源41、43来确定延迟时间。从各反相电路42的输出节点输出时钟信号CLKV1～CLKV5。
控制电路44通过与来自环路滤波器34的控制电压VC对应，控制电流源41、43的电流值，去调整环形振荡器的振荡频率。
图9是用来说明图7所示的VCO35和选择器23的动作的时序图。在图9中，时钟信号CLKV1～CLKV5是从VCO35输出的信号，选择时钟信号CLKS21、CLKS22是从选择器23输出的信号。
时钟信号CLKV1～CLKV5是周期T5的时钟信号。第3级反相电路42的输出时钟信号CLKV2与初级的反相电路42的输出时钟信号CLKV1相比，延迟了相当于2个反相电路42的延迟时间左右，所以，变成相位比时钟信号CLKV1延迟了时间T6(周期T5的1/5)左右的波形。这样一来，时钟信号CLKV3～CLKV5变成相位按顺序各延迟了时间T6的波形。
选择器23从VCO35的输出时钟信号CLKV1～CLKV5中选择任一个作为选择时钟信号CLKS输出。选择器23的选择动作由控制电路24控制。
选择时钟信号CLKS21是当选择器23将选择信号从时钟信号CLKV3切换到时钟信号CLKV2时从选择器23输出的信号。这里，假定选择信号是从时刻t20到时刻t25之间切换的信号。这时，选择时钟信号CLKS21的波形在切换时刻之前是和时钟信号CLKV3相同的波形，在切换时刻之后变成和时钟信号CLKV2相同的波形。即，在时刻t20，上升到“H”电平，在时刻t22或t23下降到“L”电平，在时刻t25，上升到“H”电平。因此，选择时钟信号CLKS21相位超前时间T6左右。再有，选择时钟信号CLKS21的波形的斜线部分表示在该时刻可以在时钟信号CLKV3和时钟信号CLKV2中选择任何一个信号。
选择时钟信号CLKS22是当选择器23将选择信号从时钟信号CLKV3切换到时钟信号CLKV4时从选择器23输出的信号。这里，假定选择信号是从时刻t21到时刻t26之间切换的信号。这时，选择时钟信号CLKS22的波形在切换时刻之前是和时钟信号CLKV3相同的波形，在切换时刻之后变成和延钟信号CLKV4相同的波形。即，在时刻t20，上升到“H”电平，在时刻t23或t24下降到“L”电平，在时刻t27，上升到“H”电平。因此，来自选择器23的选择时钟信号CLKS22的相位滞后时间T6左右。再有，选择时钟信号CLKS22的波形的斜线部分表示在该时刻可以在时钟信号CLKV3和时钟信号CLKV4中选择任何一个信号。
因此，可以以来自PLL电路31的时钟信号CLKV的周期的1/5为单位，任意调整输入到PLL电路21的基准时钟信号CLKR的相位。即，可以由5倍于过去的精度，调整PLL电路21的振荡时钟信号CLKO的相位。
再有，在此说明了VCO35的反相电路42的级数是5级的情况，但当VCO35的反相电路42的级数是任意数时，也可以得到同样的效果。因此，若增加反相电路42的级数，可以进一步提高PLL电路21的振荡时钟信号CLKO的相位调整精度。
因此，在该实施例3中，通过设置PLL电路31、选择器23和控制电路24，可以实现能进行高精度频率调制的谱扩散时钟发生电路。
以上详细地说明并展示了本发明，但仅仅是一些例子，本发明并不限于此，本发明的宗旨和范围通过所附的权利要求的限定就可以清楚地理解了。

Claims (4)

1、一种使用了谱扩散方式的时钟发生电路，其特征在于：
具有与接收的基准时钟信号同步、生成将上述基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路，
上述内部时钟发生电路包括：
比较上述基准时钟信号和内部生成的比较时钟信号的相位，并输出与比较结果对应的相位差信号的相位比较电路；
根据上述相位差信号生成上述振荡时钟信号的振荡电路；
使上述振荡时钟信号延迟并生成相位各不相同的多个延迟时钟信号的延迟电路；
从上述多个延迟时钟信号中选择任一个进行输出的选择电路，以及
按照预定的分频比对上述选择电路的输出信号进行分频，生成上述比较时钟信号的分频电路，
上述延迟电路包括：
初级接收上述振荡时钟信号并分别输出上述多个延迟信号的串联连接的多个缓冲电路；
分别对应于上述多个缓冲电路而设置，并且向各自对应的缓冲电路供给电源电流的多个电流源，以及
控制电路，控制上述多个电流源的输出电流来控制上述多个缓冲电路的延迟时间，以使来自上述多个缓冲电路中最后一级缓冲电路的延迟时钟信号和上述振荡时钟信号的相位差等于上述振荡时钟信号的1个周期。
2、一种使用了谱扩散方式的时钟发生电路，其特征在于，具有：
使已接收的时钟信号延迟、生成相位各不相同的多个延迟时钟信号的延迟电路；
从上述多个延迟时钟信号中选择任一个进行输出的选择电路；
按照预定的分频比对上述选择电路的输出信号进行分频、生成基准时钟信号的分频电路，以及
与上述基准时钟信号同步、生成将上述基准时钟信号倍频后的振荡时钟信号的内部时钟发生电路，
上述延迟电路具有：
初级接收上述振荡时钟信号并分别输出上述多个延迟信号的串联连接的多个缓冲电路；
分别对应于上述多个缓冲电路而设置，并且向各自对应的缓冲电路供给电源电流的多个电流源，以及
控制电路，控制上述多个电流源的输出电流来控制上述多个缓冲电路的延迟时间，以使来自上述多个缓冲电路中最后一级缓冲电路的延迟时钟信号和上述接收的时钟信号的相位差等于上述接收的时钟信号的1个周期。
3、一种使用了谱扩散方式的时钟发生电路，其特征在于，具有：
根据已接收的第1基准时钟信号生成将上述第1基准时钟信号倍频后的第1振荡时钟信号的第1内部时钟发生电路；
按照预定的分频比对上述第1振荡时钟信号进行分频、生成第2基准时钟信号的第1分频电路，以及
与上述第2基准时钟信号同步、生成将上述第2基准时钟信号倍频后的第2振荡时钟信号的第2内部时钟发生电路，
上述第1内部时钟发生电路包括：
比较上述第1基准时钟信号和内部生成的比较时钟信号的相位，并输出与比较结果对应的相位差信号的相位比较电路；
根据上述相位差信号生成相位各不相同的多个时钟信号的振荡电路；
按照预定的分频比，对从上述振荡电路来的多个时钟信号中的任一个时钟信号进行分频、生成上述比较时钟信号的第2分频电路；
从来自上述振荡电路的多个时钟信号中选择任一个，并输出上述第1振荡时钟信号的选择电路，以及
控制上述选择电路的选择动作，并进行上述第2振荡时钟信号的频率调制的第1控制电路。
4、根据权利要求3所述的时钟发生电路，其特征在于，具有：
串联连接成环状、并分别输出上述多个时钟信号的多个反相器，以及
根据上述相位差信号，控制上述多个反相器构成的环形振荡器的振荡频率的第2控制电路。
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