JPH07107240A

JPH07107240A - 画素クロック発生装置

Info

Publication number: JPH07107240A
Application number: JP5243003A
Authority: JP
Inventors: Masayoshi Miyamoto; 真義宮本
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1993-09-29
Filing date: 1993-09-29
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】遅延素子の数を抑えてコストを下げた画素ク
ロック発生装置で、広い周波数帯域の画素クロックを発
生させる。【構成】Ｎ個の遅延素子をリング状に接続した狭帯域
であるが高い周波数のＶＣＲＯ（電圧制御型リングオシ
レータ）４を用いたＰＬＬ回路のフィードバック回路中
に設けた分周器５と、ＶＣＲＯ４が出力する互いに位相
のズレた２Ｎ個の中間クロックを処理して得られた中間
クロックのＮ倍の周波数の逓倍クロックを更に分周して
画素クロックを出力するビデオクロック装置６とが、本
体装置からの指示信号ＳＥＬに応じて処理や分周比を変
えることにより、広い周波数帯域の画素クロックＶＤＣ
Ｋを発生して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像形成装置に用いら
れる画素クロック発生装置に関し、特に電圧制御型リン
グオシレータを使用した画素クロック発生装置に関す
る。

【０００２】

【従来の技術】例えばレーザビームプリンタのように静
電潜像技術を用いた光走査型の画像形成装置は、画素ク
ロックに同期してオン／オフするレーザダイオードから
出力されるビームを主走査方向に走査させると共に、そ
れと直交する副走査方向に移動する予め帯電させた感光
体上にスポットとして結像させることにより、感光体上
に静電潜像を形成する。その静電潜像を現像してトナー
像に変換した後、トナー像を用紙上に転写し、熱により
定着して用紙上に画像が形成される。

【０００３】このようなレーザプリンタは、画像を形成
するドット（画素）の解像度が極めて高いため、用途に
応じて画素密度ＤＰＩ（ドット数／インチ）を変更する
ことが可能であり、通常画素クロックの周波数は画素密
度の自乗に比例するから、画素密度の変更に伴って画素
クロックの周波数が広範囲に変化することが要求され
る。

【０００４】特に写真のような多階調画像や、本来２値
画像である文字の場合でもベクトルフォントによる文字
では、そのエッジ部の画素を多階調表現することによっ
て、高品位の画像を得るために、高い解像度したがって
高い周波数の画素クロックが必要になってくる。

【０００５】図１２は電圧制御型リングオシレータ（以
下「ＶＣＲＯ」という）を用いて広帯域周波数の画素ク
ロックを出力する画素クロック発生装置の従来例の構成
を示すブロック図である。この従来例は、周波数可変の
基準クロック発振器５１と位相比較器５２とＬＰＦ（低
域フィルタ）５３と５個の遅延回路からなる５段のＶＣ
ＲＯ５４及びクロック処理部５５とにより構成されてい
る。

【０００６】基準クロック発振器５１は水平同期信号Ｄ
ＥＴＰに同期し目的に応じた広帯域の周波数の基準クロ
ックＲＣＬＫを出力し、位相比較器５２は基準クロック
ＲＣＬＫとサンプルクロックＷＣＬＫとを入力し、位相
を比較してその差信号をＬＰＦ５３に出力する。ＬＰＦ
５３は入力する差信号の直流分を制御信号としてＶＣＲ
Ｏ５４に出力する。

【０００７】図１３は従来例の各部クロックの一例を示
す波形図である。ＶＣＲＯ５４は、図１３にそれぞれ示
したように、５個の遅延回路がそれぞれ出力する制御信
号の電圧に応じた周波数のクロックＴ１〜Ｔ５とその反
転出力であるクロック／Ｔ１〜／Ｔ５（この明細書中で
信号名の前に付した「／」はノットを示す記号である）
とからなる互いに１／１０周期ずつ位相の遅れた１０個
の中間クロックをクロック処理部５５に出力する。

【０００８】出力された中間クロックのうち、中間クロ
ックＴ１をサンプルクロックＷＣＬＫとして位相比較器
５２に出力することによりＰＬＬ回路が形成され、サン
プルクロックＷＣＬＫすなわち中間クロックＴ１は、位
相及び周波数が共に基準クロックＲＣＬＫと同期する。

【０００９】クロック処理部５５は、ＶＣＲＯ５４から
入力する各中間クロックＴ１〜Ｔ５，／Ｔ１〜／Ｔ５の
うち位相順に１つ置きに選択した中間クロックＴ１，Ｔ
３，Ｔ５，／Ｔ２，／Ｔ４を用い、複数の論理回路の組
合せにより数１に示す論理式に従った処理を行なって、
図１３に示したように中間クロックの周波数の５倍の周
波数を有する画素クロックＶＤＣＫ０を出力する。な
お、以下述べる論理式において、「×」及び「＋」はそ
れぞれアンド及びオアを示す記号である。また、以下の
各数式中ではノット記号は一般の表記どおり信号名にオ
ーバラインを付して示している。

【００１０】

【数１】

【００１１】図１４はクロック処理部５５の構成の一例
を示す回路図である。図１４に示したクロック処理部５
５は、５個のアンド回路５６ａ〜５６ｅとオア回路５７
とからなり、各アンド回路５６ａ〜５６ｅはそれぞれ図
示したように中間クロックＴ１，Ｔ３，Ｔ５，／Ｔ２，
／Ｔ４を選択的に入力し、それぞれアンドをとってオア
回路５７に出力する。オア回路５７はアンド回路５６ａ
〜５６ｅの出力のオアをとって、数１に示した画素クロ
ックＶＤＣＫ０を出力する。

【００１２】図１５はＶＣＲＯ５４の構成の一例を示す
回路図であり、それぞれ５個の遅延回路５８ａ〜５８ｅ
とノット回路５９ａ〜５９ｅと、制御信号の電圧を電流
信号に変換して遅延回路５８ａ〜５８ｅの各遅延時間を
制御する電流制御回路６０により構成されている。

【００１３】遅延回路５８ａ〜５８ｅは順に直列に接続
され、それぞれ図で左側から入力する中間クロックのレ
ベルを、電流制御回路６０から入力する電流信号に応じ
た略等しい遅延時間だけ遅延して中間クロックＴ１〜Ｔ
５として出力すると共に、それぞれノット回路５９ａ〜
５９ｅを介して反転し、中間クロック／Ｔ１〜／Ｔ５と
して出力する。ノット回路５９ｅから出力された中間ク
ロック／Ｔ５は初段の遅延回路５８ａの入力信号として
フィードバックされる。

【００１４】各中間クロックＴ１〜Ｔ５，／Ｔ１〜／Ｔ
５の１周期は、各遅延回路５８ａ〜５８ｅの遅延時間の
和の２倍であるから、互いに全く同一である。各遅延回
路５８ａ〜５８ｅの遅延量の間の僅かな差は、中間クロ
ックの位相遅れのバラツキとなって現れる。

【００１５】

【発明が解決しようとする課題】しかしながら、各遅延
回路５８ａ〜５８ｅと同一構成を有する代表的な遅延回
路５８は、理論的には１個の電流制御型の遅延素子で構
成することが出来るが、実際の遅延素子の周波数帯域は
１：３乃至４程度と比較的狭いため、ＶＣＲＯ５４が広
帯域に変化する基準クロックの周波数に対応できるよう
に例えば図１６に示すような構成になっている。

【００１６】すなわち、遅延回路５８は、電流制御回路
６０からそれぞれ入力する同一の電流信号に対して互い
にスルーレート（遅延時間）の異なる４個の遅延素子６
１Ａ〜６１Ｄと、各遅延素子６１Ａ〜６１Ｄの出力を本
体装置から入力する指示信号ＳＥＬに応じて選択的に出
力するマルチプレクサ６２とから構成されている。

【００１７】図１７は、このように構成された遅延回路
を用いたＶＣＲＯ５４の制御信号（又は電流信号）を横
軸に、出力する中間クロックの周波数を縦軸にとって示
した特性の一例を示す線図であり、Ａ乃至Ｄはそれぞれ
指示信号に応じて遅延素子６１Ａ乃至６１Ｄの出力が選
択された場合を示している。

【００１８】図から明らかなように、１個の遅延素子で
カバー出来る周波数帯域が限られているため、ＶＣＲＯ
５４が広帯域の周波数に対応するには、スルーレートの
異なる複数の遅延素子を切換えて用いる必要があった。

【００１９】しかしながら、ＶＣＲＯ５４の遅延回路の
個数Ｎだけスルーレート特性の揃った遅延素子を用意し
なければならないから、１組だけでもＮが大きくなるに
従って同一特性の遅延素子を選択するのが難しくなる。
さらに、周波数域すなわちスルーレートが異なる度にそ
れぞれ１組Ｎ個ずつの遅延素子を用意する必要があるか
ら、選択組合せの工数及びコストが大幅に増大するとい
う問題があった。

【００２０】この発明は上記の点に鑑みてなされたもの
であり、遅延素子の数を１組だけに抑えたコストの安い
画素クロック発生装置で広い周波数帯域の画素クロック
を得ることを目的とする。

【００２１】

【課題を解決するための手段】この発明は上記の目的を
達成するため、基準クロック発生手段と、該基準クロッ
ク発生手段が出力する基準クロックとサンプルクロック
との位相を比較して差信号を出力する位相比較手段と、
該位相比較手段から入力する差信号の直流分を制御信号
として出力する低域フィルタと、Ｎを２以上の整数とし
てＮ個の遅延素子を備え制御信号の電圧に応じた周波数
で互いに１／２Ｎ周期ずつ位相の遅れた２Ｎ個の中間ク
ロックを出力する電圧制御型リングオシレータと、複数
の論理回路を備え電圧制御型リングオシレータから入力
する各中間クロックを処理して画素クロックを出力する
クロック処理手段とからなり、中間クロックのうちのい
ずれか１個をサンプルクロックとして位相比較手段にフ
ィードバックすることによりＰＬＬ回路を構成した画素
クロック発生装置において、電圧制御型リングオシレー
タと位相比較手段との間に、本体装置から入力する指示
信号に応じた第１の分周比で中間クロックのうちのいず
れか１個を分周し、サンプルクロックとして位相比較手
段にフィードバックさせるフィードバック用分周器を設
け、さらにそれぞれ下記のようにしたものである。

【００２２】すなわち、クロック処理手段内に、複数の
論理回路の組合せにより各中間クロックを処理して得ら
れた該中間クロックの周波数のＮ倍の周波数を有する逓
倍クロックを指示信号に応じた第２の分周比で分周し、
画素クロックとして出力するクロック出力用分周器を設
ける。

【００２３】あるいは、クロック処理手段内に、中間ク
ロックの周波数のＮ倍の周波数を更に指示信号に応じた
第２の分周比で分周した周波数の処理クロックを形成し
画素クロックとして出力させるように、複数の論理回路
にそれぞれ入力する各中間クロックを選択、あるいは複
数の論理回路の組合せを変更する論理設定手段を設けて
もよい。

【００２４】さらに、上記の画素クロック発生装置に、
指示信号に応じて論理設定手段が選択した中間クロッ
ク、あるいは論理設定手段が変更した複数の論理回路の
組合せによって形成された処理クロックを、さらに指示
信号に応じた第３の分周比で分周したクロックを出力す
る処理用分周器と、指示信号に応じて最終的に出力され
る画素クロックの周波数に応じて処理クロックと処理用
分周器が出力するクロックのいずれかを選択し、画素ク
ロックとして出力するクロック選択手段とを設けるとよ
い。

【００２５】あるいはまた、クロック処理手段内に、基
準クロックの１周期の間にＮ個のパルスを形成し、該Ｎ
個のパルスは指示信号に応じて各オン時間が平均値であ
る１／２Ｎ周期のパルスにより構成されるか、或いは１
／２Ｎ周期のパルスと１／２Ｎ周期より短かいパルスと
１／２Ｎ周期より長いパルスとにより構成されるよう
に、複数の論理回路にそれぞれ入力する中間クロックを
選択、あるいは複数の論理回路の組合せを変更する論理
設定手段を設けてもよい。

【００２６】

【作用】上記のように構成した画素クロック発生装置
は、いずれも電圧制御型リングオシレータを構成するそ
れぞれ複数の遅延素子と１個のマルチプレクサからなる
Ｎ個の遅延回路に代えて、Ｎ個の遅延素子で構成してい
るから、部品が大幅に減少すると共に遅延素子の選択組
合せが容易になり、コストが抑えられる。

【００２７】さらに、クロック処理手段内の複数の論理
回路の組合せによって得られた中間クロックの周波数の
Ｎ倍の周波数を有する逓倍クロックを、クロック出力用
分周器が指示信号に応じた第２の分周比で分周し、画素
クロックとして出力するから、画素クロックの周波数帯
域を任意に広くとることが出来る。

【００２８】また、クロック処理手段内に設けた論理設
定手段が、それぞれ複数の論理回路に入力する中間クロ
ックを選択、あるいは複数の論理回路の組合せを変更す
ることにより、別にクロック出力用分周器を設けること
なく、中間クロックの周波数のＮ倍の周波数を更に指示
信号に応じた第２の分周比で分周した周波数の画素クロ
ックを出力することが出来るから、同様に画素クロック
の周波数帯域を広くとることが出来る。

【００２９】さらに、処理用分周器が複数の論理回路の
組合せによって形成された処理クロックを指示信号に応
じた第３の分周比で分周し、クロック選択手段が最終的
に出力される画素クロックの周波数に応じて、処理クロ
ックと処理分周器が出力するクロックのいずれかを選択
し画素クロックとして出力するから、常に良好な波形の
画素クロックを出力すると共に、より低周波数領域まで
容易に出力することが出来る。

【００３０】あるいは、クロック処理手段内に設けた論
理設定手段が、それぞれ複数の論理回路に入力する中間
クロックを選択、あるいは複数の論理回路の組合せを変
更することにより、基準クロックの１周期の間に形成し
たＮ個のパルスを、指示信号に応じて各オン時間が平均
値である１／２Ｎ周期の揃ったパルスにより構成する
か、或いは１／２Ｎ周期のパルスとそれより短かいパル
スと長いパルスとの不揃いのパルスにより構成する。し
たがって、目的に応じた波形のパルスを形成することが
出来る。

【００３１】

【実施例】図１は、この発明の第１実施例である画素ク
ロック発生装置を示すブロック図である。

【００３２】図１に示した画素クロック発生装置は、基
準クロック発生手段である基準クロック発振器１と、位
相比較手段である位相比較器２と、ＬＰＦ（低域フィル
タ）３と、ＶＣＲＯ（電圧制御型リングオシレータ）４
と、フィードバック用分周器である分周器５と、クロッ
ク処理手段であるビデオクロック装置６とにより構成さ
れている。

【００３３】基準クロック発振器１は、それぞれ図示し
ない本体装置のプリンタエンジンの光走査装置から入力
する主走査方向の画素位置の基準を示す水平同期信号Ｄ
ＥＴＰに位相同期した、予め設定された一定周波数の基
準クロックＲＣＬＫを位相比較器２に出力する。

【００３４】位相比較器２は、既によく知られているよ
うに、分周器５からフィードバックされるサンプルクロ
ックＷＣＬＫの位相を基準クロックＲＣＬＫの位相と比
較して位相差に応じた差信号を出力し、その差信号はＬ
ＰＦ３により直流分が取出され、制御信号としてＶＣＲ
Ｏ４に出力される。

【００３５】Ｎ個の遅延素子を備えたＮ段のＶＣＲＯ４
は、中間クロックＴ１〜Ｔｎとそれぞれ極性反転された
中間クロック／Ｔ１〜／Ｔｎ（／はノット記号）とから
なる２Ｎ個の互いに位相が中間クロックの周期の１／２
Ｎ周期ずつ遅れた中間クロックをビデオクロック装置６
に出力すると共に、中間クロックＴ１を分周器５に出力
する。

【００３６】分周器５は、例えばそれぞれ図示しない２
個の直列に接続したＦＦ（フリップフロップ）回路とマ
ルチプレクサとからなり、図２の波形図に示すように中
間クロックＴ１を２分周したクロックＷＣＬＫ（２）
と、クロックＷＣＬＫ（２）を更に２分周したクロック
ＷＣＬＫ（４）を形成する。

【００３７】次に分周器５は、それぞれ図示しない本体
装置のＣＰＵから入力する指示信号ＳＥＬに応じてマル
チプレクサがクロックＷＣＬＫ（２）又はＷＣＬＫ
（４）を選択することにより、第１の分周比２又は４で
分周されたサンプルクロックＷＣＬＫとして位相比較器
２にフィードバックすると共に、クロックＷＣＬＫ
（２），ＷＣＬＫ（４）及び選択されたサンプルクロッ
クＷＣＬＫをモニタ信号としてビデオクロック装置６に
出力する。

【００３８】サンプルクロックＷＣＬＫのフィードバッ
クによりＰＬＬ（フェーズ・ロック・ループ）回路が形
成され、よく知られているようにサンプルクロックＷＣ
ＬＫと基準クロックＲＣＬＫとの位相差がゼロに収斂す
ることにより、中間クロックＴ１は基準クロックＲＣＬ
Ｋ（従って水平同期信号ＤＥＴＰ）に位相同期する。

【００３９】かつ、サンプルクロックＷＣＬＫとしてク
ロックＷＣＬＫ（２）が選択された時は中間クロックＴ
１〜Ｔｎ，／Ｔ１〜／Ｔｎの周波数は基準クロックＲＣ
ＬＫの周波数の２倍に、クロックＷＣＬＫ（４）が選択
された時は４倍になる。従って、中間クロックの周波数
は基準クロックＲＣＬＫの周波数の「第１の分周比」倍
になる。

【００４０】すなわち、図２に示した波形図は分周器５
内の波形を示すため、中間クロックＴ１をベースとして
クロックＷＣＬＫ（２），ＷＣＬＫ（４）を示している
が、実際にはサンプルクロックＷＣＬＫの位相が基準ク
ロックＲＣＬＫの位相と一致するから、仮りに図２がク
ロックＷＣＬＫ（２）が選択された場合を示していれ
ば、クロックＷＣＬＫ（４）が選択された時は時間軸が
１／２に縮小された波形になる。

【００４１】図３はＶＣＲＯ４の第１実施例であるＶＣ
ＲＯ４ａの構成を示す回路図であり、図１５に示した従
来例との比較を容易にするために、Ｎ＝５すなわち５段
の場合を示している。

【００４２】図３に示したＶＣＲＯ４ａは、制御信号の
電圧値を電流値に変換した電流信号を出力する電流制御
回路１０と、それぞれ５個のスルーレート特性の揃った
遅延素子１１ａ〜１１ｅ及びノット回路１２ａ〜１２ｅ
とから構成されている。

【００４３】遅延素子１１ａ〜１１ｅは互いに直列に接
続されて、前段の出力が次段に入力するようになってい
る。各遅延素子１１ａ〜１１ｅの出力はそれぞれ中間ク
ロックＴ１〜Ｔ５として出力されると共に、各ノット回
路１２ａ〜１２ｅにより極性反転されて、中間クロック
／Ｔ１〜／Ｔ５として出力される。終段のノット回路１
２ｅが出力する中間クロック／Ｔ５は、初段の遅延素子
１１ａにフィードバックされてリング発振回路が形成さ
れる。

【００４４】各遅延素子１１ａ〜１１ｅに左側から入力
するクロックのレベルは、電流制御回路１０から入力す
る電流信号に応じた略等しい遅延時間だけ遅れて左側か
ら出力し、初段の遅延素子１１ａに入力するクロックが
反転してから５個の各遅延時間の和だけ遅れて再び反転
するから、各遅延時間の和の２倍が中間クロックの１周
期になる。

【００４５】したがって、１０個の中間クロックＴ１〜
Ｔ５，／Ｔ１〜／Ｔ５は、順に中間クロックの１／１０
周期ずつ遅れた位相でそれぞれビデオクロック装置６に
出力されることになる。一般にＮ段のＶＣＲＯ４の場合
も、図示しないが同様にＮ個の電流信号を出力する電流
制御回路１０と、リングオシレータを構成するスルーレ
ート特性の揃ったＮ個の遅延素子１１とＮ個のノット回
路１２とにより構成され、２Ｎ個の中間クロックが出力
される。

【００４６】図４は図１におけるビデオクロック装置６
の構成例を示す回路図である。

【００４７】図４に示したビデオクロック装置６ａは、
ＶＣＲＯ４ａから入力する中間クロックＴ１〜Ｔ５，／
Ｔ１〜／Ｔ５と分周器５から入力するモニタ信号とのう
ち、必要とする中間クロックを選択して中間クロックの
５倍の周波数を有する逓倍クロックを出力する論理演算
部１４と、論理演算部１４から入力する逓倍クロックを
指示信号ＳＥＬに応じた第２の分周比で分周し、画素ク
ロックＶＤＣＫとして出力するクロック出力用分周器で
ある分周器１５とにより構成されている。

【００４８】論理演算部１４は、例えば数１に示した論
理式に従って論理演算を行なう従来例（図１４）のクロ
ック処理部５５と同一のものでもよく、中間クロックＴ
１，Ｔ３，Ｔ５，／Ｔ２，／Ｔ４を入力して画素クロッ
クＶＤＣＫ０と同一波形の逓倍クロックとして出力す
る。逓倍クロックを分周する分周器１５は、指示信号Ｓ
ＥＬに応じて分周比が設定されるプログラマブル分周器
によって構成されている。

【００４９】すなわち、ＶＣＲＯ４ａと分周器５とビデ
オクロック装置６ａとを備えた画素クロック発生装置
は、指示信号に応じてそれぞれ基準クロックＲＣＬＫの
２倍又は４倍の周波数の中間クロックから、中間クロッ
クの５倍の周波数の逓倍クロックを形成し、それを更に
２以上の第２の分周比で分周した画素クロックＶＤＣＫ
が得られる。

【００５０】したがって、高速の１組の遅延素子１１ａ
〜１１ｅを用いるだけで、指示信号ＳＥＬに応じて周波
数が基準のクロックＲＣＬＫの最高１０倍の画素クロッ
クから、分周器１５の最大分周比を増すことにより、い
くらでも低い周波数の画素クロックが得られるから、広
帯域の周波数の画素クロックＶＤＣＫを出力することが
出来る。

【００５１】図５はこの発明の第２実施例である画素ク
ロック発生装置の構成を示すブロック図であり、図１に
示した第１実施例と同一部分には同一符号を付して説明
を省略する。

【００５２】図５に示した第２実施例が第１実施例と異
なる所は、ＶＣＲＯ４が遅延素子の個数Ｎが８すなわち
８段のＶＣＲＯ４ｂである点と、ビデオクロック装置６
がクロック出力用分周器の代りに論理回路の組合せによ
って第２の分周を行なうビデオクロック装置６ｂである
点であり、Ｎが偶数の場合は、ビデオクロック装置６ｂ
は分周器５が出力するモニタ信号を必要としない。

【００５３】８段のＶＣＲＯ４ｂの構成は、図３に示し
たＶＣＲＯ４ａの５個の遅延素子が８個に増えただけで
あり、Ｔ１〜Ｔ８，／Ｔ１〜／Ｔ８の１６個の中間クロ
ックを出力する点が異なるだけあるから、図示及び説明
を省略する。

【００５４】ビデオクロック装置６ｂは、数２に示す論
理式による論理回路の組合せによって（数１に示した論
理式の場合と同様に）得られる逓倍クロックで、そのま
ま出力すれば中間クロックの８倍の周波数を有する画素
クロックＶＤＣＫ（１）になる逓倍クロックを、数３又
は数４に示す論理式による論理回路の組合せによって、
それぞれ２分周又は４分周した画素クロックＶＤＣＫ
（２）又はＶＤＣＫ（４）を出力する。

【００５５】

【数２】

【００５６】

【数３】

【００５７】

【数４】

【００５８】図６は、図５におけるビデオクロック装置
６ｂの構成例を示す回路図であり、図７は、その各クロ
ックの位相関係の一例を示す波形図である。

【００５９】図６に示したビデオクロック装置６ｂは、
数３に示した論理式による演算を行なう２分周演算回路
１８と、数４に示した論理式による演算を行なう４分周
演算回路１９と、論理設定手段であるマルチプレクサ２
０とにより構成され、指示信号ＳＥＬとＶＣＲＯ４ｂか
ら出力される図７に示した中間クロックＴ１〜Ｔ８，／
Ｔ１〜／Ｔ８がそれぞれ入力する。

【００６０】２分周演算回路１８は、４個のアンド回路
２１ａ〜２１ｄとオア回路２２とからなり、アンド回路
２１ａ〜２１ｄはそれぞれ中間クロック（Ｔ１，／Ｔ
３），（Ｔ３，／Ｔ１），（Ｔ５，／Ｔ７），（Ｔ７，
／Ｔ５）を入力してアンドをとった結果をオア回路２２
に出力し、オア回路２２からは実際には作成されない画
素クロックＶＤＣＫ（１）を２分周したものに相当する
画素クロックＶＤＣＫ（２）がマルチプレクサ２０に出
力される。

【００６１】４分周演算回路１９は、２個のアンド回路
２３ａ，２３ｂとオア回路２４とからなり、アンド回路
２３ａ，２３ｂはそれぞれ中間クロック（Ｔ５，／Ｔ
１），（Ｔ１，／Ｔ５）を入力してアンドをとった結果
をオア回路２４に出力し、オア回路２４からは画素クロ
ックＶＤＣＫ（１）を４分周したものに相当する画素ク
ロックＶＤＣＫ（４）がマルチプレクサ２０に出力され
る。

【００６２】マルチプレクサ２０は、指示信号ＳＥＬに
応じて画素クロックＶＤＣＫ（２），ＶＤＣＫ（４）の
いずれかを選択し、画素クロックＶＤＣＫとして出力す
る。即ち、論理設定手段が行なう複数の論理回路の変更
には、予め論理回路が組合わされた論理演算回路の出力
を選択することも含まれ、場合によっては出力を選択す
る方が簡単でコスト的にも有利であることが少なくな
い。

【００６３】図７に示した波形図は、中間クロックＴ１
〜Ｔ８，／Ｔ１〜／Ｔ８及びクロックＶＤＣＫ（１），
ＶＤＣＫ（２），ＶＤＣＫ（４）の互いの位相関係が示
されている。

【００６４】図８は遅延素子の個数Ｎが奇数の場合の一
例として、Ｎ＝５すなわち図１に示した画素クロック発
生装置において、ＶＣＲＯ４に図３に示したＶＣＲＯ４
ａを用いた場合にそのＶＣＲＯ４ａと組んで用いられ
る、論理演算により２分周を行なうビデオクロック装置
の構成例を示す回路図であり、その基礎となる論理式を
数５に示す。

【００６５】

【数５】

【００６６】数５に用いられたクロックＬＳＤＬは、理
論的にはサンプルクロックＷＣＬＫを用いて論理式をつ
くることも可能であるが、実際面では処理中に生じる若
干の位相遅れのため不安定になる恐れがある。

【００６７】したがって、この実施例ではサンプルクロ
ックＷＣＬＫを最初の中間クロックＴ１に対して最も遅
れた位相の最後の中間クロック／Ｔ５に位相同期させた
クロックＬＤＳＬを発生させて、モニタ信号として用い
たものである。結果的には、発生させたクロックＬＤＳ
Ｌは最初の中間クロックＴ１に対して１／２Ｎ周期だけ
位相を進めたものになっている。

【００６８】図８に示したビデオクロック装置６ｃは、
初段のアンド回路２７ａ〜２７ｅと、中段のオア回路２
８ａ，２８ｂと、終段のアンド回路２９ａ〜２９ｃと、
出力用のオア回路３０ならびにクロックＬＤＳＬ，／Ｌ
ＤＳＬを形成するＤ−ＦＦ回路３１から構成され、中間
クロックＴ１〜Ｔ５，／Ｔ１〜／Ｔ５とモニタ信号であ
るサンプルクロックＷＣＬＫとがそれぞれ入力してい
る。

【００６９】アンド回路２７ａ，２７ｂはそれぞれ中間
クロック（Ｔ１，／Ｔ３），（Ｔ２，Ｔ５）を入力して
アンドをとり、さらにオア回路２８ａによりオアをとら
れてアンド回路２９ａに出力される。同様に、アンド回
路２７ｃ，２７ｄはそれぞれ中間クロック（Ｔ３，／Ｔ
５），（Ｔ４，／Ｔ２）を入力してアンドをとり、さら
にオア回路２８ｂによりオアをとられてアンド回路２９
ｂに出力される。アンド回路２７ｅは中間クロック（／
Ｔ１，／Ｔ４）を入力してアンドをとり、アンド回路２
９ｃに出力される。

【００７０】Ｄ−ＦＦ回路３１の入力端子Ｄにはサンプ
ルクロックＷＣＬＫが入力し、入力端子ＣＫに入力する
中間クロック／Ｔ５の立上りによりラッチされて、出力
端子Ｑ，／ＱからはそれぞれクロックＬＤＳＬ，／ＬＤ
ＳＬがアンド回路２９ｂ，２９ａに出力される。

【００７１】アンド回路２９ａはオア回路２８ａの出力
とクロック／ＬＤＳＬとのアンドをとり、アンド回路２
９ｂはオア回路２８ｂの出力とクロックＬＤＳＬとのア
ンドをとって、それぞれオア回路３０に出力する。アン
ド回路２９ｃはアンド回路２７ｅの出力とサンプルクロ
ックＷＣＬＫとのアンドをとって、オア回路３０に出力
する。オア回路３０はアンド回路２９ａ，２９ｂ，２９
ｃの各出力のオアをとり、画素クロックＶＤＣＫ（２）
として出力する。

【００７２】図９は、図１に示した分周器５が中間クロ
ックＴ１を２分周したＷＣＬＫ（２）をサンプルクロッ
クＷＣＬＫとしてフィードバックした時の各部クロック
の位相関係の一例を示す波形図であり、順にそれぞれサ
ンプルクロックＷＣＬＫ、中間クロックＴ１〜Ｔ５，／
Ｔ１〜／Ｔ５、クロックＬＤＳＬ及び画素クロックＶＤ
ＣＫ（２）を示している。

【００７３】図９から明らかなように、画素クロックＶ
ＤＣＫ（２）は中間クロックではなく、その２倍の周期
を有するサンプルクロックＷＣＬＫ又は基準クロックＲ
ＣＬＫの周期τを５等分したクロックであるから、中間
クロックを５等分した従来例の画素クロックＶＤＣＫ０
を２分周した結果が得られたことになる。

【００７４】他の例として、Ｎ＝３のＶＣＲＯを用い分
周器５による第１の分周比を４とした場合に、中間クロ
ックＴ１〜Ｔ３，／Ｔ１〜／Ｔ３とモニタ信号ＷＣＬＫ
（２），ＷＣＬＫ（４），ＷＣＬＫを入力して、論理回
路の組合せにより第２の分周比４を得るための論理式の
一例を数６に示す。

【００７５】

【数６】

【００７６】ここで、クロックＬＤＳＬは、ＷＣＬＫ
（４）であるサンプルクロックＷＣＬＫを中間クロック
／Ｔ３の立上りでラッチしたものである。なお、この例
の回路図及び波形図は省略する。

【００７７】さらに、図１に示した画素クロツク発生装
置において５段のＶＣＲＯ４ａ（図３）を用いた場合
に、論理演算により基準クロックＲＣＬＫの１周期の間
に５個のパルスを形成し、かつ各パルスのオン時間が平
均値である１／１０周期のパルスと１／１０周期より短
かいパルスと１／１０周期より長いパルスとにより構成
して出力するビデオクロック装置の論理式の一例を数７
に示す。

【００７８】

【数７】

【００７９】また、サンプルクロックＷＣＬＫと中間ク
ロックＴ１〜Ｔ５，／Ｔ１〜／Ｔ５及びクロックＬＤＳ
Ｌは、図９に示したＶＤＣＫ（２）の例と同一であるか
ら、数７により演算処理して得られたオン時間が揃って
いないパルスＶＤＣＫ（Ｉ）の波形を、図９のＶＤＣＫ
（２）の下段に並べて示す。

【００８０】並べて示したことにより明らかなように、
図９に示した数５の論理式によるＶＤＣＫ（２）は、基
準クロックＲＣＬＫ（サンプルクロックＷＣＬＫと同
じ）の周期τを５等分したオンデューティ５０％のパル
スであるのに対して、数７の論理式によるＶＤＣＫ
（Ｉ）は、同じ１周期に５個のパルスが形成されている
が、オン時間が１／１０（＝２／２０）周期の平均的な
パルス３個とオン時間が１／２０周期と３／２０周期の
パルス各１個とから構成されている。

【００８１】このＶＤＣＫ（Ｉ）のようなパルスは、基
準クロックＲＣＬＫ１個が対応する１画素を多階調で表
現する場合に極めて有効である。すなわち、ＷＤＣＫ
（２）のパルス５個で多階調を表現する場合は、白と黒
の間を０．２ステップの階調差でしか表現出来ないが、
ＶＤＣＫ（Ｉ）のパルスは黒化するパルスの組合せを変
えることにより０．１ステップの階調差で表現すること
が出来るから、画質が略２倍に向上する。

【００８２】もちろん、基準クロックＲＣＬＫの１周期
を１０等分するパルスを形成すれば同等の画質が得られ
るが、周波数スペクトラムの主成分の周波数が２倍にな
るから処理する素子や回路が高価になる。それに対して
ＶＤＣＫ（Ｉ）であれば周波数スペクトラムの主成分の
周波数は変らず、２倍高調波の成分が若干増える程度で
済むから、その効果は極めて大きい。

【００８３】次に、数５と数７に示した論理式を比べて
見ると酷似していることが分る。すなわち、アンドとオ
アの配列は全く同一であり、サンプルクロックＷＣＬＫ
とクロックＬＤＳＬ，／ＬＤＳＬの位置は変っていな
い、ただ、同じ位置に使われている中間クロックの種類
が異なるだけである。

【００８４】図１０は、指示信号ＳＥＬに応じて、数５
の論理式による画素クロックＶＤＣＫ（２）と数７の論
理式による画素クロックＶＤＣＫ（Ｉ）とを選択的に出
力することが出来るビデオクロック装置の構成例を示す
回路図であり、図８に示したビデオクロック装置６ｃと
同一部分には同一符号を付して説明を省略する。

【００８５】図１０に示したビデオクロック装置６ｄ
は、ビデオクロック装置６ｃの前段に論理設定手段であ
る多チャンネルの分配器３２を設けたものであり、分配
器３２は１０個の入力端子にそれぞれ中間クロックＴ１
〜Ｔ５，／Ｔ１〜／Ｔ５を入力し、指示信号ＳＥＬに応
じて選択した中間クロックを、１０個の出力端子からそ
れぞれのアンド回路に出力するものである。

【００８６】すなわち、分配器３２の入力端子には上か
ら順に中間クロックＴ１〜Ｔ５，／Ｔ１〜／Ｔ５が入力
し、出力端子は上から順に２個ずつ１組になって、それ
ぞれアンド回路２７ａ〜２７ｅの入力端子に接続されて
いる。

【００８７】指示信号ＳＥＬがローの時は出力端子の上
から順に、中間クロック（Ｔ１，／Ｔ３），（Ｔ５，Ｔ
２），（Ｔ３，／Ｔ５），（／Ｔ２，Ｔ４），（／Ｔ
１，／Ｔ４）が出力され、指示信号ＳＥＬがハイの時は
中間クロック（Ｔ１，／Ｔ２），（Ｔ４，Ｔ１），（Ｔ
４，Ｔ１），（／Ｔ３，Ｔ５），（／Ｔ１，／Ｔ３）が
出力されるから、終段のオア回路３０からは指示信号Ｓ
ＥＬがロー又はハイの時にそれぞれＶＤＣＫ（２）又は
ＶＤＣＫ（Ｉ）が出力される。

【００８８】図１０に示した分配器３２の出力ラインに
沿って記した中間クロックは、括弧外が指示信号ＳＥＬ
がローの時、括弧内がハイの時にそれぞれの出力ライン
に出力された中間クロックであり、このようにクロック
を選択して入力することによっても、論理回路の組合せ
を変更して論理演算を変えたのと同じ効果が得られる。

【００８９】図１１は、最終的に出力される画素クロッ
クＶＤＣＫの周波数に応じて、画素クロックＶＤＣＫを
論理回路の組合せから出力するか、分周器から出力する
かを切換えるビデオクロック装置の構成例を示す回路図
である。

【００９０】図１１に示したビデオクロック装置６ｅ
は、複数の論理回路と指示信号ＳＥＬに応じて動作する
論理設定手段とを備え中間クロックを演算処理した処理
クロックを出力する論理演算部３５と、指示信号ＳＥＬ
に応じて処理クロックを第３の分周比で分周したクロッ
クを出力する処理用分周器である分周器３６と、処理ク
ロックと分周されたクロックのいずれかを選択し、画素
クロックとして出力するクロック選択手段であるマルチ
プレクサ３７とにより構成されている。

【００９１】一般に、論理演算回路から出力されるクロ
ックは、分周器から出力されるクロックに比べて高周波
領域で波形が鈍化する傾向があるから、低周波領域では
論理演算回路から出力されるクロックでも問題ないが、
高周波領域では出力されたクロックに応じて動作する下
流の回路や装置の作動が不安定になる恐れがあり、分周
器から出力されるクロックの方が望ましい。

【００９２】指示信号ＳＥＬを出力する図示しないＣＰ
Ｕは、各部に出力する指示信号によって最終的に出力さ
れる画素クロックＶＤＣＫの周波数が分っている。従っ
て、画素クロックＶＤＣＫの周波数が予め設定した閾値
以下であればマルチプレクサ３７に指示して処理クロッ
クを、閾値を超える場合は分周したクロックを、それぞ
れ画素クロックＶＤＣＫとして出力させる。

【００９３】したがって、如何なる周波数の画素クロッ
クであっても、下流の回路や装置の作動を不安定にする
ような波形で出力する恐れがない。論理演算回路の次段
に波形整形回路を設けても同じ効果が得られるが、分周
器３６を設けることによって、低周波領域を更に拡げる
ことが出来るから、より広帯域の画素クロックが得られ
る。

【００９４】以上説明した各実施例において、指示信号
ＳＥＬに応じて分周器５が中間クロックＴ１を分周しな
いで出力出来るスルーパスを備えたものであれば問題な
いが、もしスルーパスを備えていない分周器であれば、
中間クロックの周波数は基準クロックＲＣＬＫの周波数
を「第１の分周比」倍にしたものになって了う。この場
合には、第２の分周比又は第２と第３の分周比の積を第
１の分周比と同じにすれば、効果的にスルーパスを備え
た分周器を用いたものと同等に処理することが出来る。

【００９５】

【発明の効果】以上説明したように、この発明による画
素クロック発生装置は、遅延素子の数を抑えてコストを
下げ、しかも広い周波数帯域の画素クロックを発生する
ことが出来る。

【図面の簡単な説明】

【図１】この発明の第１実施例である画素クロック発生
装置の構成を示すブロック図である。

【図２】中間クロックとそれを図１に示した分周器によ
り分周したサンプルクロックの位相関係を示す波形図で
ある。

【図３】図１に示した電圧制御型リングオシレータの第
１実施例の構成を示す回路図である。

【図４】図１に示したビデオクロック装置の構成例を示
す回路図である。

【図５】この発明の第２実施例である画素クロック発生
装置の構成を示すブロック図である。

【図６】図５に示したビデオクロック装置の構成例を示
す回路図である。

【図７】図６に示したビデオクロック装置の各クロック
の位相関係の一例を示す波形図である。

【図８】ビデオクロック装置の他の構成例を示す回路図
である。

【図９】画素クロック発生装置の各部クロックの位相関
係の一例に示す波形図である。

【図１０】ビデオクロック装置のさらに他の構成例を示
す回路図である。

【図１１】ビデオクロック装置のさらに別の構成例を示
す回路図である。

【図１２】画素クロック発生装置の従来例の構成を示す
ブロック図である。

【図１３】図１２に示した従来例の各部クロックの一例
を示す波形図である。

【図１４】図１２に示したクロック処理部の構成の一例
を示す回路図である。

【図１５】図１２に示した電圧制御型リングオシレータ
の構成の一例を示す回路図である。

【図１６】図１５に示した遅延回路の構成の一例を示す
回路図である。

【図１７】図１６に示した遅延回路のスルーレート特性
の一例を示す線図である。

【符号の説明】

１：基準クロック発振器（基準クロック発生手段）２：位相比較器（位相比較手段）３：ＬＰＦ（低域フィルタ）４，４ａ，４ｂ：ＶＣＲＯ（電圧制御型リングオシレー
タ）５：分周器（フィードバック用分周器）６，６ａ〜６ｅ：ビデオクロック装置（クロック処理手
段）１１，１１ａ〜１１ｅ：遅延素子１５：分周器（クロック出力用分周器）２０：マルチプレクサ（論理設定手段）３２：分配器（論理設定手段）３６：分周器（処理用分周器）３７：マルチプレクサ（クロック選択手段）ＲＣＬＫ：基準クロックＷＣＬＫ：サンプルクロックＴ１〜Ｔｎ，／Ｔ１〜／Ｔｎ：中間クロックＶＤＣＫ：画素クロックＳＥＬ：指示信号

Claims

【特許請求の範囲】

【請求項１】基準クロック発生手段と、該基準クロッ
ク発生手段が出力する基準クロックとサンプルクロック
との位相を比較して差信号を出力する位相比較手段と、
該位相比較手段から入力する差信号の直流分を制御信号
として出力する低域フィルタと、Ｎを２以上の整数とし
てＮ個の遅延素子を備え、前記制御信号の電圧に応じた
周波数で互いに１／２Ｎ周期ずつ位相の遅れた２Ｎ個の
中間クロックを出力する電圧制御型リングオシレータ
と、複数の論理回路を備え、前記電圧制御型リングオシ
レータから入力する各中間クロックを処理して画素クロ
ックを出力するクロック処理手段とからなり、前記中間
クロックのうちのいずれか１個をサンプルクロックとし
て前記位相比較手段にフィードバックすることによりＰ
ＬＬ回路を構成した画素クロック発生装置において、前記電圧制御型リングオシレータと前記位相比較手段と
の間に、本体装置から入力する指示信号に応じた第１の
分周比で前記中間クロックのうちのいずれか１個を分周
し、サンプルクロックとして前記位相比較手段にフィー
ドバックさせるフィードバック用分周器を設けると共
に、前記クロック処理手段内に、前記複数の論理回路の組合
せにより前記各中間クロックを処理して得られた該中間
クロックの周波数のＮ倍の周波数を有する逓倍クロック
を前記指示信号に応じた第２の分周比で分周し、画素ク
ロックとして出力するクロック出力用分周器を設けたこ
とを特徴とする画素クロック発生装置。
【請求項２】基準クロック発生手段と、該基準クロッ
ク発生手段が出力する基準クロックとサンプルクロック
との位相を比較して差信号を出力する位相比較手段と、
該位相比較手段から入力する差信号の直流分を制御信号
として出力する低域フィルタと、Ｎを２以上の整数とし
てＮ個の遅延素子を備え、前記制御信号の電圧に応じた
周波数で互いに１／２Ｎ周期ずつ位相の遅れた２Ｎ個の
中間クロックを出力する電圧制御型リングオシレータ
と、複数の論理回路を備え、前記電圧制御型リングオシ
レータから入力する各中間クロックを処理して画素クロ
ックを出力するクロック処理手段とからなり、前記中間
クロックのうちのいずれか１個をサンプルクロックとし
て前記位相比較手段にフィードバックすることによりＰ
ＬＬ回路を構成した画素クロック発生装置において、前記電圧制御型リングオシレータと前記位相比較手段と
の間に、本体装置から入力する指示信号に応じた第１の
分周比で前記中間クロックのうちのいずれか１個を分周
し、サンプルクロックとして前記位相比較手段にフィー
ドバックさせるフィードバック用分周器を設けると共
に、前記クロック処理手段内に、前記中間クロックの周波数
のＮ倍の周波数を更に前記指示信号に応じた第２の分周
比で分周した周波数の処理クロックを形成し、画素クロ
ックとして出力させるように、前記複数の論理回路にそ
れぞれ入力する前記各中間クロックを選択、あるいは前
記複数の論理回路の組合せを変更する論理設定手段を設
けたことを特徴とする画素クロック発生装置。
【請求項３】請求項２記載の画素クロック発生装置に
おいて、前記指示信号に応じて前記論理設定手段が選択した前記
複数の論理回路にそれぞれ入力する前記中間クロック、
あるいは前記論理設定手段が変更した前記複数の論理回
路の組合せによって形成された処理クロックを、さらに
前記指示信号に応じた第３の分周比で分周したクロック
を出力する処理用分周器と、前記指示信号に応じて最終的に出力される画素クロック
の周波数に応じて、前記処理クロックと前記処理用分周
器が出力するクロックのいずれかを選択し、画素クロッ
クとして出力するクロック選択手段とを設けたことを特
徴とする画素クロック発生装置。
【請求項４】基準クロック発生手段と、該基準クロッ
ク発生手段が出力する基準クロックとサンプルクロック
との位相を比較して差信号を出力する位相比較手段と、
該位相比較手段から入力する差信号の直流分を制御信号
として出力する低域フィルタと、Ｎを２以上の整数とし
てＮ個の遅延素子を備え、前記制御信号の電圧に応じた
周波数で互いに１／２Ｎ周期ずつ位相の遅れた２Ｎ個の
中間クロックを出力する電圧制御型リングオシレータ
と、複数の論理回路を備え、前記電圧制御型リングオシ
レータから入力する各中間クロックを処理して画素クロ
ックを出力するクロック処理手段とからなり、前記中間
クロックのうちのいずれか１個をサンプルクロックとし
て前記位相比較手段にフィードバックすることによりＰ
ＬＬ回路を構成した画素クロック発生装置において、前記電圧制御型リングオシレータと前記位相比較手段と
の間に、本体装置から入力する指示信号に応じた第１の
分周比で前記中間クロックのうちのいずれか１個を分周
し、サンプルクロックとして前記位相比較手段にフィー
ドバックさせるフィードバック用分周器を設けると共
に、前記クロック処理手段内に、前記基準クロックの１周期
の間にＮ個のパルスを形成し、該Ｎ個のパルスは前記指
示信号に応じて各オン時間が平均値である１／２Ｎ周期
のパルスにより構成されるか、或いは１／２Ｎ周期のパ
ルスと１／２Ｎ周期より短かいパルスと１／２Ｎ周期よ
り長いパルスとにより構成されるように、前記複数の論
理回路にそれぞれ入力する前記中間クロックを選択、あ
るいは前記複数の論理回路の組合せを変更する論理設定
手段を設けたことを特徴とする画素クロック発生装置。