JP4660076B2 - クロック発生回路 - Google Patents
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Description
【発明の属する技術分野】
この発明はクロック発生回路に関し、特に、スペクトラム拡散方式を用いたクロック発生回路に関する。
【0002】
【従来の技術】
スペクトラム拡散クロック発生回路(SSCG:Spread Spectrum Clock Generator)は、発振クロック信号を周波数変調してクロック信号の帯域を拡散する。これにより、EMI(Electro Magnetic Interference:電磁妨害)ノイズが低減される。
【0003】
PLL(Phase Locked Loop:位相同期ループ)回路を備えた従来のスペクトラム拡散クロック発生回路では、外部からのクロック信号を分周して基準クロック信号をPLL回路に与える入力分周器と、PLL回路内の発振器からの発振クロック信号を分周してフィードバックさせる帰還分周器と、入力分周器および帰還分周器の分周比を変更制御する制御回路とを備えたものがある。
【0004】
たとえば、ROM(Read Only Memory)を用いて帰還分周器の分周比を制御するスペクトラム拡散クロック発生回路が提案されている(たとえば、特許文献1参照)。
【0005】
また、PLL回路の位相比較器の出力信号を観測し、観測結果に基づいて各種パラメータを制御するスペクトラム拡散クロック発生回路も提案されている(たとえば、特許文献2参照)。
【0006】
【特許文献1】
米国特許第6,377,646号
【0007】
【特許文献2】
米国特許第6,292,507号
【0008】
【発明が解決しようとする課題】
以上のように、従来のスペクトラム拡散クロック発生回路は、分周器の分周比を変更制御することによって周波数の逓倍率を変更し、出力クロック信号を周波数変調していた。しかし、このように分周器の分周比を変更制御する方法では、分周比の値によって周波数逓倍率が制限を受けてしまう。このため、条件によっては周波数の微調整が困難になる場合があり、周波数変調の精度が十分ではなかった。
【0009】
それゆえに、この発明の主たる目的は、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路を提供することである。
【0010】
【課題を解決するための手段】
この発明に係るクロック発生回路は、スペクトラム拡散方式を用いたクロック発生回路であって、受信した基準クロック信号に同期して、基準クロック信号を周波数逓倍した発振クロック信号を生成する内部クロック発生回路を備えたものである。ここで、内部クロック発生回路は、基準クロック信号と内部で生成した比較クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路と、位相差信号に基づいて、発振クロック信号を生成する発振回路と、発振クロック信号を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延回路と、複数の遅延クロック信号のうちのいずれか1つを選択して出力する選択回路と、選択回路の遅延クロック信号の選択動作を制御する信号選択制御回路と、選択回路の出力信号のパルス数をカウントし、予め定められたカウント数に達したことに応じて、選択回路の出力信号を予め定められた分周比で分周して比較クロック信号を生成する分周回路とを含む。遅延回路は、初段が発振クロック信号を受け、それぞれ複数の遅延クロック信号を出力する直列接続された複数のバッファ回路と、複数のバッファ回路に駆動電流を供給する電流源を有する。各バッファ回路は、駆動電流の値に応じた時間だけ入力クロック信号を遅延させて出力する。遅延回路は、さらに、複数のバッファ回路のうちの最終段のバッファ回路からの遅延クロック信号と発振クロック信号との位相差が、発振クロック信号の1周期分と等しくなるように電流源から複数のバッファ回路に供給される駆動電流を制御する制御回路を有する。信号選択制御回路は、分周回路における予め定められたカウント数まで達する期間を変化させて発振クロック信号の周波数を変化させるために、選択回路の遅延クロック信号の選択動作を制御する。
【0013】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。図1において、このスペクトラム拡散クロック発生回路は、入力分周回路1、PLL回路2および制御回路3を備える。
【0014】
PLL回路2は、位相周波数比較器(PFD)4、チャージポンプ(CP)5、ループフィルタ(LPF)6、VCO(電圧制御発振器)7、DLL(遅延ロックループ)回路8、セレクタ9および帰還分周回路10を含む。このPLL回路2は、外部からの基準クロック信号とループ内の発振器からの比較クロック信号との位相差が一定になるように、ループ内発振器にフィードバック制御をかけて発振させる発振回路である。
【0015】
入力分周回路1は、外部からのクロック信号CLKIを分周比Mで分周(周波数を1/Mに分周)して基準クロック信号CLKRを生成する。位相周波数比較器4は、入力分周回路1からの基準クロック信号CLKRと帰還分周回路10からの比較クロック信号CLKCの立上がりエッジ差を検出し、検出結果に応じたパルス幅の位相差信号UP,DNを出力する。チャージポンプ5は、位相周波数比較器4からの位相差信号UPに応答して正電流を供給し、位相差信号DNに応答して負電流を供給する。ループフィルタ6は、チャージポンプ5の出力電流を積分して制御電圧VCを出力する。VCO7は、ループフィルタ6からの制御電圧VCに応じた周波数の発振クロック信号CLKOを生成する。
【0016】
DLL回路8は、VCO7からの発振クロック信号CLKOを遅延させ、それぞれ位相の異なる遅延クロック信号CLKD1〜CLKD10を出力する。セレクタ9は、DLL回路8からの遅延クロック信号CLKD1〜CLKD10のうちのいずれか1つを選択して選択クロック信号CLKSを出力する。制御回路3は、セレクタ9の信号選択動作を制御する。帰還分周回路10は、セレクタ9からの選択クロック信号CLKSを分周比Nで分周(周波数を1/Nに分周)し、比較クロック信号CLKCを生成する。
【0017】
このスペクトラム拡散クロック発生回路は、発振クロック信号の周波数を微小変動させることによって、クロック信号の帯域を拡散する。以下に、発振クロック信号の周波数を微小変動させるための回路構成および動作について説明する。
【0018】
図2は、図1に示したDLL回路8の構成を示す回路図である。図2において、このDLL回路8は、10個の電流源11、10個のバッファ回路12、10個の電流源13、および制御回路14を含む。
【0019】
10個のバッファ回路12は直列接続され、VCO7からの発振クロック信号CLKOを遅延させる。電源電位VCCのラインと各バッファ回路12の電源端子との間には、対応する電流源11が接続される。各バッファ回路12の接地端子と接地電位GNDのラインとの間には、対応する電流源13が接続される。各バッファ回路12は、対応する電流源11,13によって遅延時間が定められる。各バッファ回路12の出力ノードからは、遅延クロック信号CLKD1〜CLKD10が出力される。
【0020】
制御回路14は、VCO7からの発振クロック信号CLKOと、最終段のバッファ回路12からの遅延クロック信号CLKD10の位相を比較し、それらの位相差が発振クロック信号CLKOの1周期分と等しくなるように電流源11,13の電流値を制御する。
【0021】
図3は、図1に示したDLL回路8およびセレクタ9の動作を説明するためのタイムチャートである。図3において、発振クロック信号CLKOはVCO7から出力される信号であり、遅延クロック信号CLKD1〜CLKD10はDLL回路8から出力される信号であり、選択クロック信号CLKS1,CLKS2はセレクタ9から出力される信号である。
【0022】
発振クロック信号CLKOは周期T1のクロック信号である。初段のバッファ回路12からの遅延クロック信号CLKD1は、発振クロック信号CLKOよりも位相が時間T2だけ遅れた波形になる。この時間T2は、周期T1を10等分した時間である。次段のバッファ回路12からの遅延クロック信号CLKD2は、遅延クロック信号CLKD1よりも位相が時間T2だけ遅れた波形になる。同様に、遅延クロック信号CLKD3〜CLKD10は順に位相が時間T2ずつ遅れた波形になり、遅延クロック信号CLKD10は発振クロック信号CLKOよりも位相が時間T1遅れた波形になる。
【0023】
セレクタ9は、DLL回路8からの遅延クロック信号CLKD1〜CLKD10のうちのいずれか1つを選択して選択クロック信号CLKSを出力する。セレクタ9の選択動作は制御回路3によって制御される。
【0024】
選択クロック信号CLKS1は、セレクタ9が選択信号を遅延クロック信号CLKD10から遅延クロック信号CLKD9に切換えた場合に、セレクタ9から出力される信号である。ただし、時刻t0から時刻t5までの間に選択信号が切換えられるものとする。この場合、選択クロック信号CLKS1の波形は、切換時刻までは遅延クロック信号CLKD10と同じ波形になり、切換時刻以降は遅延クロック信号CLKD9と同じ波形になる。すなわち、時刻t0に「H」レベルに立上げられ、時刻t2または時刻t3に「L」レベルに立下げられ、時刻t5に「H」レベルに立上げられる。したがって、選択クロック信号CLKS1は位相が時間T2だけ進む。なお、選択クロック信号CLKS1の波形の斜線部分は、その時刻において遅延クロック信号CLKD10および遅延クロック信号CLKD9のうちのどちらの信号が選択されていてもよいことを示す。
【0025】
選択クロック信号CLKS2は、セレクタ9が選択信号を遅延クロック信号CLKD10から遅延クロック信号CLKD1に切換えた場合に、セレクタ9から出力される信号である。ただし、時刻t1から時刻t6までの間に選択信号が切換えられるものとする。この場合、選択クロック信号CLKS2の波形は、切換時刻までは遅延クロック信号CLKD10と同じ波形になり、切換時刻以降は遅延クロック信号CLKD1と同じ波形になる。すなわち、時刻t0に「H」レベルに立上げられ、時刻t3または時刻t4に「L」レベルに立下げられ、時刻t7に「H」レベルに立上げられる。したがって、選択クロック信号CLKS2は位相が時間T2だけ遅れる。なお、選択クロック信号CLKS2の波形の斜線部分は、その時刻において遅延クロック信号CLKD10および遅延クロック信号CLKD1のうちのどちらの信号が選択されていてもよいことを示す。
【0026】
図4は、図1に示した帰還分周回路10の動作を説明するためのタイムチャートである。図4において、選択クロック信号CLKS11〜CLKS13はセレクタ9から出力される信号であり、比較クロック信号CLKC1〜CLKC3は帰還分周回路10から出力される信号である。
【0027】
選択クロック信号CLKS11は、セレクタ9が選択信号の切換動作を行なわない場合に、セレクタ9から出力される信号である。この場合、帰還分周回路10は時刻t12までの間に選択クロック信号CLKS11のパルスをN回カウントする。帰還分周回路10は、選択クロック信号CLKS11を分周比Nで分周して比較クロック信号CLKC1を生成する。
【0028】
選択クロック信号CLKS12は、位相を進める方向にセレクタ9が選択信号の切換動作を10回行なった場合に、セレクタ9から出力される信号である。すなわち、セレクタ9は、時刻t10に選択信号を遅延クロック信号CLKD10から遅延クロック信号CLKD9に切換え、続けて遅延クロック信号CLKD9から遅延クロック信号CLKD8に切換え、続けて遅延クロック信号CLKD8から遅延クロック信号CLKD7に切換え、時刻t11までにこのような切換動作を10回続ける。10回目の切換動作において、セレクタ9の選択信号は遅延クロック信号CLKD1から遅延クロック信号CLKD10に切換えられる。この場合、帰還分周回路10は時刻t11までの間に選択クロック信号CLKS12のパルスをN回カウントする。帰還分周回路10は、選択クロック信号CLKS12を分周比Nで分周して比較クロック信号CLKC2を生成する。この比較クロック信号CLKC2は、比較クロック信号CLKC1に比べて位相が時間T1(発振クロック信号CLKOの1周期分)だけ進んだ波形になる。
【0029】
図示しないが、セレクタ9が位相を進める方向に1回だけ選択信号の切換動作を行なった場合は、比較クロック信号CLKCの波形は、比較クロック信号CLKC1に比べて位相が時間T1の1/10(発振クロック信号CLKOの1/10周期分)だけ進んだ波形になる。このセレクタ9の選択信号の切換動作は、制御回路3によって任意に制御される。したがって、発振クロック信号CLKOの周期T1の1/10の単位で、比較クロック信号CLKCの位相を進めることができる。
【0030】
選択クロック信号CLKS13は、位相を遅らせる方向にセレクタ9が選択信号の切換動作を10回行なった場合に、セレクタ9から出力される信号である。すなわち、セレクタ9は、時刻t10に選択信号を遅延クロック信号CLKD10から遅延クロック信号CLKD1に切換え、続けて遅延クロック信号CLKD1から遅延クロック信号CLKD2に切換え、続けて遅延クロック信号CLKD2から遅延クロック信号CLKD3に切換え、時刻t13までにこのような切換動作を10回続ける。10回目の切換動作において、セレクタ9の選択信号は遅延クロック信号CLKD9から遅延クロック信号CLKD10に切換えられる。この場合、帰還分周回路10は時刻t13までの間に選択クロック信号CLKS13のパルスをN回カウントする。帰還分周回路10は、選択クロック信号CLKS13を分周比Nで分周して比較クロック信号CLKC3を生成する。この比較クロック信号CLKC3は、比較クロック信号CLKC1に比べて位相が時間T1(発振クロック信号CLKOの1周期分)だけ遅れた波形になる。
【0031】
図示しないが、セレクタ9が位相を遅らせる方向に1回だけ選択信号の切換動作を行なった場合は、比較クロック信号CLKCの波形は、比較クロック信号CLKC1に比べて位相が時間T1の1/10(発振クロック信号CLKOの1/10周期分)だけ遅れた波形になる。このセレクタ9の選択信号の切換動作は、制御回路3によって任意に制御される。したがって、発振クロック信号CLKOの周期T1の1/10の単位で、比較クロック信号CLKCの位相を遅らせることができる。
【0032】
なお、セレクタ9が選択信号を切換える動作のスピードが十分に速く、セレクタ9の出力クロック信号CLKSにスパイクが発生しない場合は、位相が時間T1の2/10以上一度に変化するように選択信号の切換動作を行なってもよい。
【0033】
したがって、発振クロック信号CLKOの周期T1の1/10以上の任意の単位で、比較クロック信号CLKCの位相を調整することができる。
【0034】
従来のスペクトラム拡散クロック発生回路では、DLL回路8およびセレクタ9を用いずに、入力分周回路1または/および帰還分周回路10の分周比を変更制御することによって周波数の逓倍率を変更し、発振クロック信号CLKOを周波数変調していた。
【0035】
ここで、この実施の形態1によるスペクトラム拡散クロック発生回路の動作と比較するために、従来のスペクトラム拡散クロック発生回路の動作について説明する。
【0036】
図5(A)(B)は、従来のスペクトラム拡散クロック発生回路の動作を説明するための図である。図5(A)は帰還分周回路の分周比Nの変更動作を示す図であり、図5(B)は周波数が三角波形に変調された発振クロック信号CLKOを示す図である。
【0037】
外部から入力分周回路に入力されるクロック信号CLKIの周波数を200MHz、入力分周回路の分周比Mを50とする。帰還分周回路の分周比Nが50に保持された場合は、生成される発振クロック信号CLKOの周波数は200MHzになる。また、帰還分周回路の分周比Nが49に保持された場合は、生成される発振クロック信号CLKOの周波数は196MHz(変調振幅:−2%)になる。
【0038】
この場合、入力分周回路によって生成される基準クロック信号CLKRの周期T3は250nsである。周波数を三角波形に変調する変調周期をT4とすると、時間T4の間に位相周波数比較器による位相比較動作は(T4/T3)回行なわれる。帰還分周回路の分周比Nは、図5(A)に示すように、基準クロック信号CLKRの周期T3ごとに50または49に変更制御される。これにより、図5(B)に示すように、周波数が200MHzから196MHzの間で三角波の波形に変調(変調振幅:−2%)された発振クロック信号CLKOが生成される。帰還分周回路の分周比Nが50にされる回数と分周比Nが49にされる回数とを等しくすれば、発振クロック信号CLKOの波形が理想的な滑らかな波形に近づく。
【0039】
このとき、たとえば変調周期T4が40μsの場合は、位相周波数比較器の位相比較回数が(T4/T3)=160回になる。この位相比較回数が多いほど、発振クロック信号CLKOの波形は滑らかになる。しかし、より短い変調周期T4(たとえば20μs)が望まれる場合は、位相周波数比較器の位相比較回数が(T4/T3)=80回と少なくなる。このため、生成される発振クロック信号CLKOの波形はその分滑らかではなくなってしまう。
【0040】
図示しないが、外部から入力分周回路に入力されるクロック信号CLKIの周波数を200MHz、入力分周回路の分周比Mを20とした場合は、生成される基準クロック信号CLKRの周期T3は100nsになる。この場合、基準クロック信号CLKRの周期T3ごとに、帰還分周回路の分周比Nを20または19に変更制御すると、周波数が200MHzから190MHzの間で三角波の波形に変調(変調振幅:−5%)された発振クロック信号CLKOが生成される。このとき、たとえば変調周期T4が20μsの場合は、位相周波数比較器の位相比較回数が(T4/T3)=200回になる。この条件で、生成される信号CLKOの周波数が200MHzから196MHzの間で三角波の波形に変調(変調振幅:−2%)するようにしたい場合、位相周波数比較器の位相比較回数200回のうち、帰還分周回路の分周比Nを20にする回数を多くし、分周比Nを19にする回数を少なくすればよい。しかし、このように帰還分周回路の分周比Nを20にする回数と分周比Nを19にする回数とが異なると、生成される発振クロック信号CLKOの波形がその分滑らかではなくなってしまう。
【0041】
したがって、従来のスペクトラム拡散クロック発生回路のように入力分周回路または/および帰還分周回路の分周比を変更制御する方法では、分周比によって周波数逓倍率が制限を受けてしまう。このため、条件によっては周波数の微調整が困難になる場合があり、周波数変調の精度が十分ではなかった。
【0042】
しかし、この実施の形態1では、発振クロック信号CLKOの周期T1の1/10の単位で、比較クロック信号CLKCの位相を調整することができる。図4を参照して、従来のように帰還分周回路10の分周比Nを1変化させることは、セレクタ9が選択信号の切換動作を10回行なうことに相当する。すなわち、発振クロック信号CLKOの周期T1の1/10の単位で比較クロック信号CLKCの位相を調整することは、帰還分周回路10の分周比Nを0.1だけ変化させることに相当する。
【0043】
たとえば、外部から入力分周回路1に入力されるクロック信号CLKIの周波数を200MHz、入力分周回路1および帰還分周回路10の分周比M,Nを50とした場合は、入力分周回路1によって生成される基準クロック信号CLKRの周期T3は250nsである。比較クロック信号CLKCの位相が発振クロック信号CLKOの周期T1の1/10だけ進むように、セレクタ9が選択信号の切換動作を行なうと、周波数が200MHzから199.6MHzの間で三角波の波形に変調(変調振幅:−0.2%)された発振クロック信号CLKOが生成される。この場合、従来に比べて変調振幅が1/10になる。すなわち、従来よりも10倍の精度で発振クロック信号CLKOの位相を調整することができる。
【0044】
また、外部から入力分周回路1に入力されるクロック信号CLKIの周波数を200MHz、入力分周回路1および帰還分周回路10の分周比M,Nを5とした場合は、入力分周回路1によって生成される基準クロック信号CLKRの周期T3は25nsである。この場合、比較クロック信号CLKCの位相が発振クロック信号CLKOの周期T1の1/10だけ進むように、セレクタ9が選択信号の切換動作を行なうと、周波数が200MHzから196MHzの間で三角波の波形に変調(変調振幅:−2%)された発振クロック信号CLKOが生成される。このとき、変調周期T4が20μsの場合は、位相周波数比較器4の位相比較回数が(T4/T3)=800回になる。この場合、従来に比べて位相周波数比較器4の位相比較回数が10倍になる。すなわち、従来よりも10倍の精度で発振クロック信号CLKOの位相を調整することができる。
【0045】
なお、ここではDLL回路8のバッファ回路12の段数が10段である場合について説明したが、DLL回路8のバッファ回路12の段数が任意の数の場合においても同様の効果が得られる。したがって、バッファ回路12の段数を増やせば、発振クロック信号CLKOの位相調整の精度をさらに向上させることができる。
【0046】
以上のように、この実施の形態1では、DLL回路8、セレクタ9および制御回路3を設けたことによって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【0047】
[実施の形態2]
図6は、この発明の実施の形態2によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。図6において、このスペクトラム拡散クロック発生回路は、入力分周回路1、PLL回路21、DLL回路22、セレクタ23および制御回路24を備える。
【0048】
PLL回路21は、位相周波数比較器4、チャージポンプ5、ループフィルタ6、VCO7および帰還分周回路10を含む。このPLL回路21を参照して、図1のPLL回路2と異なる点は、制御回路3、DLL回路8およびセレクタ9が削除されている点である。
【0049】
帰還分周回路10は、VCO7からの発振クロック信号CLKOを分周比Nで分周して比較クロック信号CLKCを生成する。PLL回路21は、入力分周回路1からの基準クロック信号CLKRとループ内の発振器からの比較クロック信号CLKCとの位相差が一定になるように、ループ内発振器にフィードバック制御をかけて発振させる発振回路である。
【0050】
DLL回路22は、図2に示したDLL回路8と同様に10段のバッファ回路および電流源で構成され、外部からのクロック信号CLKIを遅延させて、それぞれ位相の異なる遅延クロック信号CLKD11〜CLKD20を出力する。遅延クロック信号CLKD11〜CLKD20は、図3で示したDLL回路8の遅延クロック信号CLKD1〜CLKD10と同様に、クロック信号CLKIの周期の1/10ずつ位相がずれた信号である。
【0051】
セレクタ23は、DLL回路22からの遅延クロック信号CLKD11〜CLKD20のうちのいずれか1つを選択して選択クロック信号CLKSを出力する。制御回路24は、セレクタ23の選択信号の切換動作を制御する。入力分周回路1は、セレクタ23からの選択クロック信号CLKSを分周比Mで分周して基準クロック信号CLKRを生成する。
【0052】
以上のような構成により、外部からのクロック信号CLKIの周期の1/10の単位で、基準クロック信号CLKRの位相が任意に調整できる。すなわち、従来よりも10倍の精度で発振クロック信号CLKOの位相を調整することができる。
【0053】
なお、ここではDLL回路22のバッファ回路の段数が10段である場合について説明したが、DLL回路22のバッファ回路の段数が任意の数の場合においても同様の効果が得られる。したがって、バッファ回路の段数を増やせば、PLL回路21の発振クロック信号CLKOの位相調整の精度をさらに向上させることができる。
【0054】
したがって、この実施の形態2では、DLL回路22、セレクタ23および制御回路24を設けたことによって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【0055】
[実施の形態3]
図7は、この発明の実施の形態3によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図であって、図6と対比される図である。図7のスペクトラム拡散クロック発生回路を参照して、図6のスペクトラム拡散クロック発生回路と異なる点は、DLL回路22がPLL回路31で置換されている点である。
【0056】
PLL回路31は、位相周波数比較器32、チャージポンプ33、ループフィルタ34、VCO35および帰還分周回路36を含む。このPLL回路31は、外部からのクロック信号CLKIとループ内の発振器からの比較クロック信号CLKCとの位相差が一定になるように、ループ内発振器にフィードバック制御をかけて発振させる発振回路である。PLL回路31は、それぞれ位相の異なるクロック信号CLKV1〜CLKV5を生成してセレクタ23に出力する。
【0057】
図8は、図7に示したVCO35の構成を示す回路図である。図8において、このVCO35は、5個の電流源41、5個のインバータ回路42、5個の電流源43、および制御回路44を含む。
【0058】
5個のインバータ回路42は、リング状に直列接続され、リングオシレータを構成する。電源電位VCCのラインと各インバータ回路42の電源端子との間には、対応する電流源41が接続される。各インバータ回路42の接地端子と接地電位GNDのラインとの間には、対応する電流源43が接続される。各インバータ回路42は、対応する電流源41,43によって遅延時間が定められる。各インバータ回路42の出力ノードからは、クロック信号CLKV1〜CLKV5が出力される。
【0059】
制御回路44は、ループフィルタ34からの制御電圧VCに応じて電流源41,43の電流値を制御することによって、リングオシレータの発振周波数を調整する。
【0060】
図9は、図7に示したVCO35およびセレクタ23の動作を説明するためのタイムチャートである。図9において、クロック信号CLKV1〜CLKV5はVCO35から出力される信号であり、選択クロック信号CLKS21,CLKS22はセレクタ23から出力される信号である。
【0061】
クロック信号CLKV1〜CLKV5は周期T5の信号である。3段目のインバータ回路42の出力クロック信号CLKV2は、初段のインバータ回路42の出力クロック信号CLKV1に比べて2つのインバータ回路42の遅延時間分だけ遅延されるため、クロック信号CLKV1よりも位相が時間T6(周期T5の1/5)だけ遅れた波形になる。このようにして、クロック信号CLKV3〜CLKV5は順に位相が時間T6ずつ遅れた波形になる。
【0062】
セレクタ23は、VCO35の出力クロック信号CLKV1〜CLKV5のうちのいずれか1つを選択して選択クロック信号CLKSを出力する。セレクタ23の選択動作は制御回路24によって制御される。
【0063】
選択クロック信号CLKS21は、セレクタ23が選択信号をクロック信号CLKV3からクロック信号CLKV2に切換えた場合に、セレクタ23から出力される信号である。ただし、時刻t20から時刻t25までの間に選択信号が切換えられるものとする。この場合、選択クロック信号CLKS21の波形は、切換時刻まではクロック信号CLKV3と同じ波形になり、切換時刻以降はクロック信号CLKV2と同じ波形になる。すなわち、時刻t20に「H」レベルに立上げられ、時刻t22または時刻t23に「L」レベルに立下げられ、時刻t25に「H」レベルに立上げられる。したがって、選択クロック信号CLKS21の位相は時間T6だけ進む。なお、選択クロック信号CLKS21の波形の斜線部分は、その時刻においてクロック信号CLKV3およびクロック信号CLKV2のうちのどちらの信号が選択されていてもよいことを示す。
【0064】
選択クロック信号CLKS22は、セレクタ23が選択信号をクロック信号CLKV3からクロック信号CLKV4に切換えた場合に、セレクタ23から出力される信号である。ただし、時刻t21から時刻t26までの間に選択信号が切換えられるものとする。この場合、選択クロック信号CLKS22の波形は、切換時刻まではクロック信号CLKV3と同じ波形になり、切換時刻以降はクロック信号CLKV4と同じ波形になる。すなわち、時刻t20に「H」レベルに立上げられ、時刻t23または時刻t24に「L」レベルに立下げられ、時刻t27に「H」レベルに立上げられる。したがって、セレクタ23からの選択クロック信号CLKS22の位相は時間T6だけ遅れる。なお、選択クロック信号CLKS22の波形の斜線部分は、その時刻においてクロック信号CLKV3およびクロック信号CLKV4のうちのどちらの信号が選択されていてもよいことを示す。
【0065】
したがって、PLL回路31からのクロック信号CLKVの周期の1/5の単位で、PLL回路21に入力される基準クロック信号CLKRの位相が任意に調整できる。すなわち、従来よりも5倍の精度でPLL回路21の発振クロック信号CLKOの位相を調整することができる。
【0066】
なお、ここではVCO35のインバータ回路42の段数が5段である場合について説明したが、VCO35のインバータ回路42の段数が任意の奇数である場合においても同様の効果が得られる。したがって、インバータ回路42の段数を増やせば、PLL回路21の発振クロック信号CLKOの位相調整の精度をさらに向上させることができる。
【0067】
したがって、この実施の形態3では、PLL回路31、セレクタ23および制御回路24を設けたことによって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【0068】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0069】
【発明の効果】
以上のように、この発明に係るクロック発生回路では、受信した基準クロック信号に同期して、基準クロック信号を周波数逓倍した発振クロック信号を生成する内部クロック発生回路が設けられる。ここで、内部クロック発生回路は、基準クロック信号と内部で生成した比較クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路と、位相差信号に基づいて、発振クロック信号を生成する発振回路と、発振クロック信号を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延回路と、複数の遅延クロック信号のうちのいずれか1つを選択して出力する選択回路と、選択回路の遅延クロック信号の選択動作を制御する信号選択制御回路と、選択回路の出力信号のパルス数をカウントし、予め定められたカウント数に達したことに応じて、選択回路の出力信号を予め定められた分周比で分周して比較クロック信号を生成する分周回路とを含む。遅延回路は、初段が発振クロック信号を受け、それぞれ複数の遅延クロック信号を出力する直列接続された複数のバッファ回路と、複数のバッファ回路に駆動電流を供給する電流源を有する。各バッファ回路は、駆動電流の値に応じた時間だけ入力クロック信号を遅延させて出力する。遅延回路は、さらに、複数のバッファ回路のうちの最終段のバッファ回路からの遅延クロック信号と発振クロック信号との位相差が、発振クロック信号の1周期分と等しくなるように電流源から複数のバッファ回路に供給される駆動電流を制御する制御回路を有する。信号選択制御回路は、分周回路における予め定められたカウント数まで達する期間を変化させて発振クロック信号の周波数を変化させるために、選択回路の遅延クロック信号の選択動作を制御する。これにより、発振クロック信号の位相を微調整することができる。したがって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。
【図2】 図1に示したDLL回路の構成を示す回路図である。
【図3】 図1に示したDLL回路およびセレクタの動作を説明するためのタイムチャートである。
【図4】 図1に示した帰還分周回路の動作を説明するためのタイムチャートである。
【図5】 従来のスペクトラム拡散クロック発生回路の動作を説明するための図である。
【図6】 この発明の実施の形態2によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。
【図7】 この発明の実施の形態3によるスペクトラム拡散クロック発生回路の概略構成を示すブロック図である。
【図8】 図7に示したVCOの構成を示す回路図である。
【図9】 図7に示したVCOおよびセレクタの動作を説明するためのタイムチャートである。
【符号の説明】
1 入力分周回路、2,21,31 PLL回路、3,14,24,44 制御回路、4,32 PFD、5,33 CP、6,34 LPF、7,35 VCO、8,22 DLL回路、9,23 セレクタ、10,36 帰還分周回路、11,13,41,43 電流源、12 バッファ回路、42 インバータ。
Claims (1)
- スペクトラム拡散方式を用いたクロック発生回路であって、
受信した基準クロック信号に同期して、前記基準クロック信号を周波数逓倍した発振クロック信号を生成する内部クロック発生回路を備え、
前記内部クロック発生回路は、
前記基準クロック信号と内部で生成した比較クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路、
前記位相差信号に基づいて、前記発振クロック信号を生成する発振回路、
前記発振クロック信号を遅延させて、それぞれ位相の異なる複数の遅延クロック信号を生成する遅延回路、
前記複数の遅延クロック信号のうちのいずれか1つを選択して出力する選択回路、
前記選択回路の遅延クロック信号の選択動作を制御する信号選択制御回路、および
前記選択回路の出力信号のパルス数をカウントし、予め定められたカウント数に達したことに応じて、前記選択回路の出力信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周回路を含み、
前記遅延回路は、
初段が前記発振クロック信号を受け、それぞれ前記複数の遅延クロック信号を出力する直列接続された複数のバッファ回路、および
前記複数のバッファ回路に駆動電流を供給する電流源を有し、
各バッファ回路は、前記駆動電流の値に応じた時間だけ入力クロック信号を遅延させて出力し、
さらに、前記複数のバッファ回路のうちの最終段のバッファ回路からの遅延クロック信号と前記発振クロック信号との位相差が、前記発振クロック信号の1周期分と等しくなるように前記電流源から前記複数のバッファ回路に供給される前記駆動電流を制御する制御回路を有し、
前記信号選択制御回路は、前記分周回路における前記予め定められたカウント数まで達する期間を変化させて前記発振クロック信号の周波数を変化させるために、前記選択回路の遅延クロック信号の選択動作を制御する、クロック発生回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003178416A JP4660076B2 (ja) | 2003-06-23 | 2003-06-23 | クロック発生回路 |
TW93115736A TWI243548B (en) | 2003-06-23 | 2004-06-02 | Clock generator |
KR20040046561A KR100629285B1 (ko) | 2003-06-23 | 2004-06-22 | 고정밀도의 주파수 변조가 가능한 스펙트럼 확산 방식을이용한 클럭 발생 회로 |
CNB2004100597911A CN100566173C (zh) | 2003-06-23 | 2004-06-23 | 使用可进行高精度频率调制的谱扩散方式的时钟发生电路 |
US10/873,309 US20040257124A1 (en) | 2003-06-23 | 2004-06-23 | Spread spectrum clock generator capable of frequency modulation with high accuracy |
US12/365,321 US20090141774A1 (en) | 2003-06-23 | 2009-02-04 | Spread spectrum clock generator capable of frequency modulation with high accuracy |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003178416A JP4660076B2 (ja) | 2003-06-23 | 2003-06-23 | クロック発生回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008284665A Division JP2009089407A (ja) | 2008-11-05 | 2008-11-05 | クロック発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005020083A JP2005020083A (ja) | 2005-01-20 |
JP4660076B2 true JP4660076B2 (ja) | 2011-03-30 |
Family
ID=33516311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003178416A Expired - Fee Related JP4660076B2 (ja) | 2003-06-23 | 2003-06-23 | クロック発生回路 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20040257124A1 (ja) |
JP (1) | JP4660076B2 (ja) |
KR (1) | KR100629285B1 (ja) |
CN (1) | CN100566173C (ja) |
TW (1) | TWI243548B (ja) |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060176934A1 (en) * | 2005-02-07 | 2006-08-10 | Inova Semiconductors Gmbh | Serial transmission of data using spread-spectrum modulation for enhancing electromagnetic compatibility |
JP2006319399A (ja) | 2005-05-10 | 2006-11-24 | Nec Electronics Corp | パルス幅変調回路及び多相クロック生成回路 |
KR100663362B1 (ko) * | 2005-05-24 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
JP4252561B2 (ja) * | 2005-06-23 | 2009-04-08 | 富士通マイクロエレクトロニクス株式会社 | クロック発生回路及びクロック発生方法 |
US20070014556A1 (en) * | 2005-07-15 | 2007-01-18 | Truls Persson | Communications devices including integrated digital cameras operating at different frequencies and related methods |
JP2007053685A (ja) * | 2005-08-19 | 2007-03-01 | Nec Electronics Corp | 半導体集積回路装置 |
JP4298688B2 (ja) * | 2005-09-15 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | クロック発生回路及びクロック発生方法 |
KR100743493B1 (ko) | 2006-02-21 | 2007-07-30 | 삼성전자주식회사 | 적응식 지연 고정 루프 |
JP4684919B2 (ja) * | 2006-03-03 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
WO2007109225A2 (en) * | 2006-03-17 | 2007-09-27 | Gct Semiconductor, Inc. | Clock generator and clock generating method using delay locked loop |
KR100710127B1 (ko) * | 2006-03-17 | 2007-04-20 | 지씨티 세미컨덕터 인코포레이티드 | 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법 |
US7498871B2 (en) | 2006-04-19 | 2009-03-03 | Sony Ericsson Mobile Communications Ab | Spectrum spreaders including tunable filters and related devices and methods |
US7683690B2 (en) | 2006-10-30 | 2010-03-23 | Nec Electronics Corporation | Multiphase clock generation circuit |
KR100834398B1 (ko) | 2007-01-10 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 구동방법 |
US7675332B1 (en) * | 2007-01-31 | 2010-03-09 | Altera Corporation | Fractional delay-locked loops |
JP4772733B2 (ja) * | 2007-04-13 | 2011-09-14 | 株式会社東芝 | Dll回路 |
JP5090083B2 (ja) | 2007-06-29 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100844960B1 (ko) * | 2007-12-04 | 2008-07-09 | 인하대학교 산학협력단 | 확산 스펙트럼 클럭 생성기 |
JP4562787B2 (ja) * | 2008-07-30 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | Pll回路 |
JP4703696B2 (ja) * | 2008-08-29 | 2011-06-15 | 株式会社東芝 | Dll回路 |
KR100980405B1 (ko) * | 2008-10-13 | 2010-09-07 | 주식회사 하이닉스반도체 | Dll 회로 |
US7847643B2 (en) | 2008-11-07 | 2010-12-07 | Infineon Technologies Ag | Circuit with multiphase oscillator |
DE102008057445B4 (de) * | 2008-11-14 | 2020-10-08 | Phoenix Contact Gmbh & Co. Kg | Feldbussystem mit Spread-Spektrum |
JP5494911B2 (ja) * | 2009-02-16 | 2014-05-21 | 日本電気株式会社 | リングオシレータ |
JP5298953B2 (ja) * | 2009-03-02 | 2013-09-25 | 日本テキサス・インスツルメンツ株式会社 | ディザ処理型クロック発生器 |
DE102009001370B4 (de) * | 2009-03-06 | 2018-08-23 | Robert Bosch Gmbh | Empfangseinrichtung zum Aufnehmen von Stromsignalen, Schaltungsanordnung mit einer Empfangseinrichtung und Verfahren zum Übertragen von Stromsignalen über ein Bussystem |
GB201003703D0 (en) * | 2010-03-05 | 2010-04-21 | Icera Inc | Method and device for sending signals between a radio frequency circuit and a baseband circuit |
JP4666670B2 (ja) * | 2010-06-08 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 通信装置及びその折り返し試験方法 |
JP5896503B2 (ja) | 2010-08-03 | 2016-03-30 | ザインエレクトロニクス株式会社 | 送信装置、受信装置および送受信システム |
US8368435B2 (en) * | 2010-08-13 | 2013-02-05 | Mindspeed Technologies, Inc. | Method and apparatus for jitter reduction |
JP5598161B2 (ja) * | 2010-08-26 | 2014-10-01 | ヤマハ株式会社 | クロック発生回路 |
US8699642B2 (en) * | 2010-12-22 | 2014-04-15 | Intel Corporation | Platform RFI mitigation |
JP5799536B2 (ja) * | 2011-03-17 | 2015-10-28 | 株式会社リコー | フラクショナルpll回路 |
JP5672092B2 (ja) * | 2011-03-17 | 2015-02-18 | 株式会社リコー | スペクトラム拡散クロック発生回路 |
US8664985B2 (en) * | 2012-02-02 | 2014-03-04 | Mediatek Inc. | Phase frequency detector and charge pump for phase lock loop fast-locking |
US8934598B2 (en) | 2012-04-09 | 2015-01-13 | Mindspeed Technologies, Inc. | Integrated video equalizer and jitter cleaner |
KR101998293B1 (ko) * | 2013-04-22 | 2019-07-10 | 에스케이하이닉스 주식회사 | 주파수 체배기 |
KR102139976B1 (ko) * | 2013-11-25 | 2020-08-03 | 삼성전자주식회사 | 리더 수신기 및 이를 포함하는 리더 송수신 장치 |
JP6612500B2 (ja) * | 2014-12-16 | 2019-11-27 | 株式会社メガチップス | クロック生成回路 |
US9729157B2 (en) | 2015-02-13 | 2017-08-08 | Macom Technology Solutions Holdings, Inc. | Variable clock phase generation method and system |
US9450788B1 (en) | 2015-05-07 | 2016-09-20 | Macom Technology Solutions Holdings, Inc. | Equalizer for high speed serial data links and method of initialization |
CN105163570B (zh) * | 2015-08-13 | 2018-03-23 | 硅谷数模半导体(北京)有限公司 | 抗电磁干扰方法和装置 |
BR112018067545A2 (pt) * | 2016-03-03 | 2019-01-08 | Qualcomm Inc | método para projeto robusto de loop travado por fase |
CN107395166B (zh) * | 2017-07-18 | 2020-06-23 | 中国电子科技集团公司第二十四研究所 | 基于延迟锁相的时钟占空比稳定电路 |
US10341082B1 (en) * | 2018-02-27 | 2019-07-02 | Texas Instruments Incorporated | Delay modulated clock division |
KR102528561B1 (ko) * | 2018-05-09 | 2023-05-04 | 삼성전자주식회사 | 클락 생성을 위한 장치 및 방법 |
US11714127B2 (en) | 2018-06-12 | 2023-08-01 | International Business Machines Corporation | On-chip spread spectrum characterization |
CN110007712B (zh) * | 2019-03-28 | 2020-12-01 | 深圳忆联信息系统有限公司 | 用于降低数字时钟频率误差的方法、装置、计算机设备及存储介质 |
US11575437B2 (en) | 2020-01-10 | 2023-02-07 | Macom Technology Solutions Holdings, Inc. | Optimal equalization partitioning |
TW202143665A (zh) | 2020-01-10 | 2021-11-16 | 美商Macom技術方案控股公司 | 最佳等化分割 |
US10965295B1 (en) * | 2020-05-07 | 2021-03-30 | Shenzhen GOODIX Technology Co., Ltd. | Integer boundary spur mitigation for fractional PLL frequency synthesizers |
US11616529B2 (en) | 2021-02-12 | 2023-03-28 | Macom Technology Solutions Holdings, Inc. | Adaptive cable equalizer |
US11693446B2 (en) | 2021-10-20 | 2023-07-04 | International Business Machines Corporation | On-chip spread spectrum synchronization between spread spectrum sources |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07107240A (ja) * | 1993-09-29 | 1995-04-21 | Ricoh Co Ltd | 画素クロック発生装置 |
JPH09326692A (ja) * | 1996-06-04 | 1997-12-16 | Texas Instr Japan Ltd | 位相同期ループ回路 |
JPH1032489A (ja) * | 1996-07-18 | 1998-02-03 | Matsushita Electric Ind Co Ltd | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ |
JP2001085994A (ja) * | 1999-09-13 | 2001-03-30 | Rohm Co Ltd | 電圧制御発振回路 |
JP2001202153A (ja) * | 2000-01-20 | 2001-07-27 | Matsushita Electric Ind Co Ltd | クロックのスペクトラム拡散回路、集積回路およびクロックのスペクトラム拡散方法 |
JP2002164781A (ja) * | 2000-11-28 | 2002-06-07 | Seiko Epson Corp | 位相同期ループを用いた発振回路 |
JP2002290218A (ja) * | 2001-03-27 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5889436A (en) * | 1996-11-01 | 1999-03-30 | National Semiconductor Corporation | Phase locked loop fractional pulse swallowing frequency synthesizer |
US6377646B1 (en) * | 1997-07-21 | 2002-04-23 | Cypress Semiconductor Corp. | Spread spectrum at phase lock loop (PLL) feedback path |
US6369624B1 (en) * | 1998-11-03 | 2002-04-09 | Altera Corporation | Programmable phase shift circuitry |
US6100735A (en) * | 1998-11-19 | 2000-08-08 | Centillium Communications, Inc. | Segmented dual delay-locked loop for precise variable-phase clock generation |
JP2000165905A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | クロック発生回路 |
US6791379B1 (en) * | 1998-12-07 | 2004-09-14 | Broadcom Corporation | Low jitter high phase resolution PLL-based timing recovery system |
US6292507B1 (en) * | 1999-09-01 | 2001-09-18 | Lexmark International, Inc. | Method and apparatus for compensating a spread spectrum clock generator |
JP2002252559A (ja) * | 2001-02-23 | 2002-09-06 | Rohm Co Ltd | 基準クロック生成システム |
US6642800B2 (en) * | 2002-04-04 | 2003-11-04 | Ati Technologies, Inc. | Spurious-free fractional-N frequency synthesizer with multi-phase network circuit |
-
2003
- 2003-06-23 JP JP2003178416A patent/JP4660076B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-02 TW TW93115736A patent/TWI243548B/zh not_active IP Right Cessation
- 2004-06-22 KR KR20040046561A patent/KR100629285B1/ko not_active IP Right Cessation
- 2004-06-23 US US10/873,309 patent/US20040257124A1/en not_active Abandoned
- 2004-06-23 CN CNB2004100597911A patent/CN100566173C/zh not_active Expired - Fee Related
-
2009
- 2009-02-04 US US12/365,321 patent/US20090141774A1/en not_active Abandoned
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07107240A (ja) * | 1993-09-29 | 1995-04-21 | Ricoh Co Ltd | 画素クロック発生装置 |
JPH09326692A (ja) * | 1996-06-04 | 1997-12-16 | Texas Instr Japan Ltd | 位相同期ループ回路 |
JPH1032489A (ja) * | 1996-07-18 | 1998-02-03 | Matsushita Electric Ind Co Ltd | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ |
JP2001085994A (ja) * | 1999-09-13 | 2001-03-30 | Rohm Co Ltd | 電圧制御発振回路 |
JP2001202153A (ja) * | 2000-01-20 | 2001-07-27 | Matsushita Electric Ind Co Ltd | クロックのスペクトラム拡散回路、集積回路およびクロックのスペクトラム拡散方法 |
JP2002164781A (ja) * | 2000-11-28 | 2002-06-07 | Seiko Epson Corp | 位相同期ループを用いた発振回路 |
JP2002290218A (ja) * | 2001-03-27 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20050000335A (ko) | 2005-01-03 |
US20090141774A1 (en) | 2009-06-04 |
TW200501618A (en) | 2005-01-01 |
KR100629285B1 (ko) | 2006-09-28 |
CN100566173C (zh) | 2009-12-02 |
US20040257124A1 (en) | 2004-12-23 |
JP2005020083A (ja) | 2005-01-20 |
TWI243548B (en) | 2005-11-11 |
CN1574641A (zh) | 2005-02-02 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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