JP5298953B2

JP5298953B2 - ディザ処理型クロック発生器

Info

Publication number: JP5298953B2
Application number: JP2009047544A
Authority: JP
Inventors: 正朋丸茂; 良明伊藤; 宏和高橋
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2009-03-02
Filing date: 2009-03-02
Publication date: 2013-09-25
Anticipated expiration: 2029-03-02
Also published as: JP2010206344A

Description

本発明は、クロック信号の周波数拡散を行うスペクトラム拡散クロック発生器に関し、特に周波数ピークを低減するディザ処理型のクロック発生器に関する。

ＬＳＩの動作周波数は、急速に向上しており、クロック信号やデータバスから発生するＥＭＩノイズが一段とクローズアップされている。従来のＥＭＩ対策部品（ＥＭＩフィルタ、フェライト・ビーズなど）に比べて、高周波の雑音にも効果がありかつ容易に組み込むことができるＥＭＩ抑制手段として注目されているのがスペクトラム拡散クロック発生器（ＳＳＣＧ Spread Spectrum Clock Generator）である。これは、クロック信号に周波数変調をかけることによりピークの低減効果がある非常に効果的な手法である。図１(ａ)は、ＬＳＩのクロック発生器で発生されたクロック信号を示しており、周波数ｆにピークが生じている。図１（ｂ）は、ＳＳＣＧによりスペクトラム拡散されたクロック信号を示しており、周波数ｆをｆ_１、ｆ_２に拡散することでピークが低減されている。このようなＳＳＣＧは、例えば特許文献１や特許文献２に開示されている。

特開２００７−２５１３７１号特開２００７−６１２１号

従来のＳＳＣＧの回路方式として、ＰＬＬを使用した位相制御により周波数変調を行うものがある。図２は、ＰＬＬを使用したスペクトラム拡散クロック発生器の構成を示すブロック図である。クロック発生器１０は、位相比較器２０、チャージポンプ２２、ループフィルタ２４、多相電圧制御発振回路（ＶＣＯ）２６、および位相補間および選択回路２８を含んでいる。

位相比較器２０は、基準クロック信号ＲＦＣＫとフィードバックされた帰還クロック信号ＦＢＣＫの位相差を検出し、チャージポンプ２２は、この位相差に応じた電荷量を出力する。ループフィルタ２４は、入力した電荷量を平均化した電圧に変換し、多相ＶＣＯ（電圧制御発振器）２６は、入力電圧に応じた周波数の多相クロック信号を生成する。位相補間回路２８は、多相ＶＣＯ２６から出力されるクロック信号の位相のうち隣合う２つの位相をさらに分割し、これにより、３６０°の分割した位相をアナログ回路で生成する。一方、位相選択回路２８は、加速度的に一定の間隔で加減速しながら分割した位相のうち１つの位相を１周期毎に選択して位相比較器２０に帰還クロック信号ＦＢＣＬＫを帰還させる。これにより、ＰＬＬのループとしては、“ＲＦＣＬＫ＝ＦＢＣＬＫ”になるように帰還制御するため、位相選択回路２８で意図的に位相を選択することで、位相差に追従し補正する働きをする。その結果、出力クロックＣＫＯＵＴは、位相選択回路２８で選択された位相シフト量をもとに変化するため周波数変調がかかった出力クロックＣＫＯＵＴが生成される。

しかしならが、従来の位相制御型のクロック発生器では、多相ＶＣＯ２６と位相補間回路２８で生成した位相分割数により位相分解能が決まってしまう。すなわち、位相分解能（θ）は、図３に示すように、１／（多相ＶＣＯの位相×位相補間器の位相）［％］で決定される。

図４（ａ）は、クロック信号の周波数を−２θから＋２θで周波数変調したときの周波数変調波形を示している。位相分解能（θ）が低いと、周波数変調波形に示すように各位相ステップ（*θ）毎に周波数が停滞するため、結果として図４（ｂ）の周波数スペクトラムに示すように、各位相ステップ毎（−２θ、−１θ、０、＋１θ、＋２θ）にピークが発生してしまい、周波数のピーク低減効果を十分に得ることができない。他方、位相分解能を高くする手段として、位相分割数を増やすことが考えられるが、アナログ回路で設計された多相ＶＣＯと位相補間器は非常に設計が困難であり、またＬＳＩの占有面積の増加が懸念される。

本発明は、上記従来の課題を解決し、位相分解能を高くし周波数スペクトラムのピークを低減したクロック発生器を提供することを目的とする。

本発明に係るスペクトラム拡散クロック発生器であって、基準クロック信号と帰還クロック信号の位相差に基づき多相のクロック信号を生成し、位相が隣り合う２つのクロック信号を出力する多相クロック発生手段と、周波数変調するための位相ステップが段階的に変化する変調波形データを記憶する変調波形データ記憶手段と、前記変調波形データの各位相ステップの位相を補正する位相補正データを出力する補正手段と、前記位相補正データおよび変調波形データに基づき前記２つのクロック信号間の位相を補間し、補間されたクロック信号を生成し、補間されたクロック信号を前記多相クロック発生手段に供給する位相補間手段とを有する。

好ましくは前記補正手段は、パルス幅が変調されたディザステップ信号を出力する。好ましくは、ディザステップ信号は、前記変調波形データの位相ステップが増加する方向に向かうとき、ハイ区間に対するロー区間の比率が小さくなり、前記変調波形データのステップが減少する方向に向かうとき、ハイ区間に対するロー区間の比率が大きくなる。好ましくは、前記位相補間手段は、変調波形データ記憶手段から読み出された変調波形データと前記補正手段から出力された位相補正データを加算する加算手段と、加算されたデータを積算する積算手段とを有し、積算されたデータに基づき位相補間を行う。

好ましくは前記多相クロック手段は、多相クロック信号を生成するリングオシレータと、リングオシレータから出力された多相クロック信号の中から位相が隣り合う２つのクロック信号を選択するマルチプレクサとを有する。好ましくは前記多相クロック手段は、基準クロック信号と帰還クロック信号の位相差を検出する位相検出器と、検出された位相差に応じた電流を出力するチャージポンプと、チャージポンプからの電流に応じた電圧を出力するループフィルタとを有する。また、前記多相クロック手段は、多相遅延型ＤＬＬを含むものであってもよい。好ましくは、上記のクロック発生器は、半導体集積回路に集積される。

本発明によれば、従来のスペクトラムクロック発生器と比較して、周波数変調されたクロック信号のピークを低減することができる。

図１(ａ)は、周波数変調されていないときの周波数スペクトラムを示し、図１（ｂ）は、周波数変調されたときの周波数スペクトラムを示す図である。従来の周波数変換回路の構成を示すブロック図である。多相ＶＣＯと位相補間器から生成した位相の関係を示す図である。図４(ａ)は周波数変調波形を示し、図４（ｂ）は周波数スペクトラムを示す図である。本発明の第１の実施例に係るスペクトラム拡散クロック発生器の構成を示すブロック図である。図５に示す多相ＶＣＯの構成例を示す図である。多相ＶＣＯから出力される多相クロックのタイミングチャートである。図５に示す位相補間部の構成例を示す図である。変調データ部に格納された変調波形データを示す図である。ディザ処理部から出力されるディザステップ信号の例を示す図である。ディザステップ信号が加算された変調波形データの例を示す図である。第１の実施例における周波数変調波形および周波数スペクトラムを示す図である。第１の実施例によるディザ処理と従来例の周波数スペクトラムを対比する図である。本発明の第２の実施例に係るスペクトラム拡散クロック発生器の構成を示すブロック図である。本発明の第３の実施例に係るディザ処理型クロック発生器の構成を示す図である。

以下、本発明を実施するための形態について図面を参照して詳細に説明する。

図５は、本発明の第１の実施例に係るスペクトラム拡散クロック発生器の構成を示すブロック図であり、図２に示す構成と同一のものについては同一参照番号を付してある。本実施例のクロック発生回路１００は、位相比較器２０、チャージポンプ２２、ループフィルタ２４、多相ＶＣＯ２６および位相補間及び選択回路１１０を備えている。

位相補間及び選択回路１１０は、多相ＶＣＯ２６から出力されるクロック信号のうち位相が隣合う２つのクロック信号間の位相を補間する位相補間部１２０、位相補間部１２０の位相補間を制御する位相選択部１３０、周波数変調に使用する１周期分の変調波形データを格納する変調データ部１４０、変調波形データの中間位相を補間するため時間軸上にパルス幅を可変したディザステップ信号を生成するディザ処理部１５０、変調波形データにディザステップ信号を加算する加算器１６０、ディザステップ信号が加算された変調波形データの積算する位相積算器１７０を有し、多相ＶＣＯ２６と位相補間部１２０で生成された３６０°の分割位相を時間軸上で加速度的に制御する。

図６（ａ）は、図５に示す多相ＶＣＯの構成例である。多相ＶＣＯ２６は、１６段のインバータをリング状に接続したリングオシレータ２６Ａと、リングオシレータ２６Ａから出力される３２位相のクロック信号を入力し位相が隣合う２つのクロック信号を出力するマルチプレクサ（ＭＵＸ）２６Ｂとを有する。

図７は、リングオシレータ２６Ａから出力される３２相のクロック信号のタイミングチャートである。各インバータは、相補的な関係にある１６組のクロック信号Ｐ００／Ｎ００、・・・Ｐ１３／Ｎ１３、Ｐ１４／Ｎ１４、Ｐ１５／Ｎ１５を生成する。１６組のクロック信号の位相はＴ０シフトされる。例えば、クロック信号Ｐ１４の立ち上がりエッジは、Ｐ１５の立ち上がりエッジよりも位相がＴ０だけ遅れ、クロック信号Ｎ１３の立ち上がりエッジは、クロック信号Ｎ１４の立ち下がりエッジよりも位相がＴ０だけ遅れる。なお、リングオシレータ２６Ａによって生成される１つのクロック信号は、出力クロックＣＫＯＵＴとなる。

図６（ｂ）に示す円は、リングオシレータ２６Ａとマルチプレクサ２６Ｂの動作を説明するものである。リングオシレータ２６Ａは、基準クロック信号ＲＦＣＫと帰還クロック信号ＦＢＣＫの位相差に応じて、１周期すなわち３６０°の間に３２位相のクロック信号を生成する。そして、マルチプレクサ２６Ｂは、後述する変調波形データの各ステップ幅において周波数変調の拡散に応じて３２位相のクロック信号から２つのクロック信号ＦＡＳＴＰとＳＬＯＷＰ、またはＦＡＳＴＮとＳＬＯＷＮを順次選択する。ＦＡＳＴＰとＳＬＯＷＰは、位相が隣合う２つのクロック信号であり、同様に、ＦＡＳＴＮとＳＬＯＷＮは、位相が隣合う２つのクロック信号である。選択されたＦＡＳＴＰとＳＬＯＷＰ、またはＦＡＳＴＮとＳＬＯＷＮは、位相補間部１２０へ出力される。

図８は、図５に示す位相補間器の構成例である。位相補間器１２０において、電流源Ｖ１に接続されたノードＮ１と電流源Ｖ２に接続されたノードＮ２との間には、スイッチＳＷ１とそれに直列に接続されたＮＭＯＳトランジスタＭ１が接続され、トランジスタＭ１のゲートには、多相ＶＣＯ２６から出力されるクロック信号ＦＡＳＴＰが接続される。電流源Ｖ３に接続されたノードＮ３とノードＮ２との間には、スイッチＳＷ２とそれに直列に接続されたＮＭＯＳトランジスタＭ２が接続され、トランジスタＭ２のゲートには、多相ＶＣＯ２６から出力されるクロック信号ＦＡＳＴＮが接続される。ノードＮ１と電流源Ｖ４に接続されたノードＮ４との間には、スイッチＳＷ３とそれに直列に接続されたＮＭＯＳトランジスタＭ３が接続され、トランジスタＭ３のゲートには、多相ＶＣＯ２６から出力されるクロック信号ＳＬＯＷＰが接続される。ノードＮ３とノードＮ４との間には、スイッチＳＷ４とそれに直列に接続されたＮＭＯＳトランジスタＭ４が接続され、トランジスタＭ４のゲートには、多相ＶＣＯ２６から出力されるクロック信号ＳＬＯＷＮが接続される。また、位相補間されたクロック信号ＯＵＴＮは、ノードＮ１に接続され、クロック信号ＯＵＴＰは、ノードＮ３に接続される。

スイッチＳＷ１およびＳＷ２は、例えばＭＯＳトランジスタから構成され、そのゲートには、位相選択部１３０からの位相シフト制御信号ＳＬが接続される。スイッチＳＷ３およびＳＷ４も同様に、例えばＭＯＳトランジスタから構成され、そのゲートには、位相選択部１３０からの位相シフト制御信号ＳＬ＿が接続される。位相シフト制御信号ＳＬとＳＬ＿は、相補的な関係にある。

図６（ｂ）に示すように、多相ＶＣＯ２６からクロック信号ＦＡＳＴＰおよびＳＬＯＷＰが入力されたとき、スイッチＳＷ２およびＳＷ４は、位相シフト制御信号ＳＬ、ＳＬ＿によってオン、オフが制御され、位相差Ｔ０の範囲内において、位相が補間されたクロック信号ＯＵＴＰが生成される。クロック信号ＯＵＴＰは、クロック信号ＦＡＳＴＰの立ち上がりエッジから位相がＴ１だけシフトされ、あるいはクロック信号ＳＬＯＷＰの立ち上がりエッジから位相がＴ２だけシフトされている。クロック信号ＯＵＴＰの位相シフト量Ｔ１またはＴ２は、位相シフト制御信号ＳＬ、ＳＬ＿によって決定される。

また、多相ＶＣＯ２６から位相が隣合う２つのクロック信号ＦＡＳＴＮとＳＬＯＷＮが入力されたとき、スイッチＳＷ１およびＳＷ３は、位相シフト制御信号ＳＬ、ＳＬ＿によってオン、オフ制御され、位相差Ｔ０の範囲内において、位相が補間されたクロック信号ＯＵＴＮが生成される。クロック信号ＯＵＴＮは、立ち下がりエッジの位相を補間する。位相補間されたクロック信号ＯＵＴＰ、ＯＵＴＮは、帰還クロック信号ＦＢＣＫとして位相比較部２０へ帰還される。

変調データ部１４０は、出力クロック信号ＣＫＯＵＴを周波数変調するための少なくとも１周期分の変調波形データを記憶する。変調データ部１４０は、好ましくは書き換え可能なメモリであり、変調波形データは、出力クロック信号ＣＫＯＵＴの周波数などに応じて書き換えることが可能である。図９は、変調データ部１４０に格納される変調波形データの例を示している。同図に示すように、変調波形データは、１周期を８つのステップ幅に分割し、各ステップ幅は、−２θから＋２θの範囲で段階的に変化する。この変調波形データを用いることで、出力クロック信号ＣＫＯＵＴの周波数は、−２θから＋２θの範囲で拡散することができる。なお、θは、位相分解能である。

ディザ処理部１５０は、変調波形データのステップ幅の段階的な変化を緩和または補正するためのディザステップ信号ＤＳを生成する。ディザ処理部１５０は、ステップ幅に位相補間部１２０から出力される帰還クロック信号ＦＢＣＫのパルス数がいくつあるかを演算する。仮に、演算結果が２５６パルスの場合、次にステップ幅を時間軸上に何分割できるか求め、分割された範囲内でＬ区間とＨ区間の比率が可変されるようなディザステップ信号ＤＳを生成する。ディザステップ信号ＤＳのパルス幅は、図９に示す変調波形データのステップ幅が増加する方向に向かうとき（例えば、１θから２θ）、その反対にステップ幅が減少する方向に向かうとき（例えば、２θから１θ）、その方向に応じたパルス幅の変化となる。

図１０（ａ）、（ｂ）は、ディザステップ信号ＤＳの一例を示している。ディザ処理部１５０は、例えば、１ステップ幅内に帰還クロック信号ＦＢＣＫのパルスが２５６個含まれるとき、ステップ幅を１６分割することができ、図１０（ａ）に示すように、“Ｌ区間”と“Ｈ区間”の比率が、１６：０、１５：１・・・２：１４、１：１５に変化するディザステップ信号ＤＳを生成する。あるいはこれと反対に、図１０（ｂ）に示すように、“Ｌ区間”と“Ｈ区間”の比率が、１：１５、２：１４、・・・１５：１、１６：０に変化するディザステップ信号ＤＳを生成する。なお、ディザ処理部１５０は、図１０に示すようなディザステップ信号ＤＳを予めメモリに記憶し、これを読み出す構成であってもよい。

加算器１６０は、変調データ部１４０から読み出された変調波形データにディザステップ信号ＤＳを加算する。図１１は、ディザステップ信号が変調波形データに加算された状態を示している。ディザステップ信号ＤＳを加算することで、変調波形データのステップ間の変化が緩和される。上記したように、変調波形データのステップ幅が増加する方向に変化するとき、ディザステップ信号ＤＳのＨ区間の比率が増加したパルス幅の変調となり、変調波形データのステップ幅が減少する方向に変化するとき、ディザステップ信号ＤＳのＨ区間の比率が減少するパルス幅の変調となる。例えば、変調波形データが＋１θのステップ幅が＋２θに変化するとき、＋１θのステップ幅に加算されるディザステップ信号ＤＳは、図１０（ａ）に示す信号となり、変調波形データ＋２θのステップ幅から＋１θに遷移するとき、加算されるディザステップ信号ＤＳは、図１０（ｂ）に示す信号となる。

位相積算器１７０は、加算器１６０からの出力を積算し、位相選択部１３０は、積算された信号をデコードすることにより位相シフト制御信号ＳＬ、ＳＬ＿を生成する。また、位相選択部１３０は、上記デコード結果に基づき、多相ＶＣＯ２６のマルチプレクサ２６Ｂの選択動作のための選択信号を生成する。この位相シフト制御信号ＳＬ、ＳＬ＿は、帰還クロック信号ＦＢＣＬＫに同期して生成される。生成された位相シフト制御信号ＳＬ、ＳＬ＿は、位相補間部１２０のスイッチＳＷ１ないしＳＷ４に供給される。

位相補間部１２０は、例えば、変調波形データが＋１θから＋２θに向かう＋１θのステップ幅において、位相シフト制御信号ＳＬ、ＳＬ＿に基づきスイッチＳＷ２、ＳＷ４のオン、オフを制御し、位相が隣り合う２つのクロック信号ＦＡＳＴＰとＳＬＯＷＰから立ち上がりエッジの位相が補間されたクロック信号ＯＵＴＰを生成する。このとき、ディザステップ信号ＤＳのパルス幅は、図１０(ａ)に示すように徐々に大きくなるため、クロック信号ＯＵＴＰの周波数は、＋１θと＋２θの間で変化しかつ＋２θの周波数の割合が徐々に増加する。同様に、位相が隣合う２つのクロック信号ＦＡＳＴＮとＳＬＯＷＮから立ち下がりエッジの位相が補間されたクロック信号ＯＵＴＮが生成され、上記と同様に、クロック信号ＯＵＴＮの周波数は、＋１θと＋２θの間で変化しかつ＋２θの周波数の割合が徐々に増加する。

また、変調波形データのステップ幅が＋２θから＋１θに向かう期間では、クロック信号ＯＵＴＰ、ＯＵＴＮの周波数は、＋２θと＋１θの間で変化しかつ＋１θの周波数の割合が徐々に増加する。従って、各ステップ幅において、周波数が停滞することなく変化される。

図１２（ａ）は、本実施例によるディザ処理型クロック発生器による周波数変調波形を示し、図１２（ｂ）は、本実施例による周波数スペクトラムである。本実施例のようにディザステップ信号を用いることで、周波数変調波形は、実質的に連続的に変化する三角波形にすることができる。そして、同図（ｂ）に示すように、各位相ステップ毎のピークが分散されるため、周波数スペクトラムのピークを大幅に低減させることができる。

本実施例では、変調波形データにディザステップ信号を加算することで、位相分解能（θ）に時間軸上の分割が加えられるため、結果として位相分解能（θ）＝１／５００（位相補間部の分解能）×１／１６（ステップ幅分割数）＝０．０１２５（％）となり、ディジタル回路により位相分解能を向上させることができる。

さらに、位相積算器にてディザステップ信号が加算された変調波形データを積算し、多相ＶＣＯと位相補間器で生成された位相を時間軸上で加速度的に制御させる。ＰＬＬは、位相のローパスフィルタとして考えることができるため帰還ループに入れることで、時定数により急激な位相変化はフィルタリングされるため非常に滑らかな周波数変調を掛けることが可能となる。

本実施例のクロック発生器は、変調波形ステップの停滞時間が長いほどディザ処理部の効果が作用する。そのため、ディザ処理した変調データで位相を制御することにより、従来の方式に比べて図１３のように大幅にピーク値を低減することができる。

次に、本発明の第２の実施例について説明する。図１４は、第２の実施例に係るクロック発生器１００Ａの構成を示す図である。第２の実施例のクロック発生器１００Ａは、ＰＬＬを用いる代わりに多相遅延型ＤＬＬ２００を有し、その他の構成は、第１の実施例と同様である。ＤＬＬ２００は、基準クロック信号ＲＦＣＫと帰還クロック信号ＦＢＣＫの位相差に応じた多相クロックを生成し、隣合う位相の２つのクロック信号を選択的に位相補間および選択部１１０へ出力する。

次に、本発明の第３の実施例について説明する。図１５は、第３の実施例に係るクロック発生器１００Ｂの構成を示す図である。第３の実施例のクロック発生器１００Ｂは、入力クロック信号に応じてディザステップ信号を出力するディザ処理部３００と、任意の波形データを記憶するデータ部３１０と、データ部３１０から読み出された波形データとディザステップ信号ＤＳを加算する加算器３２０と、加算された信号をクロック信号に変換するデータコンバータ３３０と、データコンバータ３３０の出力に接続されたローパスフィルタ３４０とを含む。ローパスフィルタ３４０からは高精度な出力クロック信号ＣＫＯＵＴを得ることができる。このように本発明は、１次以上のフィルタ特性をもった回路にも適応することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

上記実施例では、変調波形データに加算するディザステップ信号をパルス幅が変調された信号としたが、これに限らず、位相ステップ間の変化を緩和することが可能であれば、ディザステップは、どのような信号であってもよい。

上記したディザ処理型クロック発生器は、ロジック、Ａ／Ｄコンバータ、メモリ等の他の集積回路とともに集積化され、あるいはモジュール化して利用することができる。

１００、１００Ａ、１００Ｂ：クロック発生器
１１０：位相補間及び選択回路
１２０：位相補間部
１３０：位相選択部
１４０：変調データ部
１５０：ディザ処理部
１６０：加算器
１７０：位相積算器

Claims

スペクトラム拡散クロック発生器であって、
基準クロック信号と帰還クロック信号の位相差に基づき多相のクロック信号を生成し、位相が隣り合う２つのクロック信号を出力する多相クロック発生手段と、
周波数変調するための位相ステップが段階的に変化する変調波形データを記憶する変調波形データ記憶手段と、
前記変調波形データの各位相ステップの位相を補正する位相補正データを出力する補正手段と、
前記位相補正データおよび変調波形データに基づき前記２つのクロック信号間の位相を補間し、補間されたクロック信号を生成し、補間されたクロック信号を前記多相クロック発生手段に供給する位相補間手段と、
を含む、クロック発生器。
請求項１に記載のクロック発生器であって、
前記補正手段は、パルス幅が変調されたディザステップ信号を出力する、クロック発生器。
請求項２に記載のクロック発生器であって、
前記ディザステップ信号は、前記変調波形データの位相ステップが増加する方向に向かうとき、ハイ区間に対するロー区間の比率が小さくなり、前記変調波形データのステップが減少する方向に向かうとき、ハイ区間に対するロー区間の比率が大きくなる、クロック発生器。
請求項１に記載のクロック発生器であって、
前記位相補間手段が、変調波形データ記憶手段から読み出された変調波形データと前記補正手段から出力された位相補正データを加算する加算手段と、加算されたデータを積算する積算手段とを有し、積算されたデータに基づき位相補間を行う、クロック発生器。
請求項１に記載のクロック発生器であって、
前記多相クロック発生手段が、多相クロック信号を生成するリングオシレータと、リングオシレータから出力された多相クロック信号の中から位相が隣り合う２つのクロック信号を選択するマルチプレクサとを有する、クロック発生器。
請求項１乃至５の何れかに記載のクロック発生器であって、
前記多相クロック発生手段が、基準クロック信号と帰還クロック信号の位相差を検出する位相検出器と、検出された位相差に応じた電流を出力するチャージポンプと、チャージポンプからの電流に応じた電圧を出力するループフィルタとを有する、クロック発生器。
請求項１乃至５の何れかに記載のクロック発生器であって、
前記多相クロック発生手段が、多相遅延型ＤＬＬを含む、クロック発生器。
請求項１乃至６何れか１つのクロック発生器を含む、半導体集積回路。