JP4110081B2 - 位相選択型周波数変調装置及び位相選択型周波数シンセサイザ - Google Patents

Description

本発明は、画像データの伝送を伴う電子機器において放射電磁雑音（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ：以下「ＥＭＩ」と称する。）を低減することができる位相選択型周波数変調装置及び位相選択型周波数シンセサイザに関する。

電子機器の高速化に伴い、電子機器におけるＥＭＩが問題となり、このＥＭＩを低減することが要求されている。電子機器において、ＥＭＩを低減するための一技術として、スペクトラム拡散クロックを用いる方法が提案されている。より詳細には、特定の周波数にスペクトラムのピークが発生しないように意図的にジッタを発生させたり、また、回路の動作に影響を与えない程度の同期、例えば、数ｋＨｚから数１００ｋＨｚの同期で緩やかに周波数を変動させたりしている。

図１７は、先行技術によるクロック信号生成回路の構成を示す機能ブロック図である。該図に示すように、上記クロック信号生成回路は、所望の周波数で位相がある間隔分だけ互いにずれたｍ相のクロック信号Ｓ１ｍを発生するクロック生成部２００１と、多相クロック信号Ｓ１ｍのうちの１つを選択するセレクタ２００３と、選択を決定するディザリング制御部２００２と、を有している。クロック生成部２００１において生成されたｍ相のクロック信号Ｓ１ｍが、セレクタ２００３に供給されるとともに、出力端子２００５を介して取り出される。セレクタ２００３には、ディザリング制御部２００２から制御信号ＳＥＬが供給される。セレクタ２００３は、制御信号ＳＥＬに応じてｍ相のクロック信号Ｓ１ｍのうちの１つを順次選択して得られたクロック信号Ｓ２を端子２００４から取り出すことができる。セレクタ２００３を制御するディザリング制御部２００２は、出力端子２００４において得られるクロック信号Ｓ２のスペクトラムが可能な限り拡散するように選択信号ＳＥＬを生成する。

図１８は、ディザリング制御部２００２の具体的な構成例を示す回路ブロック図である。該図に示すように、ディザリング制御部２００２は、直列環状をなす８個のＤ型フリップフロップ２０３１〜２０３８と、３個のＯＲ回路２０４１〜２０４３と、を含んで構成されており、ｓ０〜ｓ４の出力信号中の１つの信号がハイレベルの時に他の４つの信号がローレベルとされ、ハイレベルがクロック信号ｃｋの１サイクル毎に各信号間を移動する。

図１９は、セレクタ２００３の具体的な構成例を示すブロック図である。セレクタ２００３は、５つのスイッチ回路２０５１〜２０５５と、バッファ回路２０５６とを含んで構成されている。上記ｓ０からｓ４までの出力信号に同期しΔＴ間隔の５相クロック信号ｄｃ０〜ｄｃ４の１つが選択され、変調クロック信号が生成され、バッファ回路２０５６を介して出力される。

図２０は、上記クロック信号生成器の動作波形例を示す図である。該図に示すように、期間Ａで示される範囲では、ｄｃ０、ｄｃ１、ｄｃ２、ｄｃ３、ｄｃ４の順でクロック信号が選択されているため、変調クロック信号Ｓ２の周期はＴ＋ΔＴ（Ｔはクロック信号の周波数ｆの逆数で定義される。以下同様の意味でＴを用いる。）となり、期間Ｂでは、ｄｃ４、ｄｃ３、ｄｃ２、ｄｃ１、ｄｃ０の順でクロック信号が選択されているため、変調クロック信号Ｓ２の周期はＴ−ΔＴとなる。期間Ａと期間Ｂに示される動作が繰り返されるため、変調周期Ｔｍｏｄ（図示せず）は、＋ΔＴと−ΔＴとが打ち消し合い、Ｔｍｏｄ＝８×Ｔとなる。

上記クロック信号発生装置では、スペクトラム上のピークが分散したクロック信号が出力できるため、このクロック信号を用いて電子機器を動作させることでＥＭＩを低減することができる。
特開２００１−１４８６９０号公報（図１、図５、図７、図９）

しかしながら、上記クロック信号生成回路を用いた場合には、以下に説明するような問題点がある。この問題点について、図２１を参照して説明する。該図は、上記クロック信号発生回路における動作上の問題点を示した図である。該図に示すように、ｍ相クロック信号Ｓ１ｍのエッジ（図では立ち上がりエッジ２１０１と、立ち下がりエッジ２１０３とが示されている）と選択信号ＳＥＬのエッジとが重なった場合に、図１９に示すセレクタ２００３に設けられたスイッチ回路２０５１〜２０５５の動作（０と１の切り分け）が不完全になり、変調クロック信号Ｓ２の波形が劣化してしまう。すなわち、該図に示すシステムクロック信号の１周期（矢印で示される範囲）に対応するクロック位相である３６０度に対して、実際に変化させることができるクロック位相の範囲は１８０度から所定間隔を考慮した範囲を減算した範囲、すなわち１８０度以下に制約されてしまう。

ここで、図２２（Ａ）から図２２（Ｃ）までを参照して、変調周期とクロックのスペクトル強度との関係を説明する。図２２（Ａ）は、変調しない場合のスペクトル強度と１／Ｔとの関係を示す図であり、図２２（Ｂ）は、変調周期が短い場合、すなわち１／Ｔｍｏｄが大きい場合のスペクトル強度と１／Ｔとの関係を示す図であり、図２２（Ｃ）は、変調周期が長い場合、すなわち１／Ｔｍｏｄが小さい場合のスペクトル強度と１／Ｔとの関係を示す図である。ここで、Ｔｍｏｄは変調周期を示し、Ｔはクロック信号の周波数ｆの逆数である。

図２２（Ａ）に示すように、変調されていない場合には、ｆ＝１／Ｔの位置にスペクトルピーク２２０１が観測される。図２２（Ａ）に示すスペクトルを分散させるために変調クロック周期がＴ−ΔＴとＴ＋ΔＴになるように変調した場合、ｆ＝１／（Ｔ＋ΔＴ）とｆ＝１／（Ｔ−ΔＴ）にピークが現れることが期待される。しかしながら、フーリエ変換の性質により、１／Ｔｍｏｄの周期で変化する波形の場合には、１／Ｔｍｏｄの間隔でスペクトルのピークが現れるため、変調周期が短い場合すなわち１／Ｔｍｏｄ＞ΔＴの場合には、ｆ＝１／（Ｔ＋ΔＴ）とｆ＝１／（Ｔ−ΔＴ）のスペクトル成分はほとんど１／Ｔのピーク２２０１に集中してしまい、図２２（Ｂ）に示すようにパワーの分散は起きない。一方、図２２（Ｃ）に示すように変調周期が長い場合すなわち１／Ｔｍｏｄ＜ΔＴの場合には、ｆ＝１／（Ｔ＋ΔＴ）とｆ＝１／（Ｔ−ΔＴ）のスペクトル成分がピークとして現れる。すなわち、１／Ｔにおけるピーク２２０１に加えて、１／Ｔｍｏｄ間隔でｆ＝１／（Ｔ＋ΔＴ）とｆ＝１／（Ｔ−ΔＴ）とにそれぞれピーク２２１７とピーク２２１５とが現れる。パワーの分散に伴い、１／Ｔにおけるピーク２２０１のピーク強度が、図２２（Ａ）及び図２２（Ｂ）に示すピーク２２０１と比べて低くなり、パワーの分散が起こっていることがわかる。

変調の効果が現れる条件について考えると、ピークの現れる間隔が、１／Ｔと１／（Ｔ±ΔＴ）との間の間隔よりも短くなることが必要である。すなわち、以下の（１）式が成立する必要がある。
１／Ｔｍｏｄ＜ａｂｓ（１／Ｔ−１／（Ｔ±ΔＴ））〜ΔＴ／Ｔ2 （１） 尚、ａｂｓ（Ｘ）は、Ｘの絶対値を意味する。
ここで、多相クロック信号の相数をＮとすると、変調周期Ｔｍｏｄは以下の（２）式で表される。
Ｔｍｏｄ＝２Ｎ×Ｔ （２）
（１）式と（２）式より、以下の（３）式を導入することができる。
Ｔ／２＜Ｎ×ΔＴ （３）

ここで、Ｎ×ΔＴは、図１７から図１９までに示す回路では位相が可変である範囲に相当し、前述のように少なくとも１８０度以上の位相可変範囲が必要である。

本発明は、クロック位相に関する制約を解消することができる位相選択型周波数変調装置及び位相選択型周波数シンセサイザを提供することである。

本発明の一観点によれば、互いに位相差を有するＮ相のクロック信号からスペクトラム拡散された変調クロック信号を生成する位相選択型周波数変調装置であって、互いに位相差を有するＮ相のクロック信号を発生する多相クロック信号生成手段と、該多相クロック信号生成手段から出力されるＮ相のクロック信号の中からいずれか１つの相のクロック信号を選択するための第１のクロック選択信号を、前記変調クロック信号を構成する変調クロックの周期と対応させて当該選択する相を順次切り換えながら出力する制御手段と、該制御手段から第１のクロック選択信号が当該選択する相を順次切り換えながら出力される都度、当該出力された第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中の、当該出力された第１のクロック選択信号により選択される相のクロック信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間と重ならないように調整し、当該選択される相に対応した第２のクロック選択信号を出力するエッジ出現時間調整手段と、該エッジ出現時間調整手段から選択する相を順次切り換えながら出力される第２のクロック選択信号に基づいて、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中から該当する相のクロック信号を変調クロックとして出力し、変調クロック信号を生成する変調クロック信号生成手段とを備える位相選択型周波数変調装置が提供される。

本発明によれば、変調クロック信号発生回路における選択するクロック信号の位相範囲に制限がないため、ＥＭＩのより一層の低減が可能である。

本発明に係る位相選択型周波数変調装置及び位相選択型周波数シンセサイザにおいて、位相可変範囲に制約の無い変調クロック信号を生成しＥＭＩを低減するために、Ｎ相クロック信号のうちから選択される１つのクロック信号の立ち上がりエッジ出現時間及び又は立ち下がりエッジ出現時間と、クロック信号を選択するためのクロック選択信号との立ち上がりエッジ出現時間及び又は立ち下がりエッジ出現時間とが時間的なずれを持ち重なり合わないように回路を構成する。

ここで、Ｎ相クロック信号のＮは、４以上の整数の場合に本発明に係る変調クロック信号生成回路が有効である。

より具体的には、それぞれ位相が異なる１からＮまでのＮ相クロック信号のうちから１つのクロック信号（第１のクロック信号と称する。）を選択することにより変調クロック信号を生成する際に、上記第１のクロック信号を選択するためのクロック選択信号として、Ｎ相クロック信号中から上記第１のクロック信号とは位相の異なる別のクロック信号（第１のクロック選択信号により選択を指示されたクロック信号であって、第２のクロック信号と称する。）に基づいてエッジ出現時間を調整した第２のクロック選択信号を生成する。第２のクロック選択信号の活性化状態（例えばＨｉｇｈ又はＬｏｗ）に基づいて、Ｎ相クロック信号ＣＫ１〜ＣＫＮのうちいずれかを選択して、これを変調クロック信号として出力する。

これにより、第１のクロック信号の立ち上がりエッジ出現時間及び又は立ち下がりエッジ出現時間と、この第１のクロック信号を選択する第２のクロック選択信号の立ち上がりエッジ出現時間及び又は立ち下がりエッジ出現時間を任意にずらすことが可能となる。

上記考察に基づいて、以下に本発明の一実施の形態による位相選択型周波数変調装置について図面を参照して説明する。図１は、本発明の一実施の形態による位相選択型周波数変調装置の構成を示すブロック図である。図１に示すように、本発明の一実施の形態による位相選択型周波数変調装置１００は、ｍ相クロック信号生成手段１０１と、変調クロック信号生成手段１０２と、エッジ出現時間調整手段１０３と、クロック選択信号生成手段１０５とこれを制御する制御論理手段１０６とを備える制御手段１０４とを有している。変調クロック信号生成手段１０２から変調クロック信号ＳＥＬＣＬＫ、ＭＣＫクロックを出力する。なお、相数は例えば６、１２等の多相である。

図２は、図１の位相選択型周波数変調装置を用いた位相選択型周波数シンセサイザの構成を示す。位相選択型周波数シンセサイザ１１０は、入力されたREFCLK１１１を変調して変調クロック１２０として出力する。この位相選択型周波数シンセサイザは、位相比較器PFD １１２、チャージポンプ１１３、ループフィルターＬＰＦ１１４とを備える位相比較手段１１５と、ｍ相ＶＣＯ（電圧制御発振器）１１６と、図１の変調クロック信号生成手段１０２と、エッジ出現時間調整手段１０３と、クロック選択信号生成手段１０５、このクロック選択信号生成手段１０５を制御する制御論理手段１０６とを有する制御手段１０４とを備える。変調クロック生成手段１０２の出力は分周回路１１７を介してFeedbackした信号とREFCLK１１１を位相比較手段１１５で位相比較して制御される。これにより、ｍ相VCO１１６の出力の１つであるCK1はＤ分周器１１８で分周した変調クロック１２０の周波数を所望の値に変調して出力される。

かくして、変調クロック信号生成手段１０２は、ｍ相VCO１１６のｍ個出力のうち１つを選択し選択クロックＳＥＬＣＬＫとして出力する。変調クロック信号生成手段１０２の出力はFeedback信号とREFCLK111を位相比較手段１１５で位相比較して制御されることにより、ｍ相VCO１１６の出力の１つであるCK1は、所望の周波数値に変調された変調クロック１２０を出力する。

以上の構成において、変調クロック信号生成手段のセレクタ選択が変わらない場合、変調クロックの周波数は以下の式で表される。
F0 = fREFCLK * M / N (A1)
セレクタの選択がずれていく場合、例えば１つずつ後ろにずれていく場合、変調クロックの周波数はfmax= 13/12 * f0になるよう制御される。逆に前にずれていく場合、fmin=11/12*f0になるよう制御される。セレクタの選択のずらし方を混ぜることにより、変調クロックの周波数をfminとfmaxの間の任意の値に制御することができる。

周波数データに応じて、セレクタの選択のずらし方をデルタシグマ変調回路に従って混ぜることにより、周波数データで設定された値に変調クロックの周波数を制御することができる。デルタシグマ変調の次数は１次でも２次でもそれ以上の場合でもできるが、１次よりも２次の場合の方が精度がよく、3次以上の場合は２次と効果が変わらないにも関わらず回路規模が増大することから、２次程度が望ましい。

図３は、図１の多相クロック信号生成手段１０１の構成を示す図である。該図に示す多相クロック信号生成手段１０１は、３つの差動アンプ２０１〜２０３と、６つのコンパレータ２１１〜２１６と、を有している。３つの差動アンプ２０１〜２０３はリング発振器を形成している。６つのコンパレータ２１１〜２１６は、それぞれの間で遅延を有する差動アンプ２０１〜２０３の出力と反転出力とをコンパレータ２１１〜２１６において比較することにより、６相のクロック信号ＣＫ１〜ＣＫ６に変換する。各差動アンプ毎の遅延時間を全て等しくすることにより、６相クロックＣＫ１〜ＣＫ６を、等位相間隔にすることができる。

図４はＶＣＯ１１６の構成であり、6つの差動アンプで作られたオシレータ２２１〜２２６と12個のコンパレータ２３１〜２４２で構成される。差動アンプの制御電圧により、各差動アンプでの遅延時間を変化させ、周波数を制御することができる。また、各差動アンプの出力を正転反転２つのコンパレータでレベル変換することにより、12相の出力を作っている。

図５は、図１に示す変調クロック信号生成手段１０２とエッジ出現時間調整手段１０３とを含む構成を示す図である。該図に示すように、エッジ出現時間調整手段１０３は、フリップフロップ回路８０１〜８０６を含み、変調クロック信号生成手段１０２は、それぞれのフリップフロップ回路８０１〜８０６に対応するスイッチ８１１〜８１６と、これらの出力に共通に設けられた１つのバッファ回路８２１と、を有している。フリップフロップ回路８０１〜８０６のそれぞれの入力端子には、対応する第１のクロック選択信号ＳＥＬ１〜ＳＥＬ６までのそれぞれが入力されるとともに、クロックパルス端子には、クロック信号ＣＫ１〜６のいずれか１つで、第１のクロック選択信号ＳＥＬ１〜６で選択するクロック信号との位相差がある範囲内であるクロック信号が入力される。

フリップフロップ回路８０１の入力端子には選択信号ＳＥＬ１が入力されるとともに、クロックパルス端子にはクロック信号ＣＫ５が入力される。同様に、フリップフロップ回路８０２の入力端子には第２のクロック選択信号ＳＥＬ２が入力されるとともに、クロックパルス端子にはクロック信号ＣＫ６が入力される。

すなわち、第１のクロック選択信号ＳＥＬ１〜ＳＥＬ６までは、フリップフロップ回路８０１〜８０６のぞれぞれの回路に入力されるそれぞれの第１のクロック選択信号ＳＥＬ１〜ＳＥＬ６によって選択されるクロック信号よりもＴ／３（１２０度）だけ前のクロック信号ＣＫによりラッチされた出力信号であって、対応する第１〜第６のスイッチ８１１〜８１６までのオンオフを制御する第２のクロック選択信号（スイッチ制御信号）ＳＳＥＬ１〜ＳＳＥＬ６の出力信号を出力する。

第２のクロック選択信号ＳＳＥＬ１〜ＳＳＥＬ６と選択されるクロック信号ＣＫのエッジ出現時間が重ならないようにするためには、選択されるクロック信号ＣＫとフリップフロップでラッチに使用するクロック信号の位相差を９０度程度にした場合、最もマージンが大きい。尚、図１１においては、例として１２０度の位相差を有する場合を示している。

スイッチ８１１〜８１６のぞれぞれの入力側に、対応するクロック信号ＣＫ１〜ＣＫ６が入力され、第２のクロック選択ＳＳＥＬ１〜ＳＳＥＬ６によりオンオフ制御されて出力側に信号が伝わる。スイッチ８１１〜８１６のそれぞれの出力側は共通になっており、バッファ回路８２１を介して変調クロック信号が生成され、出力される。

図６は１２相のエッジ出現時間調整手段１０３と変調クロック信号生成手段１０２の構成を示す。エッジ出現時間調整手段１０３はクロック選択信号SSEL1〜12のタイミングを調整してエッジ出現時間が常に一定の間隔を有しておりエッジが重なることはない。エッジ出現時間調整手段１０３において、各クロック選択信号SEL1〜12は、クロックCK1〜12のうち選択されたクロックとある位相差のあるクロックでラッチされ、エッジ調整されたクロック選択信号SSEL1〜12として出力される。変調クロック信号生成手段１０２はSSEL1〜12に従ってCK1〜12のどれかを選択し、選択クロックとして出力する。

図７（Ａ）及び（Ｂ）は、図５及び図６における変調クロック信号生成手段１０２のスイッチ８１１の構成を説明する図である。図７（Ａ）は、ＣＭＯＳアナログスイッチであり、ｎ型ＭＯＳトランジスタ９０３と、ｐ型ＭＯＳトランジスタ９０２と、インバータ９０１とを有している。ｎ型ＭＯＳトランジスタ９０３とｐ型ＭＯＳトランジスタ９０２との制御端子（ゲート端子）に、第２のクロック選択信号（スイッチ制御信号；図５のＳＳＥＬ）が入力される。ｐ型ＭＯＳトランジスタ９０２には、インバータ９０１を介して第２のクロック選択信号ＳＳＥＬ１が入力され、これをＨｉｇｈにすると、スイッチが導通状態となりスイッチの入力信号ＣＫ１がスイッチの出力ＯＵＴに伝わる。

図７（Ｂ）に示すスイッチは、ｎ型ＭＯＳトランジスタ９０４を用いており、ｎ型ＭＯＳトランジスタ９０４のゲート端子に第２のクロック選択信号ＳＳＥＬ１が入力され、スイッチ信号ＣＫ１がＨｉｇｈの時にスイッチ入力の信号がスイッチ出力ＯＵＴに伝わる。尚、スイッチ８１１〜８１６も、図７（Ａ）、（Ｂ）と同様の構成である。

図８は、図５及び図６におけるエッジ出現時間調整手段と変調クロック信号生成手段の他のエッジ出現時間調整手段を示す図である。該図において、図５及び図６との相違点は、フリップフロップ回路１００１のぞれぞれと対応するスイッチ１０１１に対して、対応するフリップフロップ回路１００１のクロック入力端子に入力される信号と同じクロック信号ＣＫ１が入力される点と、スイッチ１０１１に入力するクロック信号ＣＫ１を遅延させるための遅延回路１００２が設けられている点である。実際には上記の回路がＮ個設けられている。図７に示す変調クロック信号生成手段を用いた場合でも、スイッチ１０１１には、クロック信号ＣＫ１に対して遅延回路１００２により遅延されたクロック信号が入力されるため、該図においてフリップフロップ回路１００１に入力されるクロック信号ＣＫ１とエッジ出現時間の位置が異なるクロック信号をスイッチ１０１１に入力することができる。

図９及び図１０参照して、上記変調クロック信号生成手段の動作について説明する。図９には、第１のクロック選択信号ＳＥＬ１〜ＳＥＬ６と、例えば図１１においてクロック信号ＣＫ１〜からＣＫ６のいずれかを選択する実質的な選択信号である第２のクロック選択信号ＳＳＥＬ１〜ＳＳＥＬ６と、クロック信号ＣＫ１〜ＣＫ６と、ＳＥＬＣＬＫの信号波形が示されている。

クロック信号ＣＫ１〜ＣＫ６は、クロックが遅くなる方向にずれている。クロック信号ＣＫ１〜ＣＫ６のいずれか異なる信号が毎回選択されている。生成されるＳＥＬＣＬＫの周期はＴ＋ΔＴになっている。第１の選択信号ＳＥＬ１〜ＳＥＬ６は、ＳＥＬＣＬＫに同期した信号である。ここで、第１のクロック選択信号ＳＥＬ１〜ＳＥＬ６を、クロック信号ＣＫ１〜ＣＫ６までのいずれかの信号でラッチすることにより第２のクロック選択信号ＳＳＥＬ１〜ＳＳＥＬ６を生成する。図９に示す例では、例えば第５のクロック信号ＣＫ５の入力で第１の選択信号ＳＥＬ１をラッチして第２のクロック選択信号ＳＳＥＬ１をＬｏｗに変化させる。クロック信号ＣＫ２に関しても、同様にクロック信号ＣＫ６により第１のクロック選択信号ＳＥＬ２の値をラッチして第２のクロック選択信号ＳＳＥＬ２を生成する。以下、同様にして第２のクロック選択信号ＳＳＥＬ３〜６を生成する。

例えばクロック信号ＣＫ１と、これとは位相が異なる（Ｔ／３、すなわち１２０度だけ前）クロック信号ＣＫ５により生成された第２のクロック選択信号ＳＳＥＬ１とは、該図より明らかなように、エッジ出現位置が常に一定の間隔を有しておりエッジ出現時間が重なることはない。従って、クロック信号ＣＫ１〜ＣＫ６により順次生成される変調クロック信号ＭＣＫは、周期Ｔ＋ΔＴが時間としてどれだけ続いたとしても第２のクロック選択信号ＳＳＥＬ１〜ＳＳＥＬ６のエッジ出現時間と、選択されるクロック信号のエッジ出現時間とが重なることがないため、選択されたクロック信号の波形が劣化することがない。ＣＫ１→ＣＫ２→ＣＫ３→ＣＫ４→ＣＫ５→ＣＫ６→ＣＫ１→…にそれぞれ対応する変調クロック信号ＭＣＫを連続して生成することができるという利点がある。該図においては、第２のクロック選択信号ＳＳＥＬ１〜６のいずれもＬｏｗになっている期間が存在する。この期間中、スイッチ出力は配線や素子の寄生容量によって保持される。

図１０に示す波形は、図９と同様にクロック信号ＣＫ１〜ＣＫ６のいずれか異なる信号が毎回選択されているが、生成される変調クロック信号ＭＣＫの周期はＴ−ΔＴになっている点において異なる。すなわち、クロック信号ＣＫ１〜ＣＫ６は、クロックが早くなる方向にずれている。例えばクロック信号ＣＫ１と、これとは位相が異なる（Ｔ／３、すなわち２π／３だけ）クロック信号ＣＫ５により生成された第２のクロック選択信号ＳＳＥＬ１とは、図９より明らかなように、エッジ出現時間が常に一定の間隔を有しておりエッジ出現時間が重なることはない。

従って、クロック信号ＣＫ１〜ＣＫ６により順次生成される変調クロック信号１０４は、周期Ｔ−ΔＴがどれだけ続いたとしても問題が生じない。加えて、ＣＫ６→ＣＫ５→ＣＫ４→ＣＫ３→ＣＫ２→ＣＫ１→ＣＫ６→…にそれぞれ対応するＳＥＬＣＬＫを連続して生成することができるという利点がある。以上の説明では、６相の場合について説明したが、１２相の場合でも同様に作動する。

図１１は、エッジ出現時間調整手段１０３にクロック選択信号を供給するための制御手段１０４の構成を示すブロック図である。該図に示すように、制御手段１０４は、周波数データ生成器６０１と、３値ΔΣ変調器６０２とからなる制御論理手段１０６、アップ／ダウンリングレジスタ６０３からなるクロック選択信号生成手段１０５とを有している。選択クロック信号ＳＥＣＬＫに同期して状態を遷移させるリングレジスタ６０３により第１のクロック選択信号ＳＥＬ１〜ＳＥＬ１２を生成する。周波数データ生成器６０１の出力である周波数データＦＤａｔａは、３値ΔΣ変調器６０２に入力し、３値の制御信号ＣＳＧに変換される。アップ／ダウンリングレジスタ６０３は、制御信号ＣＳにより、選択を前後に遷移させるか、或いは、維持する。なお、図１の位相選択型周波数変調回路においては周波数データ生成器に代えて周期データ生成器が使用される。

図１２は、クロック選択信号生成手段１０５としてのアップ／ダウンリングレジスタ６０３を示す図である。クロック選択信号生成手段１０５は、フリップフロップ回路（Ｄ−ＦＦ）５０１〜５１２と、それぞれに対応するセレクタ回路５２１〜５３２とを有している。フリップフロップ回路５０１〜５１２の出力は、変調クロック生成手段１０６（図１）における第１のクロック選択信号ＳＥＬ１〜ＳＥＬ１２の対応する入力のそれぞれと接続されている。

セレクタ回路５２１〜５３２は、３入力１出力セレクタ回路により構成されており、制御論理手段１０６の出力である制御信号（セレクタ信号）ＣＳＧにより制御される。より具体的には、セレクタ回路５２１〜５３２は、制御信号ＣＳＧの３つの状態に応じて、３入力のうちのいずれかを選択して出力する回路である。一方、フリップフロップ回路５０１〜５１２は、セレクタ回路５２１〜５３２の出力を変調クロック信号生成手段の出力によりラッチして第１のクロック選択信号ＳＥＬ１〜ＳＥＬ１２として出力する。これにより、第１のクロック選択信号ＳＥＬ１〜ＳＥＬ１２のＨｉｇｈの位置が遷移する。

図１３は、制御手段１０４の他の構成を示す図である。制御手段１０４は、Up/Downカウンタ４０１とデコーダ４０２からなるクロック選択信号生成手段１０５と、それを制御する制御論理手段１０６で構成される。クロック選択信号生成回路１０５は、SSEL1〜12に従ってCK1〜12のどれかを選択してクロック選択信号SEL1〜12を出力する。この際、制御信号の値に応じて、Activeなクロック選択信号を１つ前後にずらすか、そのまま維持する。

制御論理手段１０６は、アップ／ダウンカウンタ４０１を制御するための制御信号ＣＳＧを出力する。アップ／ダウンカウンタ４０１は、パルスを受けるとカウンタの値を１ずつ加算したり、減算したりすることができるカウンタであって、変調クロック信号（パルス信号）ＭＣＫに同期して動作し、制御信号ＣＳＧを受ける毎に出力のカウンタ値ＣＴＶを、１→２→３→４→１１→１２→１→２…（アップ）、或いは、１２→１１→４→３→２→１→１２→１１…（ダウン）のように変化させる。“アップ”、“ダウン”、“保持”の３通りの動作のうちのいずれかに従う値を、カウンタ値ＣＴＬとしてデコーダ４０２に出力する。デコーダ４０２は、第１のクロック選択信号ＳＥＬ１〜ＳＥＬ１２の中から、カウンタ値CTVに対応した第１のクロック選択信号ＳＥＬ１〜ＳＥＬ１２をＨｉｇｈにする。

図１４は、上述した制御手段１０４の動作波形を示す図である。クロック相数は６相とする。制御信号ＣＳＧにはアップの場合とダウンの場合とがあり、アップの場合には、第１のクロック選択信号ＳＥＬ１〜ＳＥＬ６のＨｉｇｈの位置が、矢印ＡＲ１で示すようにＳＥＬ１→ＳＥＬ２→ＳＥＬ３…と変化し、ダウンの場合には、選択信号ＳＥＬ１〜ＳＥＬ６のＨｉｇｈの位置が、矢印ＡＲ２で示すようにＳＥＬ３→ＳＥＬ２→ＳＥＬ１…と変化する。

図１５は、図１１に示される３値ΔΣ変調器６０２の構成を示す図であり、２次ΔΣ変調回路を示す図である。該図に示すように、２次ΔΣ変調回路は、第１から第４までの加算器７０１、７０２、７０４、７０５と、遅延回路７０３及び７０６と、３値の量子化器７０７とを有している。３値の量子化器７０７は、入力に応じて＋Δ、０、−Δの３値のいずれかを制御信号ＣＳとして出力する。３値のそれぞれを、クロックの選択に関して、「後ろに遷移」、「維持」、「前に遷移」に対応させると、それぞれの変調クロックの周波数が、ｆ＝１３ｆ０／１２、ｆ＝ｆ０、ｆ＝１１ｆ０／１２になるように制御される。

該図の構成によれば、以下の式で表される値を周波数データＦＤａｔａとして入力することにより、変調クロック信号ＭＣＫの周波数を任意の周波数ｆ１に制御することができる。
周波数データ＝Δ×（ｆ１−ｆ０）／（ｆ０／１２） （５）
尚、図８の３値ΔΣ変調器１４０２に代えて、１ビットのΔΣ変調器を用いても良い。この場合、１ビットを「後」、「維持」及び「前」のいずれかに対応させる。

このように、簡易な構成で周波数変調を実現することができ、また、一般にチャージポンプのパルス幅が大きい場合には、ＰＬＬ出力のジッタが大きくなる傾向があるが、本実施の形態による変調クロック信号発生回路によれば、セレクタを使用してフィードバックのクロック位相を細かく制御できるため、ジッタが少なくなるという利点がある。

以上、本発明の第１の実施の形態による変調クロック信号発生装置によれば、位相可変範囲に関する制約が無い変調クロック信号を生成することができ、電子機器のＥＭＩを低減することができる。

次に、本発明の第２の実施の形態による位相選択型周波数変調回路について図１６を参照して説明する。該図において、図１に示す第１の実施の形態による位相選択型周波数変調回路と同様に多相クロック信号生成手段１０１と、変調クロック信号生成手段１０２と、エッジ出現時間調整手段１０３と、制御手段１０４とを有している。それに加えて、エッジ出現時間調整手段１０２の出力にＰＬＬ１２０５が接続されている点が図１に示す回路とは異なっている。変調クロック信号ＭＣＫはＰＬＬ１２０５から出力される。本実施の形態によれば、変調クロック信号生成手段１０２の出力周期の離散的な変化がフィルタリングされるため、ジッタの少ない出力信号を得ることができる。

クロック位相に関する制約を解消することができる位相選択型周波数変調回路及び位相選択型周波数シンセサイザを備えた装置に応用が可能である。

本発明の第１の実施の形態による位相選択型周波数変調回路の構成を示すブロック図である。 本発明の第１の実施の形態による位相選択型周波数シンセサイザの構成を示すブロック図である。 図１の多相クロック信号生成手段の構成を示すブロック図である。 図１の多相クロック信号生成手段の他の構成を示すブロック図である。 図１に示す変調クロック信号生成手段とエッジ出現時間調整手段を備える構成を示す図である。 図１のエッジ出現時間調整手段と変調クロック信号生成手段との構成を示すブロック図である。 図７（Ａ）、（Ｂ）は、図５のスイッチの構成例を示す図である。 図５及び図６におけるエッジ出現時間調整手段と変調クロック信号生成手段の他のエッジ出現時間調整手段を示す図である。 変調クロック信号生成手段の動作を説明する図である。 変調クロック信号生成手段の動作を説明する図である。 図１の制御手段の他の構成を示すブロック図である。 図１のクロック選択信号生成手段の構成を示す図である。 図１の制御手段の構成を示すブロック図である。 図１に示す制御手段の動作波形を示す図である。 図１１の３値ΔΣ変調器の構成を示すブロック図である。 本発明の第２の実施の形態による位相選択型周波数変調回路の構成を示すブロック図である。 従来の変調クロック信号発生回路の構成を示すブロック図である。 図１７のディザリング制御部の構成例を示すブロック図である。 図１７の選択処理部の構成を示すブロック図である。 図１７の変調クロック信号発生回路の動作波形図である。 図１７の変調クロック信号発生回路の問題点を動作波形の観点から説明するための図である。 図１７の変調クロック信号発生回路の問題点をスペクトル分散の観点から説明するための図である。

符号の説明

１００；位相選択型周波数変調回路、１０１；多相クロック信号生成手段、１０２；変調クロック信号生成手段、１０３；エッジ出現時間調整手段、１０４；制御手段、１０５；クロック選択信号生成手段、１０６；制御論理手段、１１０；位相選択型周波数シンセサイザ、１１２；ＰＦＤ、１１３；チャージポンプ、１１４；ＬＰＦ、１１５；位相比較手段、１１６；ＶＣＯ、１１７、１１８；分周器、１２０；変調クロック、４０１…アップ／ダウンカウンタ、４０２…デコーダ、５０１…プリップフロップ、５１１…セレクタ回路、８０１〜８０６…フリップフロップ回路、８１１〜８１６…スイッチ回路、８２１…バッファ回路。

Claims (5)

1. 互いに位相差を有するＮ相のクロック信号からスペクトラム拡散された変調クロック信号を生成する位相選択型周波数変調装置であって、
   互いに位相差を有するＮ相のクロック信号を発生する多相クロック信号生成手段と、
   該多相クロック信号生成手段から出力されるＮ相のクロック信号の中からいずれか１つの相のクロック信号を選択するための第１のクロック選択信号を、前記変調クロック信号を構成する変調クロックの周期と対応させて当該選択する相を順次切り換えながら出力する制御手段と、
   該制御手段から第１のクロック選択信号が当該選択する相を順次切り換えながら出力される都度、当該出力された第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中の、当該出力された第１のクロック選択信号により選択される相のクロック信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間と重ならないように調整し、当該選択される相に対応した第２のクロック選択信号を出力するエッジ出現時間調整手段と、
   該エッジ出現時間調整手段から選択する相を順次切り換えながら出力される第２のクロック選択信号に基づいて、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中から該当する相のクロック信号を変調クロックとして出力し、変調クロック信号を生成する変調クロック信号生成手段と
   を備える位相選択型周波数変調装置。
2. 互いに位相差を有するＮ相のクロック信号からスペクトラム拡散された変調クロック信号を生成する位相選択型周波数変調装置であって、
   互いに位相差を有するＮ相のクロック信号を発生する多相クロック信号生成手段と、
   該多相クロック信号生成手段から出力されるＮ相のクロック信号の中からいずれか１つの相のクロック信号を選択するための第１のクロック選択信号を、前記変調クロック信号を構成する変調クロックの周期と対応させて当該選択する相を順次切り換えながら出力する制御手段と、
   該制御手段から第１のクロック選択信号が当該選択する相を順次切り換えながら出力される都度、当該出力された第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中の、当該出力された第１のクロック選択信号により選択される相のクロック信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間と重ならないように調整し、当該選択される相に対応した第２のクロック選択信号を出力するエッジ出現時間調整手段と、
   該エッジ出現時間調整手段から選択する相を順次切り換えながら出力される第２のクロック選択信号に基づいて、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中から該当する相のクロック信号を変調クロックとして出力し、変調クロック信号を生成する変調クロック信号生成手段と
   該変調クロック信号生成手段から出力される変調クロック信号が入力され、当該変調クロック信号のジッタをフィルタリングして、当該フィルタリングされた変調クロック信号を出力するＰＬＬと
   を備える位相選択型周波数変調装置。
3. 前記エッジ出現時間調整手段は、該制御手段から第１のクロック選択信号が当該選択する相を順次切り換えながら出力される都度、当該出力された第１のクロック選択信号によって選択される相のクロック信号とは位相が異なる相のクロック信号の立ち上がりエッジ及び／又は立ち下がりエッジを用いて、当該出力された第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を調整する
   ことを特徴とする請求項１又は２に記載の位相選択型周波数変調装置。
4. 互いに位相差を有するＮ相のクロック信号からスペクトラム拡散された選択クロック信号を生成する位相選択型周波数変調装置を用いた位相選択型周波数シンセサイザであって、
   互いに位相差を有するＮ相のクロック信号の中からいずれか１つの相のクロック信号を選択するための第１のクロック選択信号を、前記選択クロック信号を構成する選択クロックの周期に対応させて当該選択する相を順次切り換えながら出力する制御手段と、
   該制御手段から第１のクロック選択信号が当該選択する相を順次切り換えながら出力される都度、当該出力された第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を、互いに位相差を有するＮ相のクロック信号の中の、当該出力された第１のクロック選択信号により選択される相のクロック信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間と重ならないように調整し、当該選択される相に対応した第２のクロック選択信号を出力するエッジ出現時間調整手段と、
   該エッジ出現時間調整手段から選択する相を順次切り換えながら出力される第２のクロック選択信号に基づいて、前記多相クロック信号生成手段から出力されるＮ相のクロック信号の中から該当する相のクロック信号を選択クロックとして出力し、選択クロック信号を生成する変調クロック信号生成手段と
   該変調クロック信号生成手段から出力される選択クロック信号を分周する第１の分周手段と、
   該分周手段によって分周された選択クロック信号と予め定められた基準周波数信号とが入力され、両者の位相差に応じた周波数制御信号を生成する位相比較手段と、
   該位相比較手段から出力される周波数制御信号に基づく周波数で、前記変調クロック信号生成手段に供給される互いに位相差を有するＮ相のクロック信号を生成する多相クロック信号生成手段と、
   前記位相比較手段からの周波数制御信号に対応した周波数で該多相クロック信号生成手段によって生成される、互いに位相差を有するＮ相のクロック信号の中の１つ相のクロック信号を分周し、変調クロック信号として出力する第２の分周手段と
   を備える位相選択型周波数シンセサイザ。
5. 前記エッジ出現時間調整手段は、該制御手段から第１のクロック選択信号が当該選択する相を順次切り換えながら出力される都度、当該出力された第１のクロック選択信号によって選択される相のクロック信号とは位相が異なる相のクロック信号の立ち上がりエッジ及び／又は立ち下がりエッジを用いて、当該出力された第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を調整する
   ことを特徴とする請求項４に記載の位相選択型周波数シンセサイザ。

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