JPWO2010131306A1 - ハイブリッド型データ送信回路 - Google Patents

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Abstract

パラレル・シリアル変換機能を有するデータ送信部（１００）は、ＰＬＬ回路部（２００）によってクロックが供給される。ＰＬＬ回路部（２００）において、第１のパラレル・シリアル変換回路（２０ａ）に与える第１の多相クロックは、多相ＶＣＯ回路（７０）によって生成出力される一方、第２のパラレル・シリアル変換回路（２０ｂ）に与える第２の多相クロックは、多相クロック生成部（８０）によって生成出力される。多相クロック生成部（８０）は、多相ＶＣＯ回路（７０）から出力されたクロックを基にして、第２の多相クロックを生成する。

Description

本発明は、パラレル・シリアル変換度合の異なる複数のインターフェース規格に対応可能なハイブリッド型データ送信回路に関する。
デジタルテレビ内部において画像処理ＬＳＩ同士の間や、画像処理ＬＳＩとディスプレイドライバとの間のデータ伝送を行うためのインターフェースとして、ＬＶＤＳ(Low Voltage Differential Signaling)が用いられる。ＬＶＤＳに関しては、IEEE1596.3-1996 LVDS Interface standardに準拠したもの(以下、std-LVDSと呼ぶ)やmini-LVDS等の複数の規格が存在しており、セット開発の柔軟性を高めるために、１つのＬＳＩで複数のＬＶＤＳ規格に対応可能な、いわゆるハイブリッドＬＶＤＳのニーズが高まっている。
ＬＶＤＳの規格が異なると、パラレル・シリアル変換の度合や動作周波数が異なる。例えば、std-LVDSは７：１のパラレル・シリアル変換を行い、９４５Ｍｂｐｓのシリアルデータと１３５ＭＨｚのクロックを伝送する。mini-LVDSの場合は、４：１のパラレル・シリアル変換を行い、４８０Ｍｂｐｓのシリアルデータと２４０ＭＨｚのクロックを伝送する。
また、ＬＶＤＳ回路のアーキテクチャとして、高速なシングルクロックを用いてパラレル・シリアル変換を行うシングルクロックアーキテクチャと、低速な多相クロックを用いてパラレル・シリアル変換を行う多相アーキテクチャとがある。シングルクロックアーキテクチャでは、ＶＣＯを高速で動作させる必要があるため、消費電力が大きいという問題がある。また、パラレル・シリアル変換回路も高速動作させる必要があるため、高速化が困難である。一方、多相アーキテクチャは、位相の異なる複数本のクロックを用いてパラレル・シリアル変換を行うので、クロックが低速で済むため、低消費電力化が可能である。またパラレル・シリアル変換回路の動作速度も緩和でき、容易に高速化できる。このため、消費電力や高速化の面から、多相アーキテクチャが主に用いられている。
しかしながら、この多相アーキテクチャをハイブリッド化する場合、例えば奇数（７：１）と偶数（４：１）のパラレル変換度合が混在すると、７：１用の多相ＶＣＯを有するＰＬＬ回路と、４：１用の多相ＶＣＯを有するＰＬＬ回路とをそれぞれ搭載する必要があった。このため、面積やコストの増大につながっていた。
この課題を解決する一つの方法が、特許文献１に記載されている。図１３は特許文献１に開示された回路構成を示す。図１３の構成は、パラレル・シリアル変換回路１００１を有するデータ送信回路１０００と、パラレル・シリアル変換回路２００１を有するデータ送信回路２０００と、それぞれのパラレル・シリアル変換回路１００１，２００１用のクロックを生成するためのＰＬＬ回路３０００とを備えている。パラレル・シリアル変換回路１００１，２００１は変換度合が異なっており、これら２つの異なるパラレル・シリアル変換度合に対応するために、ＰＬＬ回路３０００は２個のＶＣＯ回路３００２，３００３を有している。この回路構成では、ＶＣＯ回路だけを２個設ければよいので、ＰＬＬ回路を２個設ける場合と比べて、低面積化することは可能である。
米国特許第７２２８１１６号明細書
しかしながら、上述の回路構成では、２つの異なるパラレル・シリアル変換度合に対応するためにアナログ回路であるＶＣＯ回路を２つ設けているため、ハイブリッド化する際の回路面積やコストがまだまだ大きい。また、さらに多くの規格に対応することは、実際上困難である。
前記の問題に鑑み、本発明は、パラレル・シリアル変換度合の異なる複数のインターフェース規格に対応可能なハイブリッド型データ送信回路を、より小さい回路面積で、かつ、より低コストで、実現することを目的とする。
本発明の一態様では、ハイブリッド型データ送信回路は、パラレル・シリアル変換機能を有するデータ送信部と、前記データ送信部にクロックを供給するＰＬＬ回路部とを備え、前記データ送信部は、第１の多相クロックを受けて、第１の変換度合によるパラレル・シリアル変換を行う第１のパラレル・シリアル変換回路と、第２の多相クロックを受けて、前記第１の変換度合と異なる第２の変換度合によるパラレル・シリアル変換を行う第２のパラレル・シリアル変換回路とを備え、前記ＰＬＬ回路部は、前記第１の多相クロックを生成出力する多相ＶＣＯ回路と、前記多相ＶＣＯ回路から出力されたクロックを基にして、前記第２の多相クロックを生成出力する多相クロック生成部とを備えているものである。
本発明の一態様によると、パラレル・シリアル変換機能を有するデータ送信部は、ＰＬＬ回路部によってクロックが供給される。そしてＰＬＬ回路部において、第１のパラレル・シリアル変換回路に与える第１の多相クロックは、多相ＶＣＯ回路によって生成出力される一方、第２のパラレル・シリアル変換回路に与える第２の多相クロックは、多相クロック生成部によって生成出力される。多相クロック生成部は、多相ＶＣＯ回路から出力されたクロックを基にして、第２の多相クロックを生成する。すなわち、変換度合の異なるパラレル・シリアル変換度合の組み合わせに対して、１個の多相ＶＣＯ回路で対応することができる。
本発明によると、変換度合の異なるパラレル・シリアル変換度合の組み合わせに対して、１個の多相ＶＣＯ回路で対応することができるので、ハイブリッド型データ送信回路を、より小さな回路面積で、かつ、より低コストで、実現することができる。
一実施形態に係るハイブリッド型データ送信回路の構成を示す回路図である。 図１の構成における多相ＶＣＯ回路の構成例である。 図１の構成における多相クロック生成部の構成例である。 std-LVDSモードの動作を示すタイミングチャートである。 mini-LVDSモードの動作を示すタイミングチャートである。 変形例に係るハイブリッド型データ送信回路の構成を示す回路図である。 図６の構成における多相クロック生成部の構成例である。 ６相クロックを生成可能な多相クロック生成部の構成例である。 図８の構成で生成される６相クロックを示すタイミングチャートである。 １０相クロックを生成可能な多相クロック生成部の構成例である。 図１０の構成で生成される１０相クロックを示すタイミングチャートである。 図８および図１０の構成例を一般化した回路構成である。 従来の回路構成例を示す図である。
図１は一実施形態に係るハイブリッド型データ送信回路の構成を示す回路図である。本実施形態に係るハイブリッド型データ送信回路は、ＬＶＤＳ（Low Voltage Differential Signaling）の複数の規格として、std-LVDSとmini-LVDSとに対応しているものとする。std-LVDSは、IEEE1596.3-1996 LVDS Interface standardに準拠したものであり、第１の変換度合としての７：１のパラレル・シリアル変換を行い、９４５Ｍｂｐｓのシリアルデータと１３５ＭＨｚのクロックを伝送する。mini-LVDSは、第２の変換度合としての４：１のパラレル・シリアル変換を行い、４８０Ｍｂｐｓのシリアルデータと２４０ＭＨｚのクロックを伝送する。
図１に示すハイブリッド型データ送信回路は、パラレル・シリアル変換機能を有するデータ送信部（Hybrid-TX）１００と、データ送信部１００にクロックを供給するＰＬＬ回路部（Hybrid-PLL）２００とを備えている。そして、入力端子として、std-LVDS用７ビットパラレルデータDIN_LVDS[6:0]、mini-LVDS用４ビットパラレルデータDIN_MINI_4[3:0]、std-LVDS用基準クロックREFCK_LVDS、および、mini-LVDS用基準クロックREFCK_MINIをそれぞれ受けるための端子を備えており、また出力端子として、差動データＴＤ／ＮＴＤを出力するための端子を備えている。
また、図１に示すハイブリッド型データ送信回路は、モード切替信号ＭＯＤＥによって、第１モードとしてのstd-LVDSモードと、第２モードとしてのmini-LVDSモードとに切り替え可能に構成されている。ＭＯＤＥ＝Ｌのとき、std-LVDSモードになり、７ビットパラレルデータDIN_LVDS[6:0]に対して７：１のパラレル・シリアル変換を行い、シリアル差動データＴＤ／ＮＴＤとして出力する。一方、ＭＯＤＥ＝Ｈのとき、mini-LVDSモードになり、４ビットパラレルデータDIN_LVDS[3:0]に対して４：１のパラレル・シリアル変換を行い、シリアル差動データＴＤ／ＮＴＤとして出力する。
データ送信部１００は、ラッチ部１０、パラレル・シリアル変換部２０、データセレクト回路３０およびデータドライバ回路４０を備えている。ラッチ部１０は、std-LVDS用の第１のラッチ回路１０ａと、mini-LVDS用の第２のラッチ回路１０ｂとを有しており、モード切替信号ＭＯＤＥによっていずれを用いるかが切り替え可能になっている。
パラレル・シリアル変換部２０は、多相クロックを用いてパラレル・シリアル変換を行う回路であり、論理回路によって構成されている。std-LVDS用の第１のパラレル・シリアル変換回路２０ａは、第１の多相クロックとして７相クロックを受け、７：１のパラレル・シリアル変換を行う。mini-LVDS用の第２のパラレル・シリアル変換回路２０ｂは、第２の多相クロックとして４相クロックを受け、４：１のパラレル・シリアル変換を行う。そして、モード切替信号ＭＯＤＥによって、第１および第２のパラレル・シリアル変換回路２０ａ，２０ｂのいずれを用いるかが切り替え可能になっている。
ＰＬＬ回路部２００は、クロック選択回路５０、位相比較・チャージポンプ・フィルタ回路６０、多相ＶＣＯ回路７０、多相クロック生成部８０およびフィードバッククロック選択回路９０を備えている。クロック選択回路５０は、モード切替信号ＭＯＤＥに従って、std-LVDS用基準クロックREFCK_LVDSおよびmini-LVDS用基準クロックREFCK_MINIのいずれかを基準クロックＲＥＦＣＫとして選択する。フィードバッククロック選択回路９０は、モード切替信号ＭＯＤＥに従って、std-LVDS用フィードバッククロックFBCK_LVDSおよびmini-LVDS用フィードバッククロックFBCK_MINI_4のいずれかをフィードバッククロックＦＢＣＫとして選択する。位相比較・チャージポンプ・フィルタ回路６０は、基準クロックＲＥＦＣＫの周波数・位相とフィードバッククロックＦＢＣＫの周波数・位相とが合致するように、フィードバック調整を行う。また基準クロックＲＥＦＣＫは、データ送信部１００におけるラッチ部１０にも与えられる。
多相ＶＣＯ回路７０は、７相クロックを生成出力する。この７相クロックは、データ送信部１００におけるパラレル・シリアル変換部２０内の第１のパラレル・シリアル変換回路２０ａに供給される。また、多相クロック生成部８０は、多相ＶＣＯ回路７０から出力されたクロックを基にして、４相クロックを生成出力する。この４相クロックは、データ送信部１００におけるパラレル・シリアル変換部２０内の第２のパラレル・シリアル変換回路２０ｂに供給される。
std-LVDSモード（ＭＯＤＥ＝Ｌ）のとき、基準クロックＲＥＦＣＫとしてREFCK_LVDSが選択されるとともに、フィードバッククロックＦＢＣＫとしてFBCK_LVDSが選択される。そして、多相ＶＣＯ回路７０から第１のパラレル・シリアル変換回路２０ａに７相クロックが供給される。一方、mini-LVDSモード（ＭＯＤＥ＝Ｈ）のとき、基準クロックＲＥＦＣＫとしてREFCK_MINIが選択されるとともに、フィードバッククロックＦＢＣＫとしてFBCK_MINI_4が選択される。そして、多相クロック生成部８０から第２のパラレル・シリアル変換回路２０ｂに４相クロックが供給される。
次に、多相ＶＣＯ回路７０と多相クロック生成部８０について、詳細に説明する。
図２は多相ＶＣＯ回路７０の構成例を示す。図２の構成では、多相ＶＣＯ回路７０は、リング発振部７１、出力バッファ部７２、カレントミラー部７３およびゲイン制御部７４を備えている。リング発振部７１は、７段の差動遅延素子７１ａがリング状に接続された差動リングオシレータである。この差動リングオシレータは、周波数は同一で位相が均等に異なる１４相の多相クロックＰ１〜Ｐ１４を生成する。出力バッファ部７２は、多相クロックＰ１〜Ｐ１４の振幅を電源電圧までフルスウィングさせて、多相クロックＰＨ１〜ＰＨ１４として出力する。そして、クロックＰＨ２，４，６，８，１０，１２，１４が、７相の多相クロックとして第１のパラレル・シリアル変換回路２０ａに供給される。
リング発振部７１の発振周波数は、カレントミラー部７３から供給される電流に応じて変化する。カレントミラー部７３はここではＰｃｈトランジスタによって構成されており、ゲイン制御部７４において決定された電流をミラーしてリング発振部７１に供給する。すなわち、ゲイン制御部７４における電流値を変えることによって、リング発振部７１の発振周波数を変化させることができる。
ゲイン制御部７４は、サイズの異なるＮｃｈトランジスタＭＮ１，ＭＮ２と、モード切替信号ＭＯＤＥによってオンオフが切り替えられるスイッチ７４ａ，７４ｂとを備えている。ここでは、トランジスタＭＮ２のサイズはトランジスタＭＮ１の２倍になっているものとする。ＮｃｈトランジスタＭＮ１，ＭＮ２のゲートには、位相比較・チャージポンプ・フィルタ回路６０の出力ＶＣが与えられている。モード切替信号ＭＯＤＥの設定により、カレントミラー部７３と接続するトランジスタを切り替えることができる。これにより、リング発振部７１に供給される電流量が変化するので、リング発振部７１の発振周波数が変化する。すなわち、図２の多相ＶＣＯ回路７０は、モード切替信号ＭＯＤＥに応じて、発振周波数を切り替え可能に構成されている。これにより、使用周波数が大きく異なる複数の規格に対しても、ＶＣＯ回路内のリングオシレータは１個で済むことになるので、低面積化が可能になる。
本実施形態では、mini-LVDSモードの方が発振周波数を高くする必要があるので、std-LVDSモード（ＭＯＤＥ＝Ｌ）のときは、スイッチ７４ａをオンにしてトランジスタＭＮ１を選択し、ＶＣＯゲインを低く設定する一方、mini-LVDSモード（ＭＯＤＥ＝Ｈ）のときは、スイッチ７４ｂをオンにしてトランジスタＭＮ２を選択し、ＶＣＯゲインを高く設定するようにしている。
なお、図２の構成では、ゲイン制御部７４はＮｃｈトランジスタによって構成されており、カレントミラー部７３はＰｃｈトランジスタによって構成されているが、これに限定されるものではない。例えば、ゲイン制御部７４をＰｃｈトランジスタによって、カレントミラー部７３をＮｃｈトランジスタによって構成してもよい。あるいは、ゲイン制御部７４をＰｃｈトランジスタによって、カレントミラー部７３をＮｃｈトランジスタとＰｃｈトランジスタ混在で構成してもかまわない。
図３は多相クロック生成部８０の構成例を示す。図３に示す多相クロック生成部８０は、相補の正転および反転クロックＣＫ，ＮＣＫとして、図２の多相ＶＣＯ回路７０から出力されたクロックＰＨ１，８を受ける。図３の構成では、多相クロック生成部８０は、正転分周ユニット８１および反転分周ユニット８２を備えている。正転分周ユニット８１は、複数のフリップフロップＤＦＦ１，ＤＦＦ２，ＤＦＦ３を含み、正転クロックＣＫ（ＰＨ１）を４分周する。反転分周ユニット８２は、複数のフリップフロップＤＦＦ４，ＤＦＦ５，ＤＦＦ６を含み、反転クロックＮＣＫ（ＰＨ８）を４分周する。この構成により、８相の多相クロックＰＨ１＿８，２＿８，３＿８，４＿８，５＿８，６＿８，７＿８，８＿８が生成される。
ただし、ただ単に正転および反転クロックＣＫ，ＮＣＫを４分周するだけでは、分周開始のタイミングが整合せず、８相の多相クロックを正確に生成することが必ずしもできない。そこで、この問題を解決するために、図３の構成では、正転分周ユニット８１において正転クロックＣＫを受けるフリップフロップＤＦＦ１のデータ出力端子Ｑと、反転分周ユニット８２において反転クロックＮＣＫを受けるフリップフロップＤＦＦ４のデータ入力端子Ｄとが接続されている。これにより、正転分周ユニット８１が分周開始した後に反転分周ユニット８２が分周開始することになり、分周開始のタイミングが整合するので、位相が均等に異なる多相クロックを正確に生成することが可能になる。
なお、ここでは、多相クロック生成部８０は、多相ＶＣＯ回路７０から出力された、相補の正転および反転クロックを受けるものとしたが、これに限定されるものではなく、他のクロックを受ける構成も、実現可能である。
図４はstd-LVDS（７：１）モード時の動作を示すタイミングチャートである。std-LVDSモードでは、データ送信部１００において、第１のラッチ回路１０ａと第１のパラレル・シリアル変換回路２０ａが動作する。また、ＰＬＬ回路部２００において、クロック選択回路５０は基準クロックＲＥＦＣＫとしてstd-LVDS用基準クロックREFCK_LVDSを選択し、フィードバッククロック選択回路９０はフィードバッククロックＦＢＣＫとしてstd-LVDS用フィードバッククロックFBCK_LVDSを選択する。
入力される７ビットパラレルデータDIN_LVDS[6:0]は各ビット１３５Ｍｂｐｓである。また、入力される基準クロックREFCK_LVDSは１３５ＭＨｚである。基準クロックREFCK_LVDSの立下りに同期してパラレルデータDIN_LVDS[6:0]が外部のデジタル回路から入力される。第１のラッチ回路１０ａは、基準クロックＲＥＦＣＫ（≒REFCK_LVDS）のタイミングでデータDIN_LVDS[6:0]をラッチして、ラッチデータTIN_LVDS[6:0]を生成する。ラッチデータTIN_LVDS[6:0]は、基準クロックＲＥＦＣＫの立ち上がりタイミングと同期した形で第１のパラレル・シリアル変換回路２０ａに入力される。
多相ＶＣＯ回路７０によって生成された１４相の多相クロックＰＨ１〜１４は、周波数はそれぞれ１３５ＭＨｚであり、立ち上がりエッジが５２５ｐｓ（＝周期／１４)ずつずれている。クロックＰＨ１はフィードバッククロックFBCK_LVDSとして用いられ、ＰＬＬのフィードバック機構により、クロックＰＨ１の位相と、基準クロックREFCK_LVDSの位相すなわちラッチデータTIN_LVDS[6:0]の位相とが合致する。
この位相が合致した状態で、クロックＰＨ１から位相が５２５ｐｓずれたクロックＰＨ２を起点とした７相クロックＰＨ２，４，６，８，１０，１２，１４を用いて、第１のパラレル・シリアル変換回路２０ａが変換を行う。すなわち、ラッチデータTIN_LVDS[6:0]を、７相クロックＰＨ２，４，６，８，１０，１２，１４でたたいていく。この７相クロックのエッジ間隔は１．０５ｎｓであり、９４５Ｍｂｐｓシリアルデータの最小幅に相当する。パラレル・シリアル変換されたデータは、差動出力データＴＤ／ＮＴＤとして外部のケーブルやボード配線等に出力される。
図５はmini-LVDS（４：１）モード時の動作を示すタイミングチャートである。mini-LVDSモードでは、データ送信部１００において、第２のラッチ回路１０ｂと第２のパラレル・シリアル変換回路２０ｂが動作する。また、ＰＬＬ回路部２００において、クロック選択回路５０は基準クロックＲＥＦＣＫとしてmini-LVDS用基準クロックREFCK_MINIを選択し、フィードバッククロック選択回路９０はフィードバッククロックＦＢＣＫとしてmini-LVDS用フィードバッククロックFBCK_MINI_4を選択する。
入力される４ビットパラレルデータDIN_MINI[3:0]は各ビット１２０Ｍｂｐｓである。また、入力される基準クロックREFCK_MINIは１２０ＭＨｚである。基準クロックREFCK_MINIの立下りに同期してパラレルデータDIN_MINI[3:0]が外部のデジタル回路から入力される。第２のラッチ回路１０ｂは、基準クロックＲＥＦＣＫ（≒REFCK_MINI）のタイミングでデータDIN_MINI[3:0]をラッチして、ラッチデータTIN_MINI[3:0]を生成する。ラッチデータTIN_MINI[3:0]は、基準クロックＲＥＦＣＫの立ち上がりタイミングと同期した形で第２のパラレル・シリアル変換回路２０ｂに入力される。
多相クロック生成回路８０によって生成された８相の多相クロックＰＨ１＿８〜８＿８は、多相ＶＣＯ回路７０から出力された差動クロックＰＨ１，８（周波数４８０ＭＨｚ）を基にして生成されたものであり、周波数はそれぞれ１２０ＭＨｚ（＝４８０／４）、立ち上がりエッジが１．０４ｎｓ（＝周期／８）ずつずれている。クロックＰＨ１＿８はフィードバッククロックFBCK_MINI_4として用いられ、ＰＬＬのフィードバック機構により、クロックＰＨ１＿８の位相と、基準クロックREFCK_MINIの位相すなわちラッチデータTIN_MINI[3:0]の位相とが合致する。
この位相が合致した状態で、クロックＰＨ１＿８から位相が１．０４ｎｓずれたクロックＰＨ２＿８を起点とした４相クロックＰＨ２＿８，４＿８，６＿８，８＿８を用いて、第２のパラレル・シリアル変換回路２０ｂが変換を行う。すなわち、ラッチデータTIN_MINI[3:0]を、４相クロックＰＨ２＿８，４＿８，６＿８，８＿８でたたいていく。この４相クロックのエッジ間隔は２．０８ｎｓであり、４８０Ｍｂｐｓシリアルデータの最小幅に相当する。パラレル・シリアル変換されたデータは、差動出力データＴＤ／ＮＴＤとして外部のケーブルやボード配線等に出力される。
以上のように本実施形態によると、パラレル・シリアル変換度合の異なる複数のインターフェース規格に対して、１個の多相ＶＣＯ回路で対応することができる。しかも、奇数（７：１）と偶数（４：１）のパラレル変換が必要である場合でも、簡易な構成の多相クロック生成部を設けることによって、対応することができる。したがって、様々なパラレル・シリアル変換度合の組み合わせに柔軟に対応可能なハイブリッド型データ送信回路を、低面積かつ低コストで、実現することができる。
また、ＰＬＬ回路部２００は、各モードにおいて、使用しない多相クロックについては、Ｌ固定またはＨ固定にして、停止するのが好ましい。これにより、低消費電力化が実現される。すなわち、std-LVDSモードのときは、多相クロック生成部８０が、出力する４相クロックをＬ固定またはＨ固定にする。具体的には例えば、各フリップフロップＤＦＦ１〜ＤＦＦ６にリセット信号を与えるようにすればよい。一方、mini-LVDSモードのときは、多相ＶＣＯ回路７０が、出力する８相クロックをＬ固定またはＨ固定にする。具体的には例えば、出力バッファ部７２への電源供給を停止すればよい。ただしこの場合、クロックＰＨ１，ＰＨ８を出力するバッファについては、次段の多相クロック生成部８０がクロックＰＨ１，ＰＨ８を必要とするため、電源供給を停止しないようにする。
図６は変形例に係るハイブリッド型データ送信回路の構成を示す回路図である。本変形例に係るハイブリッド型データ送信回路は、ＬＶＤＳの複数の規格として、std-LVDSと、２種類のmini-LVDSとに対応しているものとする。すなわち、mini-LVDSでは、４：１のパラレル・シリアル変換に加えて、第３の変換度合としての２：１のパラレル・シリアル変換を行う。
図６に示すハイブリッド型データ送信回路は、パラレル・シリアル変換機能を有するデータ送信部（Hybrid-TX）１００Ａと、データ送信部１００Ａにクロックを供給するＰＬＬ回路部（Hybrid-PLL）２００Ａとを備えている。そして、入力端子として、std-LVDS用７ビットパラレルデータDIN_LVDS[6:0]、mini-LVDS用４ビットパラレルデータDIN_MINI_4[3:0]、mini-LVDS用２ビットパラレルデータDIN_MINI_2[1:0]、std-LVDS用基準クロックREFCK_LVDS、および、mini-LVDS用基準クロックREFCK_MINIをそれぞれ受けるための端子を備えており、また出力端子として、差動データＴＤ／ＮＴＤを出力するための端子を備えている。なお、図６では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
データ送信部１００Ａにおいて、ラッチ部１０Ａは、std-LVDS用の第１のラッチ回路１０ａおよびmini-LVDS(4:1)用の第２のラッチ回路１０ｂに加えて、mini-LVDS(2:1)用の第３のラッチ回路１０ｃを有しており、モード切替信号ＭＯＤＥによっていずれを用いるかが切り替え可能になっている。パラレル・シリアル変換部２０Ａは、std-LVDS用の第１のパラレル・シリアル変換回路２０ａおよびmini-LVDS(4:1)用の第２のパラレル・シリアル変換回路２０ｂに加えて、第３の多相クロックとして２相クロックを受け、２：１のパラレル・シリアル変換を行うmini-LVDS(2:1)用の第３のパラレル・シリアル変換回路２０ｃを備えている。そして、モード切替信号ＭＯＤＥによって、いずれを用いるかが切り替え可能になっている。
ＰＬＬ回路部２００Ａにおいて、フィードバッククロック選択回路９０Ａは、モード切替信号ＭＯＤＥに従って、std-LVDS用フィードバッククロックFBCK_LVDS、mini-LVDS(4:1)用フィードバッククロックFBCK_MINI_4、またはmini-LVDS(2:1)用フィードバッククロックFBCK_MINI_2のいずれかをフィードバッククロックＦＢＣＫとして選択する。また、多相クロック生成部８０Ａは、多相ＶＣＯ回路７０から出力されたクロックを基にして、４相クロックと２相クロックとを生成出力する。この４相クロックおよび２相クロックは、データ送信部１００Ａにおけるパラレル・シリアル変換部２０Ａ内の第２および第３のパラレル・シリアル変換回路２０ｂ，２０ｃにそれぞれ供給される。
図７は多相クロック生成部８０Ａの構成例を示す。図７の構成は、図３の多相クロック生成部８０の構成と基本的に同一である。ただし、フリップフロップＤＦＦ１，ＤＦＦ４の正転および反転出力が、４相の多相クロックＰＨ１＿４，２＿４，３＿４，４＿４になっている。このうち、例えばクロックＰＨ２＿４，４＿４が、２相クロックとして第３のパラレル・シリアル変換回路２０ｃに供給される。
このように本変形例によると、７：１、４：１および２：１のパラレル・シリアル変換が必要である３種類のインターフェース規格に対しても、上述の実施形態と同様に、簡易な構成の多相クロック生成部を設けることによって、１個の多相ＶＣＯ回路で対応することができる。
なお、図３および図７に示した多相クロック生成部と同様の構成によって、２相、４相、８相、１６相といった２のべき乗に相当する相数の多相クロックを生成出力することが可能である。したがって、Ｋ：１（Ｋは２以上の整数）のパラレル・シリアル変換と、１つまたは複数の、２のべき乗：１のパラレル・シリアル変換との組み合わせに関しては、上述した実施形態や変形例と同様にして、ハイブリッド型データ送信回路を実現することが可能である。
また、２のべき乗以外の相数のクロックを生成可能な多相クロック生成部も、フリップフロップを用いた簡易な回路構成によって、実現可能である。
例えば、図８は６相クロックを生成可能な多相クロック生成部の構成例、図９は生成される６相クロックＰＨ１＿６〜ＰＨ６＿６を示すタイミングチャートである。また、例えば、クロックＰＨ２＿６，４＿６，６＿６を３相クロックとして出力することも可能である。
また、図１０は１０相クロックを生成可能な多相クロック生成部の構成例、図１１は生成される１０相クロックＰＨ１＿１０〜１０＿１０を示すタイミングチャートである。また、例えば、クロックＰＨ２＿１０，４＿１０，６＿１０，８＿１０，１０＿１０を５相クロックとして出力することも可能である。
また、図１２は、図８および図１０の構成を一般化したものであり、Ｎ相クロックを生成可能な多相クロック生成部の構成例である。このような回路構成の多相クロック生成部を設けることによって、様々なパラレル・シリアル変換の組み合わせに対しても、１個の多相ＶＣＯ回路によって対応することができる。なお、ここでは、多相クロック生成部は、多相ＶＣＯ回路から出力された、相補の正転および反転クロックを受けるものとしたが、これに限定されるものではなく、他のクロックを受ける構成も実現可能である。
なお、上述の説明では、std-LVDSとmini-LVDSに対応する構成を例として挙げたが、これに限定されるものではなく、他の規格とのハイブリッド構成や、３種類以上の規格に対応する構成にも、適用できる。
また、上述の説明では、データチャネルは１つの場合を例として挙げたが、これに限定されるものではなく、複数チャネルの場合にも適用できる。
本発明では、ハイブリッド型データ送信回路を、より小さな回路面積で、かつ、より低コストで、実現できるので、例えば、ディジタルテレビの画像処理ＬＳＩの小型化および低コスト化に有用である。
２０ａ 第１のパラレル・シリアル変換回路
２０ｂ 第２のパラレル・シリアル変換回路
２０ｃ 第３のパラレル・シリアル変換回路
７０ 多相ＶＣＯ回路
８０，８０Ａ 多相クロック生成部
８１ 正転分周ユニット
８２ 反転分周ユニット
１００，１００Ａ データ送信部
２００，２００Ａ ＰＬＬ回路部
ＭＯＤＥ モード切替信号
本発明は、パラレル・シリアル変換度合の異なる複数のインターフェース規格に対応可能なハイブリッド型データ送信回路に関する。
デジタルテレビ内部において画像処理ＬＳＩ同士の間や、画像処理ＬＳＩとディスプレイドライバとの間のデータ伝送を行うためのインターフェースとして、ＬＶＤＳ(Low Voltage Differential Signaling)が用いられる。ＬＶＤＳに関しては、IEEE1596.3-1996 LVDS Interface standardに準拠したもの(以下、std-LVDSと呼ぶ)やmini-LVDS等の複数の規格が存在しており、セット開発の柔軟性を高めるために、１つのＬＳＩで複数のＬＶＤＳ規格に対応可能な、いわゆるハイブリッドＬＶＤＳのニーズが高まっている。
ＬＶＤＳの規格が異なると、パラレル・シリアル変換の度合や動作周波数が異なる。例えば、std-LVDSは７：１のパラレル・シリアル変換を行い、９４５Ｍｂｐｓのシリアルデータと１３５ＭＨｚのクロックを伝送する。mini-LVDSの場合は、４：１のパラレル・シリアル変換を行い、４８０Ｍｂｐｓのシリアルデータと２４０ＭＨｚのクロックを伝送する。
また、ＬＶＤＳ回路のアーキテクチャとして、高速なシングルクロックを用いてパラレル・シリアル変換を行うシングルクロックアーキテクチャと、低速な多相クロックを用いてパラレル・シリアル変換を行う多相アーキテクチャとがある。シングルクロックアーキテクチャでは、ＶＣＯを高速で動作させる必要があるため、消費電力が大きいという問題がある。また、パラレル・シリアル変換回路も高速動作させる必要があるため、高速化が困難である。一方、多相アーキテクチャは、位相の異なる複数本のクロックを用いてパラレル・シリアル変換を行うので、クロックが低速で済むため、低消費電力化が可能である。またパラレル・シリアル変換回路の動作速度も緩和でき、容易に高速化できる。このため、消費電力や高速化の面から、多相アーキテクチャが主に用いられている。
しかしながら、この多相アーキテクチャをハイブリッド化する場合、例えば奇数（７：１）と偶数（４：１）のパラレル変換度合が混在すると、７：１用の多相ＶＣＯを有するＰＬＬ回路と、４：１用の多相ＶＣＯを有するＰＬＬ回路とをそれぞれ搭載する必要があった。このため、面積やコストの増大につながっていた。
この課題を解決する一つの方法が、特許文献１に記載されている。図１３は特許文献１に開示された回路構成を示す。図１３の構成は、パラレル・シリアル変換回路１００１を有するデータ送信回路１０００と、パラレル・シリアル変換回路２００１を有するデータ送信回路２０００と、それぞれのパラレル・シリアル変換回路１００１，２００１用のクロックを生成するためのＰＬＬ回路３０００とを備えている。パラレル・シリアル変換回路１００１，２００１は変換度合が異なっており、これら２つの異なるパラレル・シリアル変換度合に対応するために、ＰＬＬ回路３０００は２個のＶＣＯ回路３００２，３００３を有している。この回路構成では、ＶＣＯ回路だけを２個設ければよいので、ＰＬＬ回路を２個設ける場合と比べて、低面積化することは可能である。
米国特許第７２２８１１６号明細書
しかしながら、上述の回路構成では、２つの異なるパラレル・シリアル変換度合に対応するためにアナログ回路であるＶＣＯ回路を２つ設けているため、ハイブリッド化する際の回路面積やコストがまだまだ大きい。また、さらに多くの規格に対応することは、実際上困難である。
前記の問題に鑑み、本発明は、パラレル・シリアル変換度合の異なる複数のインターフェース規格に対応可能なハイブリッド型データ送信回路を、より小さい回路面積で、かつ、より低コストで、実現することを目的とする。
本発明の一態様では、ハイブリッド型データ送信回路は、パラレル・シリアル変換機能を有するデータ送信部と、前記データ送信部にクロックを供給するＰＬＬ回路部とを備え、前記データ送信部は、第１の多相クロックを受けて、第１の変換度合によるパラレル・シリアル変換を行う第１のパラレル・シリアル変換回路と、第２の多相クロックを受けて、前記第１の変換度合と異なる第２の変換度合によるパラレル・シリアル変換を行う第２のパラレル・シリアル変換回路とを備え、前記ＰＬＬ回路部は、前記第１の多相クロックを生成出力する多相ＶＣＯ回路と、前記多相ＶＣＯ回路から出力されたクロックを基にして、前記第２の多相クロックを生成出力する多相クロック生成部とを備えているものである。
本発明の一態様によると、パラレル・シリアル変換機能を有するデータ送信部は、ＰＬＬ回路部によってクロックが供給される。そしてＰＬＬ回路部において、第１のパラレル・シリアル変換回路に与える第１の多相クロックは、多相ＶＣＯ回路によって生成出力される一方、第２のパラレル・シリアル変換回路に与える第２の多相クロックは、多相クロック生成部によって生成出力される。多相クロック生成部は、多相ＶＣＯ回路から出力されたクロックを基にして、第２の多相クロックを生成する。すなわち、変換度合の異なるパラレル・シリアル変換度合の組み合わせに対して、１個の多相ＶＣＯ回路で対応することができる。
本発明によると、変換度合の異なるパラレル・シリアル変換度合の組み合わせに対して、１個の多相ＶＣＯ回路で対応することができるので、ハイブリッド型データ送信回路を、より小さな回路面積で、かつ、より低コストで、実現することができる。
一実施形態に係るハイブリッド型データ送信回路の構成を示す回路図である。 図１の構成における多相ＶＣＯ回路の構成例である。 図１の構成における多相クロック生成部の構成例である。 std-LVDSモードの動作を示すタイミングチャートである。 mini-LVDSモードの動作を示すタイミングチャートである。 変形例に係るハイブリッド型データ送信回路の構成を示す回路図である。 図６の構成における多相クロック生成部の構成例である。 ６相クロックを生成可能な多相クロック生成部の構成例である。 図８の構成で生成される６相クロックを示すタイミングチャートである。 １０相クロックを生成可能な多相クロック生成部の構成例である。 図１０の構成で生成される１０相クロックを示すタイミングチャートである。 図８および図１０の構成例を一般化した回路構成である。 従来の回路構成例を示す図である。
図１は一実施形態に係るハイブリッド型データ送信回路の構成を示す回路図である。本実施形態に係るハイブリッド型データ送信回路は、ＬＶＤＳ（Low Voltage Differential Signaling）の複数の規格として、std-LVDSとmini-LVDSとに対応しているものとする。std-LVDSは、IEEE1596.3-1996 LVDS Interface standardに準拠したものであり、第１の変換度合としての７：１のパラレル・シリアル変換を行い、９４５Ｍｂｐｓのシリアルデータと１３５ＭＨｚのクロックを伝送する。mini-LVDSは、第２の変換度合としての４：１のパラレル・シリアル変換を行い、４８０Ｍｂｐｓのシリアルデータと２４０ＭＨｚのクロックを伝送する。
図１に示すハイブリッド型データ送信回路は、パラレル・シリアル変換機能を有するデータ送信部（Hybrid-TX）１００と、データ送信部１００にクロックを供給するＰＬＬ回路部（Hybrid-PLL）２００とを備えている。そして、入力端子として、std-LVDS用７ビットパラレルデータDIN_LVDS[6:0]、mini-LVDS用４ビットパラレルデータDIN_MINI_4[3:0]、std-LVDS用基準クロックREFCK_LVDS、および、mini-LVDS用基準クロックREFCK_MINIをそれぞれ受けるための端子を備えており、また出力端子として、差動データＴＤ／ＮＴＤを出力するための端子を備えている。
また、図１に示すハイブリッド型データ送信回路は、モード切替信号ＭＯＤＥによって、第１モードとしてのstd-LVDSモードと、第２モードとしてのmini-LVDSモードとに切り替え可能に構成されている。ＭＯＤＥ＝Ｌのとき、std-LVDSモードになり、７ビットパラレルデータDIN_LVDS[6:0]に対して７：１のパラレル・シリアル変換を行い、シリアル差動データＴＤ／ＮＴＤとして出力する。一方、ＭＯＤＥ＝Ｈのとき、mini-LVDSモードになり、４ビットパラレルデータDIN_MINI_4[3:0]に対して４：１のパラレル・シリアル変換を行い、シリアル差動データＴＤ／ＮＴＤとして出力する。
データ送信部１００は、ラッチ部１０、パラレル・シリアル変換部２０、データセレクト回路３０およびデータドライバ回路４０を備えている。ラッチ部１０は、std-LVDS用の第１のラッチ回路１０ａと、mini-LVDS用の第２のラッチ回路１０ｂとを有しており、モード切替信号ＭＯＤＥによっていずれを用いるかが切り替え可能になっている。
パラレル・シリアル変換部２０は、多相クロックを用いてパラレル・シリアル変換を行う回路であり、論理回路によって構成されている。std-LVDS用の第１のパラレル・シリアル変換回路２０ａは、第１の多相クロックとして７相クロックを受け、７：１のパラレル・シリアル変換を行う。mini-LVDS用の第２のパラレル・シリアル変換回路２０ｂは、第２の多相クロックとして４相クロックを受け、４：１のパラレル・シリアル変換を行う。そして、モード切替信号ＭＯＤＥによって、第１および第２のパラレル・シリアル変換回路２０ａ，２０ｂのいずれを用いるかが切り替え可能になっている。
ＰＬＬ回路部２００は、クロック選択回路５０、位相比較・チャージポンプ・フィルタ回路６０、多相ＶＣＯ回路７０、多相クロック生成部８０およびフィードバッククロック選択回路９０を備えている。クロック選択回路５０は、モード切替信号ＭＯＤＥに従って、std-LVDS用基準クロックREFCK_LVDSおよびmini-LVDS用基準クロックREFCK_MINIのいずれかを基準クロックＲＥＦＣＫとして選択する。フィードバッククロック選択回路９０は、モード切替信号ＭＯＤＥに従って、std-LVDS用フィードバッククロックFBCK_LVDSおよびmini-LVDS用フィードバッククロックFBCK_MINI_4のいずれかをフィードバッククロックＦＢＣＫとして選択する。位相比較・チャージポンプ・フィルタ回路６０は、基準クロックＲＥＦＣＫの周波数・位相とフィードバッククロックＦＢＣＫの周波数・位相とが合致するように、フィードバック調整を行う。また基準クロックＲＥＦＣＫは、データ送信部１００におけるラッチ部１０にも与えられる。
多相ＶＣＯ回路７０は、７相クロックを生成出力する。この７相クロックは、データ送信部１００におけるパラレル・シリアル変換部２０内の第１のパラレル・シリアル変換回路２０ａに供給される。また、多相クロック生成部８０は、多相ＶＣＯ回路７０から出力されたクロックを基にして、４相クロックを生成出力する。この４相クロックは、データ送信部１００におけるパラレル・シリアル変換部２０内の第２のパラレル・シリアル変換回路２０ｂに供給される。
std-LVDSモード（ＭＯＤＥ＝Ｌ）のとき、基準クロックＲＥＦＣＫとしてREFCK_LVDSが選択されるとともに、フィードバッククロックＦＢＣＫとしてFBCK_LVDSが選択される。そして、多相ＶＣＯ回路７０から第１のパラレル・シリアル変換回路２０ａに７相クロックが供給される。一方、mini-LVDSモード（ＭＯＤＥ＝Ｈ）のとき、基準クロックＲＥＦＣＫとしてREFCK_MINIが選択されるとともに、フィードバッククロックＦＢＣＫとしてFBCK_MINI_4が選択される。そして、多相クロック生成部８０から第２のパラレル・シリアル変換回路２０ｂに４相クロックが供給される。
次に、多相ＶＣＯ回路７０と多相クロック生成部８０について、詳細に説明する。
図２は多相ＶＣＯ回路７０の構成例を示す。図２の構成では、多相ＶＣＯ回路７０は、リング発振部７１、出力バッファ部７２、カレントミラー部７３およびゲイン制御部７４を備えている。リング発振部７１は、７段の差動遅延素子７１ａがリング状に接続された差動リングオシレータである。この差動リングオシレータは、周波数は同一で位相が均等に異なる１４相の多相クロックＰ１〜Ｐ１４を生成する。出力バッファ部７２は、多相クロックＰ１〜Ｐ１４の振幅を電源電圧までフルスウィングさせて、多相クロックＰＨ１〜ＰＨ１４として出力する。そして、クロックＰＨ２，４，６，８，１０，１２，１４が、７相の多相クロックとして第１のパラレル・シリアル変換回路２０ａに供給される。
リング発振部７１の発振周波数は、カレントミラー部７３から供給される電流に応じて変化する。カレントミラー部７３はここではＰｃｈトランジスタによって構成されており、ゲイン制御部７４において決定された電流をミラーしてリング発振部７１に供給する。すなわち、ゲイン制御部７４における電流値を変えることによって、リング発振部７１の発振周波数を変化させることができる。
ゲイン制御部７４は、サイズの異なるＮｃｈトランジスタＭＮ１，ＭＮ２と、モード切替信号ＭＯＤＥによってオンオフが切り替えられるスイッチ７４ａ，７４ｂとを備えている。ここでは、トランジスタＭＮ２のサイズはトランジスタＭＮ１の２倍になっているものとする。ＮｃｈトランジスタＭＮ１，ＭＮ２のゲートには、位相比較・チャージポンプ・フィルタ回路６０の出力ＶＣが与えられている。モード切替信号ＭＯＤＥの設定により、カレントミラー部７３と接続するトランジスタを切り替えることができる。これにより、リング発振部７１に供給される電流量が変化するので、リング発振部７１の発振周波数が変化する。すなわち、図２の多相ＶＣＯ回路７０は、モード切替信号ＭＯＤＥに応じて、発振周波数を切り替え可能に構成されている。これにより、使用周波数が大きく異なる複数の規格に対しても、ＶＣＯ回路内のリングオシレータは１個で済むことになるので、低面積化が可能になる。
本実施形態では、mini-LVDSモードの方が発振周波数を高くする必要があるので、std-LVDSモード（ＭＯＤＥ＝Ｌ）のときは、スイッチ７４ａをオンにしてトランジスタＭＮ１を選択し、ＶＣＯゲインを低く設定する一方、mini-LVDSモード（ＭＯＤＥ＝Ｈ）のときは、スイッチ７４ｂをオンにしてトランジスタＭＮ２を選択し、ＶＣＯゲインを高く設定するようにしている。
なお、図２の構成では、ゲイン制御部７４はＮｃｈトランジスタによって構成されており、カレントミラー部７３はＰｃｈトランジスタによって構成されているが、これに限定されるものではない。例えば、ゲイン制御部７４をＰｃｈトランジスタによって、カレントミラー部７３をＮｃｈトランジスタによって構成してもよい。あるいは、ゲイン制御部７４をＰｃｈトランジスタによって、カレントミラー部７３をＮｃｈトランジスタとＰｃｈトランジスタ混在で構成してもかまわない。
図３は多相クロック生成部８０の構成例を示す。図３に示す多相クロック生成部８０は、相補の正転および反転クロックＣＫ，ＮＣＫとして、図２の多相ＶＣＯ回路７０から出力されたクロックＰＨ１，８を受ける。図３の構成では、多相クロック生成部８０は、正転分周ユニット８１および反転分周ユニット８２を備えている。正転分周ユニット８１は、複数のフリップフロップＤＦＦ１，ＤＦＦ２，ＤＦＦ３を含み、正転クロックＣＫ（ＰＨ１）を４分周する。反転分周ユニット８２は、複数のフリップフロップＤＦＦ４，ＤＦＦ５，ＤＦＦ６を含み、反転クロックＮＣＫ（ＰＨ８）を４分周する。この構成により、８相の多相クロックＰＨ１＿８，２＿８，３＿８，４＿８，５＿８，６＿８，７＿８，８＿８が生成される。
ただし、ただ単に正転および反転クロックＣＫ，ＮＣＫを４分周するだけでは、分周開始のタイミングが整合せず、８相の多相クロックを正確に生成することが必ずしもできない。そこで、この問題を解決するために、図３の構成では、正転分周ユニット８１において正転クロックＣＫを受けるフリップフロップＤＦＦ１のデータ出力端子Ｑと、反転分周ユニット８２において反転クロックＮＣＫを受けるフリップフロップＤＦＦ４のデータ入力端子Ｄとが接続されている。これにより、正転分周ユニット８１が分周開始した後に反転分周ユニット８２が分周開始することになり、分周開始のタイミングが整合するので、位相が均等に異なる多相クロックを正確に生成することが可能になる。
なお、ここでは、多相クロック生成部８０は、多相ＶＣＯ回路７０から出力された、相補の正転および反転クロックを受けるものとしたが、これに限定されるものではなく、他のクロックを受ける構成も、実現可能である。
図４はstd-LVDS（７：１）モード時の動作を示すタイミングチャートである。std-LVDSモードでは、データ送信部１００において、第１のラッチ回路１０ａと第１のパラレル・シリアル変換回路２０ａが動作する。また、ＰＬＬ回路部２００において、クロック選択回路５０は基準クロックＲＥＦＣＫとしてstd-LVDS用基準クロックREFCK_LVDSを選択し、フィードバッククロック選択回路９０はフィードバッククロックＦＢＣＫとしてstd-LVDS用フィードバッククロックFBCK_LVDSを選択する。
入力される７ビットパラレルデータDIN_LVDS[6:0]は各ビット１３５Ｍｂｐｓである。また、入力される基準クロックREFCK_LVDSは１３５ＭＨｚである。基準クロックREFCK_LVDSの立下りに同期してパラレルデータDIN_LVDS[6:0]が外部のデジタル回路から入力される。第１のラッチ回路１０ａは、基準クロックＲＥＦＣＫ（≒REFCK_LVDS）のタイミングでデータDIN_LVDS[6:0]をラッチして、ラッチデータTIN_LVDS[6:0]を生成する。ラッチデータTIN_LVDS[6:0]は、基準クロックＲＥＦＣＫの立ち上がりタイミングと同期した形で第１のパラレル・シリアル変換回路２０ａに入力される。
多相ＶＣＯ回路７０によって生成された１４相の多相クロックＰＨ１〜１４は、周波数はそれぞれ１３５ＭＨｚであり、立ち上がりエッジが５２５ｐｓ（＝周期／１４)ずつずれている。クロックＰＨ１はフィードバッククロックFBCK_LVDSとして用いられ、ＰＬＬのフィードバック機構により、クロックＰＨ１の位相と、基準クロックREFCK_LVDSの位相すなわちラッチデータTIN_LVDS[6:0]の位相とが合致する。
この位相が合致した状態で、クロックＰＨ１から位相が５２５ｐｓずれたクロックＰＨ２を起点とした７相クロックＰＨ２，４，６，８，１０，１２，１４を用いて、第１のパラレル・シリアル変換回路２０ａが変換を行う。すなわち、ラッチデータTIN_LVDS[6:0]を、７相クロックＰＨ２，４，６，８，１０，１２，１４でたたいていく。この７相クロックのエッジ間隔は１．０５ｎｓであり、９４５Ｍｂｐｓシリアルデータの最小幅に相当する。パラレル・シリアル変換されたデータは、差動出力データＴＤ／ＮＴＤとして外部のケーブルやボード配線等に出力される。
図５はmini-LVDS（４：１）モード時の動作を示すタイミングチャートである。mini-LVDSモードでは、データ送信部１００において、第２のラッチ回路１０ｂと第２のパラレル・シリアル変換回路２０ｂが動作する。また、ＰＬＬ回路部２００において、クロック選択回路５０は基準クロックＲＥＦＣＫとしてmini-LVDS用基準クロックREFCK_MINIを選択し、フィードバッククロック選択回路９０はフィードバッククロックＦＢＣＫとしてmini-LVDS用フィードバッククロックFBCK_MINI_4を選択する。
入力される４ビットパラレルデータDIN_MINI[3:0]は各ビット１２０Ｍｂｐｓである。また、入力される基準クロックREFCK_MINIは１２０ＭＨｚである。基準クロックREFCK_MINIの立下りに同期してパラレルデータDIN_MINI[3:0]が外部のデジタル回路から入力される。第２のラッチ回路１０ｂは、基準クロックＲＥＦＣＫ（≒REFCK_MINI）のタイミングでデータDIN_MINI[3:0]をラッチして、ラッチデータTIN_MINI[3:0]を生成する。ラッチデータTIN_MINI[3:0]は、基準クロックＲＥＦＣＫの立ち上がりタイミングと同期した形で第２のパラレル・シリアル変換回路２０ｂに入力される。
多相クロック生成回路８０によって生成された８相の多相クロックＰＨ１＿８〜８＿８は、多相ＶＣＯ回路７０から出力された差動クロックＰＨ１，８（周波数４８０ＭＨｚ）を基にして生成されたものであり、周波数はそれぞれ１２０ＭＨｚ（＝４８０／４）、立ち上がりエッジが１．０４ｎｓ（＝周期／８）ずつずれている。クロックＰＨ１＿８はフィードバッククロックFBCK_MINI_4として用いられ、ＰＬＬのフィードバック機構により、クロックＰＨ１＿８の位相と、基準クロックREFCK_MINIの位相すなわちラッチデータTIN_MINI[3:0]の位相とが合致する。
この位相が合致した状態で、クロックＰＨ１＿８から位相が１．０４ｎｓずれたクロックＰＨ２＿８を起点とした４相クロックＰＨ２＿８，４＿８，６＿８，８＿８を用いて、第２のパラレル・シリアル変換回路２０ｂが変換を行う。すなわち、ラッチデータTIN_MINI[3:0]を、４相クロックＰＨ２＿８，４＿８，６＿８，８＿８でたたいていく。この４相クロックのエッジ間隔は２．０８ｎｓであり、４８０Ｍｂｐｓシリアルデータの最小幅に相当する。パラレル・シリアル変換されたデータは、差動出力データＴＤ／ＮＴＤとして外部のケーブルやボード配線等に出力される。
以上のように本実施形態によると、パラレル・シリアル変換度合の異なる複数のインターフェース規格に対して、１個の多相ＶＣＯ回路で対応することができる。しかも、奇数（７：１）と偶数（４：１）のパラレル変換が必要である場合でも、簡易な構成の多相クロック生成部を設けることによって、対応することができる。したがって、様々なパラレル・シリアル変換度合の組み合わせに柔軟に対応可能なハイブリッド型データ送信回路を、低面積かつ低コストで、実現することができる。
また、ＰＬＬ回路部２００は、各モードにおいて、使用しない多相クロックについては、Ｌ固定またはＨ固定にして、停止するのが好ましい。これにより、低消費電力化が実現される。すなわち、std-LVDSモードのときは、多相クロック生成部８０が、出力する４相クロックをＬ固定またはＨ固定にする。具体的には例えば、各フリップフロップＤＦＦ１〜ＤＦＦ６にリセット信号を与えるようにすればよい。一方、mini-LVDSモードのときは、多相ＶＣＯ回路７０が、出力する８相クロックをＬ固定またはＨ固定にする。具体的には例えば、出力バッファ部７２への電源供給を停止すればよい。ただしこの場合、クロックＰＨ１，ＰＨ８を出力するバッファについては、次段の多相クロック生成部８０がクロックＰＨ１，ＰＨ８を必要とするため、電源供給を停止しないようにする。
図６は変形例に係るハイブリッド型データ送信回路の構成を示す回路図である。本変形例に係るハイブリッド型データ送信回路は、ＬＶＤＳの複数の規格として、std-LVDSと、２種類のmini-LVDSとに対応しているものとする。すなわち、mini-LVDSでは、４：１のパラレル・シリアル変換に加えて、第３の変換度合としての２：１のパラレル・シリアル変換を行う。
図６に示すハイブリッド型データ送信回路は、パラレル・シリアル変換機能を有するデータ送信部（Hybrid-TX）１００Ａと、データ送信部１００Ａにクロックを供給するＰＬＬ回路部（Hybrid-PLL）２００Ａとを備えている。そして、入力端子として、std-LVDS用７ビットパラレルデータDIN_LVDS[6:0]、mini-LVDS用４ビットパラレルデータDIN_MINI_4[3:0]、mini-LVDS用２ビットパラレルデータDIN_MINI_2[1:0]、std-LVDS用基準クロックREFCK_LVDS、および、mini-LVDS用基準クロックREFCK_MINIをそれぞれ受けるための端子を備えており、また出力端子として、差動データＴＤ／ＮＴＤを出力するための端子を備えている。なお、図６では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
データ送信部１００Ａにおいて、ラッチ部１０Ａは、std-LVDS用の第１のラッチ回路１０ａおよびmini-LVDS(4:1)用の第２のラッチ回路１０ｂに加えて、mini-LVDS(2:1)用の第３のラッチ回路１０ｃを有しており、モード切替信号ＭＯＤＥによっていずれを用いるかが切り替え可能になっている。パラレル・シリアル変換部２０Ａは、std-LVDS用の第１のパラレル・シリアル変換回路２０ａおよびmini-LVDS(4:1)用の第２のパラレル・シリアル変換回路２０ｂに加えて、第３の多相クロックとして２相クロックを受け、２：１のパラレル・シリアル変換を行うmini-LVDS(2:1)用の第３のパラレル・シリアル変換回路２０ｃを備えている。そして、モード切替信号ＭＯＤＥによって、いずれを用いるかが切り替え可能になっている。
ＰＬＬ回路部２００Ａにおいて、フィードバッククロック選択回路９０Ａは、モード切替信号ＭＯＤＥに従って、std-LVDS用フィードバッククロックFBCK_LVDS、mini-LVDS(4:1)用フィードバッククロックFBCK_MINI_4、またはmini-LVDS(2:1)用フィードバッククロックFBCK_MINI_2のいずれかをフィードバッククロックＦＢＣＫとして選択する。また、多相クロック生成部８０Ａは、多相ＶＣＯ回路７０から出力されたクロックを基にして、４相クロックと２相クロックとを生成出力する。この４相クロックおよび２相クロックは、データ送信部１００Ａにおけるパラレル・シリアル変換部２０Ａ内の第２および第３のパラレル・シリアル変換回路２０ｂ，２０ｃにそれぞれ供給される。
図７は多相クロック生成部８０Ａの構成例を示す。図７の構成は、図３の多相クロック生成部８０の構成と基本的に同一である。ただし、フリップフロップＤＦＦ１，ＤＦＦ４の正転および反転出力が、４相の多相クロックＰＨ１＿４，２＿４，３＿４，４＿４になっている。このうち、例えばクロックＰＨ２＿４，４＿４が、２相クロックとして第３のパラレル・シリアル変換回路２０ｃに供給される。
このように本変形例によると、７：１、４：１および２：１のパラレル・シリアル変換が必要である３種類のインターフェース規格に対しても、上述の実施形態と同様に、簡易な構成の多相クロック生成部を設けることによって、１個の多相ＶＣＯ回路で対応することができる。
なお、図３および図７に示した多相クロック生成部と同様の構成によって、２相、４相、８相、１６相といった２のべき乗に相当する相数の多相クロックを生成出力することが可能である。したがって、Ｋ：１（Ｋは２以上の整数）のパラレル・シリアル変換と、１つまたは複数の、２のべき乗：１のパラレル・シリアル変換との組み合わせに関しては、上述した実施形態や変形例と同様にして、ハイブリッド型データ送信回路を実現することが可能である。
また、２のべき乗以外の相数のクロックを生成可能な多相クロック生成部も、フリップフロップを用いた簡易な回路構成によって、実現可能である。
例えば、図８は６相クロックを生成可能な多相クロック生成部の構成例、図９は生成される６相クロックＰＨ１＿６〜ＰＨ６＿６を示すタイミングチャートである。また、例えば、クロックＰＨ２＿６，４＿６，６＿６を３相クロックとして出力することも可能である。
また、図１０は１０相クロックを生成可能な多相クロック生成部の構成例、図１１は生成される１０相クロックＰＨ１＿１０〜１０＿１０を示すタイミングチャートである。また、例えば、クロックＰＨ２＿１０，４＿１０，６＿１０，８＿１０，１０＿１０を５相クロックとして出力することも可能である。
また、図１２は、図８および図１０の構成を一般化したものであり、Ｎ相クロックを生成可能な多相クロック生成部の構成例である。このような回路構成の多相クロック生成部を設けることによって、様々なパラレル・シリアル変換の組み合わせに対しても、１個の多相ＶＣＯ回路によって対応することができる。なお、ここでは、多相クロック生成部は、多相ＶＣＯ回路から出力された、相補の正転および反転クロックを受けるものとしたが、これに限定されるものではなく、他のクロックを受ける構成も実現可能である。
なお、上述の説明では、std-LVDSとmini-LVDSに対応する構成を例として挙げたが、これに限定されるものではなく、他の規格とのハイブリッド構成や、３種類以上の規格に対応する構成にも、適用できる。
また、上述の説明では、データチャネルは１つの場合を例として挙げたが、これに限定されるものではなく、複数チャネルの場合にも適用できる。
本発明では、ハイブリッド型データ送信回路を、より小さな回路面積で、かつ、より低コストで、実現できるので、例えば、ディジタルテレビの画像処理ＬＳＩの小型化および低コスト化に有用である。
２０ａ 第１のパラレル・シリアル変換回路
２０ｂ 第２のパラレル・シリアル変換回路
２０ｃ 第３のパラレル・シリアル変換回路
７０ 多相ＶＣＯ回路
８０，８０Ａ 多相クロック生成部
８１ 正転分周ユニット
８２ 反転分周ユニット
１００，１００Ａ データ送信部
２００，２００Ａ ＰＬＬ回路部
ＭＯＤＥ モード切替信号

Claims (9)

  1. パラレル・シリアル変換機能を有するデータ送信部と、
    前記データ送信部にクロックを供給するＰＬＬ回路部とを備え、
    前記データ送信部は、
    第１の多相クロックを受けて、第１の変換度合によるパラレル・シリアル変換を行う第１のパラレル・シリアル変換回路と、
    第２の多相クロックを受けて、前記第１の変換度合と異なる第２の変換度合によるパラレル・シリアル変換を行う第２のパラレル・シリアル変換回路とを備え、
    前記ＰＬＬ回路部は、
    前記第１の多相クロックを生成出力する多相ＶＣＯ回路と、
    前記多相ＶＣＯ回路から出力されたクロックを基にして、前記第２の多相クロックを生成出力する多相クロック生成部とを備えている
    ことを特徴とするハイブリッド型データ送信回路。
  2. 請求項１記載のハイブリッド型データ送信回路において、
    前記多相クロック生成部は、前記多相ＶＣＯ回路から出力された、相補の正転および反転クロックを受けるものであり、かつ、
    複数のフリップフロップを含み、前記正転クロックを分周する正転分周ユニットと、
    複数のフリップフロップを含み、前記反転クロックを分周する反転分周ユニットとを備えている
    ことを特徴とするハイブリッド型データ送信回路。
  3. 請求項２記載のハイブリッド型データ送信回路において、
    前記正転分周ユニットにおいて前記正転クロックを受けるフリップフロップのデータ出力端子と、前記反転分周ユニットにおいて前記反転クロックを受けるフリップフロップのデータ入力端子とが、接続されている
    ことを特徴とするハイブリッド型データ送信回路。
  4. 請求項１記載のハイブリッド型データ送信回路において、
    モード切替信号によって、前記第１のパラレル・シリアル変換回路を用いる第１モードと、前記第２のパラレル・シリアル変換回路を用いる第２モードとに切り替え可能に構成されており、
    前記ＰＬＬ回路部は、前記第１モードのときは前記第２の多相クロックをＬ固定またはＨ固定とする一方、前記第２モードのときは前記第１の多相クロックをＬ固定またはＨ固定とする
    ことを特徴とするハイブリッド型データ送信回路。
  5. 請求項１記載のハイブリッド型データ送信回路において、
    モード切替信号によって、前記第１のパラレル・シリアル変換回路を用いる第１モードと、前記第２のパラレル・シリアル変換回路を用いる第２モードとに切り替え可能に構成されており、
    前記ＰＬＬ回路部における前記多相ＶＣＯ回路は、前記モード切替信号に応じて、発振周波数を切り替え可能に構成されている
    ことを特徴とするハイブリッド型データ送信回路。
  6. 請求項１記載のハイブリッド型データ送信回路において、
    前記多相クロック生成部は、入力クロックの本数よりも相数が多い多相クロックを、生成可能に構成されている
    ことを特徴とするハイブリッド型データ送信回路。
  7. 請求項１記載のハイブリッド型データ送信回路において、
    前記第１の変換度合は、７：１であり、
    前記第２の変換度合は、４：１である
    ことを特徴とするハイブリッド型データ送信回路。
  8. 請求項１記載のハイブリッド型データ送信回路において、
    前記データ送信部は、
    第３の多相クロックを受けて、前記第１および第２の変換度合と異なる第３の変換度合によるパラレル・シリアル変換を行う第３のパラレル・シリアル変換回路を備え、
    前記ＰＬＬ回路部における前記多相クロック生成部は、前記第２の多相クロックに加えて、前記第３の多相クロックを生成出力する
    ことを特徴とするハイブリッド型データ送信回路。
  9. 請求項８記載のハイブリッド型データ送信回路において、
    前記第１の変換度合は、７：１であり、
    前記第２の変換度合は、４：１であり、
    前記第３の変換度合は、２：１である
    ことを特徴とするハイブリッド型データ送信回路。
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