CN107565934B - 环形压控振荡器及锁相环 - Google Patents

环形压控振荡器及锁相环 Download PDF

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Abstract

本发明涉及一种环形压控振荡器，环形压控振荡器包括：电源、转换单元、级联的多级延迟单元和多级隔离缓冲单元。每级延迟单元的两个输出端输出两个相位时钟，其每级延迟单元的两个相位时钟信号的相位差均相同。该环形压控振荡器中的延迟单元的级数小、功耗低，面积小、成本低；同时隔离缓冲单元作为延迟单元的下一级，将延迟单元的输出端和外围电路进行隔离，降低后级电路对延迟单元输出的两个时钟信号的相位差的影响，降低了数据恢复的误码率，而且无需其他偏置电路，电路结构简单，功耗低。此外，还提供一种锁相环。

Description

环形压控振荡器及锁相环
技术领域
本发明涉及微电子学技术领域，特别是涉及环形压控振荡器及锁相环。
背景技术
现代通信系统中，通常只传输串行数据而不存在时钟信号传输通道，接收端物理层电路从传输信号中提取时钟信息，实现时钟的恢复。用恢复的时钟对接收数据重新采样，滤除传输过程中引入的干扰，实现数据恢复。时钟和数据恢复(clock and data recovery,CDR)广泛应用于光纤通信收发器中。时钟和数据恢复电路中主要采用锁相环(phase-locked loop，PLL)实现，而压控振荡器(Voltage Control Oscillator，VCO)是锁相环的核心组成部分，对锁相环的性能起决定性作用，高性能压控振荡器的设计一直是研究的热点。
目前，常见的可集成压控振荡器(VCO)主要有电感电容压控振荡器(LC-VCO)和环形压控振荡器(Ring-VCO)两种，而环形压控振荡器可以采用标准的CMOS工艺制造，并且很容易获得宽调谐范围和多相位时钟输出，在一些应用(如多时钟电路、片上系统等)中环形压控振荡器有着无可比拟的优势。
传统锁相环电路中的环形压控振荡器(Ring-VCO)多为四级放大电路，当需要更多相位时会增加级数，一般几个相位就有几级，例如需要八个相位的时钟则用八级放大电路。一般的放大电路作为延迟单元，当采用八级延迟单元获得八个相位的时钟时，所消耗的电流与级数成正比，功耗较大，所占用的面积也相应增大；而且相同的延迟单元，级数越多则速度越低，无法实现高速的多相位时钟的产生。由于级与级之间的连线长度差别大，连线的寄生电阻和电容不一致，导致的寄生延迟不同，最终影响多个相位时钟输出时相位差不同，导致应用中数据恢复的误码率。
发明内容
基于此，有必要针对上述问题，提供一种速度更高、功耗低、尺寸小的环形压控振荡器及锁相环。
一种环形压控振荡器，包括：电源、转换单元、级联的多级延迟单元和多级隔离缓冲单元；
所述电源分别为多个所述延迟单元、隔离缓冲单元供电；
所述转换单元接收外部控制电压信号，并将所述电压信号转化为电流信号分别传输给多个所述延迟单元和多个所述隔离缓冲单元；
所述延迟单元包括两路信号输入端和两路信号输出端；所述延迟单元的第一信号输出端、第二信号输出端分别对应与下一级所述延迟单元的第一信号输入端、第二信号输入端连接；最后一级所述延迟单元的第一信号输出端、第二信号输出端分别对应与第一级所述延迟单元的第二信号输入端、第一信号输入端连接；
所述隔离缓冲单元包括两路信号输入端和两路信号输出端；所述驱动缓冲单元的第一信号输入端、第二信号输入端分别与同一级数的延迟单元的第一信号输出端、第二信号输出端连接；
相邻两级的所述隔离缓冲单元的第一信号输出端、第二信号输出端对应输出具有相同相位差的时钟信号。
在其中一个实施例中，所述第一信号为数据信号的正相信号，所述第二信号为同一所述数据信号的反相信号；
相邻两级的所述隔离缓冲单元的第一信号输出端对应输出具有相同相位差的时钟信号；相邻两级的所述隔离缓冲单元的第二信号输出端对应输出具有相同相位差的时钟信号。
在其中一个实施例中，所述延迟单元包括第一反相电路、第二反相电路、第一MOS管、第二MOS管和跨耦电路；
所述第一反相电路的输入端、输出端分别对应为所述延迟单元的第一信号输入端，第二信号输出端；所述第二反相电路的输入端、输出端分别对应为所述延迟单元的第二信号输入端，第一信号输出端；
所述第一MOS管的栅极、漏极均与所述第一反相电路的输出端连接；
所述跨耦电路的第一控制端与所述第二反相电路的输出端连接；所述跨耦电路的第二控制端与所述第一反相电路的输出端连接
所述第二MOS管的栅极、漏极均与所述第二反相电路的输出端连接；
第一MOS管的源极、第二MOS管的源极均接地，其中，第一MOS管与第二MOS管均为第一导电类型MOS管；
所述第一反相电路、第二反相电路的供电端均与所述电源连接。
在其中一个实施例中，所述第一反相电路包括第三MOS管和第四MOS管，所述第二反相电路包括第五MOS管和第六MOS管；
所述第三MOS管的栅极与第四MOS管的栅极连接，作为所述第一反相电路的输入端；所述第三MOS管的漏极与第四MOS管的漏极连接，作为所述第一反相电路的输出端；所述第三MOS管的源极与所述电源连接，所述第四MOS管的源极接地；
所述第五MOS管的栅极与第六MOS管的栅极连接，作为所述第二反相电路的输入端；所述第五MOS管的漏极与第六MOS管的漏极连接，作为所述第二反相电路的输出端；所述第五MOS管的漏源极与所述电源连接，所述第六MOS管的源极接地；其中，
所述第四MOS管、第六MOS管为第一导电类型MOS管；所述第三MOS管、第五MOS管为第二类型导电MOS管。
在其中一个实施例中，所述跨耦电路包括第七MOS管、第八MOS管；
所述第七MOS管的漏极与所述第一反相电路的输出端连接；所述第七MOS管的栅极与所述第二反相电路的输出端连接；
所述第八MOS管的漏极与所述第二反相电路的输出端连接；所述第八MOS管的栅极与所述第一反相电路的输出端连，其中，
第七MOS管、第八MOS管均为第一类型MOS管。
在其中一个实施例中，所述延迟单元还包括第九MOS管和第十MOS管；
所述第九MOS管的源极与所述电源连接，所述第九MOS管的栅极与所述转换单元连接；所述第九MOS管的漏极与所述第十MOS管的源极连接；
第十MOS管的栅极与所述转换单元连接，所述第十MOS管的漏极与所述第三MOS管的漏极连接，其中，
所述第九MOS管、第十MOS管均为第二导电类型MOS管。
在其中一个实施例中，所述第一MOS管与第二MOS管、第三MOS管与第五MOS管、第四MOS管与第六MOS管分别中心对称设置。
在其中一个实施例中，所述隔离缓冲单元为全差分结构电路，包括第一放大电路、第二放大电路、第一数字反相器和第二数字反相器；
所述第一放大电路的输入端为所述隔离缓冲单元的第一信号输入端，与所述延时单元的第一信号输出端连接；所述第二放大电路的输入端为所述隔离缓冲单元的第二信号输入端，与所述延时单元的第二信号输出端连接；
所述第一放大电路、第二放大电路的供电端均与所述电源连接；
所述第一放大电路的输出端与所述第一数字反相器的输入端连接；所述第二放大电路的输出端与所述第二数字反相器的输入端连接；
所述第一数字反相器的输出端与第二数字反相器的输出端分别输出两个相位的时钟信号。
在其中一个实施例中，所述第一放大电路包括第十一MOS管、第十二MOS管、第十三MOS管和第十四MOS管；所述第二放大电路包括第十五MOS管、第十六MOS管、第十七MOS管和第十八MOS管；
所述第十一MOS管的栅极为所述第一放大电路的输入端，所述第十一MOS管的栅极与所述第十二MOS管的栅极连接；所述第十一MOS管的源极分别与所述电源、第十八MOS管的源极；所述第十一MOS管的漏极分别与所述第一数字反相器、第十三MOS管的漏极连接；
所述第十二MOS管的漏极分别与所述电源、第十五MOS管的源极连接；所述第十二MOS管的漏极分别与所述第十三MOS管的栅极、第十四MOS管的漏极、栅极连接；
所述第十五MOS管的栅极与所述第十八MOS管的栅极连接，作为所述第二放大电路的输入端；所述第十五MOS管的漏极分别与所述第十六MOS管的漏极、栅极、第十七MOS管的栅极连接；
所述第十七MOS管的漏极分别与所述第二数字反相器、第十八MOS管的源极连接；
所述第十三MOS管、第十四MOS管、第十六MOS管、第十七MOS管的源极均接地，其中，
所述第十三MOS管、第十四MOS管、第十六MOS管、第十七MOS管均为第一导电类型MOS管；所述第十一MOS管、第十二MOS管、第十五MOS管、第十八MOS管均为第二导电类型MOS管。
在其中一个实施例中，所述隔离缓冲单元还包括第十九MOS管和第二十MOS管；
所述第十九MOS管的栅极分别与所述转化单元、第二十MOS管的栅极连接；所述第十九MOS管的源极、第二十MOS的源极均与所述电源连接；
所述第十九MOS管的漏极分别与所述第十三MOS管的漏极、第十八MOS管的漏极连接；
所述第二十MOS管的漏极分别与所述第十二MOS管的漏极、第十五MOS管的漏极连接。
在其中一个实施例中，第一放大电路包括第十一MOS管与第十八MOS管、第十二MOS管与第十五MOS管、第十三MOS管与第十七MOS管、第十四MOS管与第十六MOS管、第一数字反相器与第二数字反相器分别中心对称设置。
此外，还提供一种锁相环，包括上述的环形压控振荡器。
上述环形压控振荡器通过多级延迟单元取缔了传统的八级延迟单元，该环形压控振荡器每级延迟单元的两个输出端输出两个相位时钟，其相邻两级延迟单元对应输出的两个相位时钟信号的相位差均相同。该环形压控振荡器中的延迟单元的级数小、功耗低，面积小、成本低；同时隔离缓冲单元作为延迟单元的下一级，将延迟单元的输出端和外围电路进行隔离，降低后级电路对延迟单元输出的两个时钟信号的相位差的影响，降低了数据恢复的误码率，而且无需其他偏置电路，电路结构简单，功耗低。
附图说明
图1为环形压控振荡器的结构框架图；
图2为延迟单元的电路原理图；
图3为隔离缓冲单元的电路原理图；
图4为延迟单元的电路布局版图；
图5为隔离缓冲单元的电路布局版图；
图6为环形压控振荡器的整体布局版图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示的为环形压控振荡器的结构框架图，环形压控振荡器包括：转换单元100、级联的多级延迟单元200、多级隔离缓冲单元300和电源(图中未示)。电源分别与多个延迟单元200、隔离缓冲单元300连接，为多个延迟单元200、隔离缓冲单元300供电。
转换单元100接收外部控制电压信号，并将电压信号转化为电流信号分别传输给多个延迟单元200和多个隔离缓冲单元300。参考图1，转换单元100将输出两路电流信号给延迟单元200，转换单元100将输出一路电流信号给延迟缓冲单元300，为延迟单元200、隔离缓冲单元300提供镜像电流。
其中，每个延迟单元200均包括两路信号输入端和两路信号输出端，延迟单元200的第一信号输出端VON、第二信号输出端VOP分别对应与下一级延迟单元200的第一信号输入端VIN、第二信号输入端VIP连接；最后一级延迟单元200的第一信号输出端VON、第二信号输出端VOP分别对应与第一级延迟单元200的第二信号输入端VIP、第一信号输入端连接VIN；使多个延迟单元200构成环形回路。通过调节延迟单元200的延迟来改变环形压控振荡器的频率，输出相应的时钟信号。
隔离缓冲单元300包括两路信号输入端和两路信号输出端，驱动缓冲单元300的第一信号输入端VIN1、第二信号输入端VIP1分别与同一级数的延迟单元的第一信号输出端VON、第二信号输出端VOP连接。同时对延迟单元200具有保护隔离的作用，同时还增加了多相位时钟的驱动电流，降低后级电路对相位差的影响。隔离缓冲电路300本身采用全差分结构，噪声抑制好，无需其他偏置电路，电路结构简单，功耗低。
在本实施例中，延迟单元200的数量为四个，其对应的隔离缓冲单元300的个数也为四个，每一个延迟单元200即可输出两个相位的时钟信号，即可以输出八个相位的时钟，其输出时钟信号的个数是延迟单元200数量的两倍。该环形压控振荡器从第一延迟单元的输入端到第四延迟单元的输出端实现180度的相位移动，这样就是一个周期的振荡信号，设单级延迟单元的延迟时间为ΔT，该环形振荡器的输出信号周期T＝8*ΔT，也即单级延迟单元的相移就是45度，可作为多相位时钟输出信号。通过隔离缓冲单元300的驱动隔离，四个隔离缓冲单元一共输出八个时钟信号CK<7：0>。其中，CK<1>较CK<0>延迟45°，以此类推CK<2>较CK<1>延迟45°，直到CK<7>较CK<6>延迟45°。
在其他实施例中，其延迟单元200、隔离缓冲单元300的个数可以为3个、6个等，可以根据所需要时钟信号的个数或者单级延迟单元的相移角度来确定。
第一信号为数据信号的正相信号，第二信号为同一数据信号的反相信号。其中，相邻两级隔离缓冲单元中输出的第一信号的相位差均为45度，例如：第一信号CK4的相位与第一信号CK5的相位差为45度；第一信号CK5的相位与第一信号CK6的相位差为45度，依次类推。相应的，相邻两级隔离缓冲单元输出的第二信号的相位差均为45度，例如：第二信号CK1的相位与第二信号CK2的相位差为45度，依次类推。
传统的压控振荡器需要采用八级延迟单元来获得八个相位的时钟，由于消耗电流和级数成正比，其功耗较大。相同的延迟单元，级数越多则速度越低，无法实现高速的多相位时钟。但是，本发明中的环形压控振荡器通过四级延迟单元取缔了传统的八级延迟单元，该环形压控振荡器每级延迟单元的两个输出端输出两个相位时钟，其每级延迟单元的两个相位时钟信号的相位差均相同，该环形压控振荡器中的延迟单元的级数小、功耗低，面积小、成本低，同时通过隔离缓冲单元对外围电路进行隔离，降低后级电路对相位差的影响，降低了数据恢复的误码率。
如图2所示的为延迟单元的电路原理图，延迟单元200包括第一反相电路210、第二反相电路220、第一MOS管M1、第二MOS管M2和跨耦电路230。第一反相电路210的输入端、输出端分别对应为延迟单元200的第一信号输入端VON、第二信号输出端VOP。第二反相电路220的输入端、输出端分别对应为延迟单元200的第二信号输入端VIP，第一信号输出端VIN。
其中，第一MOS管M1的栅极、漏极均与第一反相电路210的输出端连接。跨耦电路230的第一控制端与第二反相电路220的输出端连接，跨耦电路230的第二控制端与第一反相电路210的输出端连接。第二MOS管M2的栅极、漏极均与第二反相电路220的输出端连接。第一MOS管M1的源极、第二MOS管M2的源极均接地，第一MOS管M1与第二MOS管M2均为N型MOS器件，而且栅极都连接到漏极，相当于二极管。其中，第一反相电路210、第二反相电路220的供电端均与电源VDD连接。
其中，第一反相电路210包括第三MOS管M3和第四MOS管M4，第二反相电路220包括第五MOS管M5和第六MOS管M6。第三MOS管M3的栅极与第四MOS管M4的栅极连接，作为第一反相电路210的输入端。第三MOS管M3的漏极与第四MOS管M4的漏极连接，作为第一反相电路210的输出端。第三MOS管M3的源极与电源VDD连接，第四MOS管M4的源极接地。第五MOS管M5的栅极与第六MOS管M6的栅极连接，作为第二反相电路220的输入端。第五MOS管M5的漏极与第六MOS管M6的漏极连接，作为第二反相电路220的输出端。第五MOS管M5的源极与电源VDD连接，第六MOS管M6的源极接地。其中，第三MOS管M3为P型MOS器件，第四MOS管M4是N型MOS器件，第三MOS管M3和第四MOS管M4构成的第一反相电路210与数字反相器的结构一致，其特点是速度快，器件尺寸小。相应地，第五MOS管M5为P型MOS器件，第六MOS管M6是N型MOS器件，第五MOS管M5和第六MOS管M6构成的第二反相电路220与数字反相器的结构一致。
跨耦电路230包括第七MOS管M7和第八MOS管M8。第七MOS管M7的漏极与第一反相电路210的输出端连接；第七MOS管M7的栅极与第二反相电路220的输出端连接；第八MOS管M8的漏极与第二反相电路220的输出端连接；第八MOS管M8的栅极与第一反相电路210的输出端连。其中，第七MOS管M7和第八MOS管M8，都是N型MOS器件，跨耦电路230中第七MOS管M7和第八MOS管M8的这种特殊的连接方式保证了第一信号输出端VON和第二信号输出端VOP输出的信号相位相反。
延迟单元200还包括第九MOS管M9和第十MOS管M10。第九MOS管M9的源极与电源VDD连接，第九MOS管M9的栅极与转换单元100连接；第九MOS管M9的漏极与第十MOS管M10的源极连接；第十MOS管M10的栅极与转换单元100连接，第十MOS管M10的漏极与第三MOS管M3的漏极连接。其中，延迟单元200中的第九MOS管M9和第十MOS管M10均为P型MOS器件，用于提供可调节的电流。
第一MOS管M1、第二MOS管M2、第四MOS管M4、第六MOS管M6、第七MOS管、第八MOS管均为第一导电类型MOS管；第三MOS管M3、第五MOS管M5、第九MOS管、第十MOS管均为第二类型导电MOS管。在本实施例中，第一导电类型MOS管为N型MOS管；第二导电类型MOS管为P型MOS管。在其他实施例中，第一导电类型MOS管可以为P型MOS管；第二导电类型MOS管可以为N型MOS管。
延迟单元200中的电路属于全差分电路，结合了第一反相电路210、第二反相电路220具有高的共模抑制特性，噪声性能好；同时延迟单元200用第一反相电路210、第二反相电路220作为延迟的主体，使其速度快、尺寸小、功耗低等。通过使用第一MOS管M1、第二MOS管M2和跨耦电路230的连接方式，保证差分输出的对称性，提高了延迟单元200的抗噪声能力。用四级延迟单元200取代传统的八级延迟单元，其中，差分的两个输出作为两个相位时钟，具有其级数小、功耗低、面积小、成本小的特性。
如图3所示的为隔离缓冲单元的电路原理图，隔离缓冲单元300为全差分结构电路，包括第一放大电路310、第二放大电路320、第一数字反相器I1和第二数字反相器12。第一数字反相器I1和第二数字反相器12，用于调整信号上升沿和下降沿的斜率。
第一放大电路310的输入端为隔离缓冲单元300的第一信号输入端VIN1，与延时单元200的第一信号输出端VON连接；第二放大电路320的输入端为隔离缓冲单元300的第二信号输入端，与延时单元200的第二信号输出端VOP连接。第一放大电路310、第二放大电路320的供电端均与电源VDD连接。第一放大电路310对延迟单元200的第一信号输出端VON输出的信号进行放大至满摆幅。第二放大电路320对延迟单元200的第二信号输出端VOP输出的信号进行放大至满摆幅。
第一放大电路310的输出端与第一数字反相器I1的输入端连接；第二放大电路320的输出端与第二数字反相器I2的输入端连接。第一数字反相器I1的输出端与第二数字反相器I2的输出端输出两个相位的时钟信号。
第一放大电路310包括第十一MOS管M11、第十二MOS管、第十三MOS管和第十四MOS管。第二放大电路包括第十五MOS管、第十六MOS管、第十七MOS管和第十八MOS管。
第十一MOS管M11的栅极为第一放大电路I1的输入端，第十一MOS管M11的栅极与第十二MOS管M12的栅极连接；第十一MOS管M11的源极分别与电源VDD、第十八MOS管M18的源极；第十一MOS管M11的漏极分别与第一数字反相器I1、第十三MOS管M13的漏极连接。第十二MOS管M12的漏极分别与电源VDD、第十五MOS管M15的源极连接；第十二MOS管M12的漏极分别与第十三MOS管M13的栅极、第十四MOS管M14的漏极、栅极连接。第十五MOS管M15的栅极与第十八MOS管M18的栅极连接，作为第二放大电路320的输入端；第十五MOS管M15的漏极分别与第十六MOS管M16的漏极、栅极、第十七MOS管M17的栅极连接。第十七MOS管M17的漏极分别与第二数字反相器I2、第十八MOS管M18的源极连接。第十三MOS管M13、第十四MOS管M14、第十六MOS管M16、第十七MOS管M17的源极均接地。
其中，第十三MOS管M13、第十四MOS管M14、第十六MOS管M16、第十七MOS管M17均为第一导电类型MOS管；第十一MOS管M11、第十二MOS管M12、第十五MOS管M15、第十八MOS管M18均为第二导电类型MOS管。在本实施例中，第一导电类型MOS管为N型MOS管；第二导电类型MOS管为P型MOS管。在其他实施例中，第一导电类型MOS管为P型MOS管；第二导电类型MOS管为N型MOS管，可以根据实际的需求，统一设定MOS管的导电类型。
隔离缓冲单元300还包括第十九MOS管M19和第二十MOS管M20。第十九MOS管M19的栅极分别与转化单元100、第二十MOS管M20的栅极连接；第十九MOS管M19的源极、第二十MOSM20的源极均与电源VDD连接。第十九MOS管M19的漏极分别与第十三MOS管M13的漏极、第十八MOS管M18的漏极连接；第二十MOS管M20的漏极分别与第十二MOS管M12的漏极、第十五MOS管M15的漏极连接。第十九MOS管M19和第二十MOS管M20既提供电流同时又能抑制电源噪声。
隔离缓冲单元300作为延迟单元200的下一级，将延迟单元200的输出和外围电路进行隔离，增加多相位时钟的驱动，降低后级电路对相位差的影响。驱动缓冲电路本身采用全差分结构，共模噪声抑制强，同时输出信号为满摆幅的数字时钟，占空比50％；而且无需其他偏置电路，电路结构简单，功耗低。
如图4所示的为延迟单元的电路布局版图，其中，第一MOS管与第二MOS管、第三MOS管与第五MOS管、第四MOS管与第六MOS管分别中心对称设置，且相应的MOS管之间的连线对称、长度相同。通过对延迟单元200中多个MOS管的对称布局，实现对称全差分结构，抑制共模噪声。
如图5所示的为隔离缓冲单元的电路布局版图，其中，第十一MOS管与第十八MOS管、第十二MOS管与第十五MOS管、第十三MOS管与第十七MOS管、第十四MOS管与第十六MOS管、第一数字反相器与第二数字反相器分别中心对称设置，提高抗噪声能力。在设定隔离缓冲单元200中各个MOS管和第一数字反相器I1、第二数字反相器I2的相对位置时，还充分考虑各个元器件之间的连线，使其最短，使其时钟信号的传输速度快，同时减少信号线的交叉，避免影响多个输出时钟的相位差。
如图6所示的为环形压控振荡器的整体布局版图，四级延迟单元200沿顺时针方向环形设置在整个电路板的中间位置。其延迟单元200环形放置，每级延迟单元200之间连线基本相同，对应的寄生参数基本一致，保证输出的多相位时钟的相差一致。相应的，隔离缓冲单元300与也对称设置的延迟单元200的两侧，使其延迟单元200和隔离缓冲单元300的完全差分对称，提高抗噪声能力，各级延迟单200和隔离缓冲单元300之间的连线基本一致，不会影响多个输出时钟的相位差。
此外，还提供了一种锁相环，包括上述的环形压控振荡器，通过环形压控振荡器，可以使锁相环得到多个同频不同相位的时钟，聚合了速度快、功耗低、面积小、成本低、抗噪声能力强等优点。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种环形压控振荡器，其特征在于，包括：电源、转换单元、级联的多级延迟单元和多级隔离缓冲单元；
所述电源分别为多个所述延迟单元、隔离缓冲单元供电；
所述转换单元接收外部控制电压信号，并将所述电压信号转化为电流信号分别传输给多个所述延迟单元和多个所述隔离缓冲单元；
所述延迟单元包括两路信号输入端和两路信号输出端；所述延迟单元的第一信号输出端、第二信号输出端分别对应与下一级所述延迟单元的第一信号输入端、第二信号输入端连接；最后一级所述延迟单元的第一信号输出端、第二信号输出端分别对应与第一级所述延迟单元的第二信号输入端、第一信号输入端连接；
所述隔离缓冲单元包括两路信号输入端和两路信号输出端；所述隔离缓冲单元的第一信号输入端、第二信号输入端分别与同一级数的延迟单元的第一信号输出端、第二信号输出端连接；
相邻两级的所述隔离缓冲单元的第一信号输出端、第二信号输出端对应输出具有相同相位差的时钟信号；
其中，所述转换单元输出两路电流信号给所述延迟单元，输出一路电流信号给所述隔离缓冲单元，为所述延迟单元和所述隔离缓冲单元提供镜像电流；
所述延迟单元包括第一反相电路、第二反相电路、第九MOS管和第十MOS管；
所述第一反相电路的输入端、输出端分别对应为所述延迟单元的第一信号输入端，第二信号输出端；所述第二反相电路的输入端、输出端分别对应为所述延迟单元的第二信号输入端，第一信号输出端；
所述第九MOS管的源极与所述电源连接，所述第九MOS管的栅极与所述转换单元连接；所述第九MOS管的漏极与所述第十MOS管的源极连接；
第十MOS管的栅极与所述转换单元连接，所述第十MOS管的漏极与第一反相电路、第二反相电路的供电端连接；
所述隔离缓冲单元包括第一放大电路、第二放大电路、第十九MOS管和第二十MOS管；
所述第一放大电路的输入端为所述隔离缓冲单元的第一信号输入端，与所述延迟单元的第一信号输出端连接；所述第二放大电路的输入端为所述隔离缓冲单元的第二信号输入端，与所述延迟单元的第二信号输出端连接；
所述第十九MOS管的栅极分别与所述转换单元、第二十MOS管的栅极连接；所述第十九MOS管的源极、第二十MOS的源极均与所述电源连接；
所述第十九MOS管的漏极分别与第一放大电路、第二放大电路的供电端连接；
所述第二十MOS管的漏极分别与第一放大电路、第二放大电路的供电端连接；
其中，所述第九MOS管、第十MOS管均为第二导电类型MOS管。
2.根据权利要求1所述的环形压控振荡器，其特征在于，所述第一信号为数据信号的正相信号，所述第二信号为同一所述数据信号的反相信号；
相邻两级的所述隔离缓冲单元的第一信号输出端对应输出具有相同相位差的时钟信号；相邻两级的所述隔离缓冲单元的第二信号输出端对应输出具有相同相位差的时钟信号。
3.根据权利要求1所述的环形压控振荡器，其特征在于，所述延迟单元还包括第一MOS管、第二MOS管和跨耦电路；
所述第一MOS管的栅极、漏极均与所述第一反相电路的输出端连接；
所述跨耦电路的第一控制端与所述第二反相电路的输出端连接；所述跨耦电路的第二控制端与所述第一反相电路的输出端连接；
所述第二MOS管的栅极、漏极均与所述第二反相电路的输出端连接；
第一MOS管的源极、第二MOS管的源极均接地，其中，第一MOS管与第二MOS管均为第一导电类型MOS管。
4.根据权利要求3所述的环形压控振荡器，其特征在于，所述第一反相电路包括第三MOS管和第四MOS管，所述第二反相电路包括第五MOS管和第六MOS管；
所述第三MOS管的栅极与第四MOS管的栅极连接，作为所述第一反相电路的输入端；所述第三MOS管的漏极与第四MOS管的漏极连接，作为所述第一反相电路的输出端；所述第三MOS管的源极与所述电源连接，所述第四MOS管的源极接地；
所述第五MOS管的栅极与第六MOS管的栅极连接，作为所述第二反相电路的输入端；所述第五MOS管的漏极与第六MOS管的漏极连接，作为所述第二反相电路的输出端；所述第五MOS管的源极与所述电源连接，所述第六MOS管的源极接地；其中，
所述第四MOS管、第六MOS管为第一导电类型MOS管；所述第三MOS管、第五MOS管为第二类型导电MOS管。
5.根据权利要求4所述的环形压控振荡器，其特征在于，所述跨耦电路包括第七MOS管、第八MOS管；
所述第七MOS管的漏极与所述第一反相电路的输出端连接；所述第七MOS管的栅极与所述第二反相电路的输出端连接；
所述第八MOS管的漏极与所述第二反相电路的输出端连接；所述第八MOS管的栅极与所述第一反相电路的输出端连，其中，
第七MOS管、第八MOS管均为第一类型MOS管。
6.根据权利要求5所述的环形压控振荡器，其特征在于，所述第一MOS管与第二MOS管、第三MOS管与第五MOS管、第四MOS管与第六MOS管分别中心对称设置。
7.根据权利要求1所述的环形压控振荡器，其特征在于，所述隔离缓冲单元为全差分结构电路，还包括第一数字反相器和第二数字反相器；
所述第一放大电路的输出端与所述第一数字反相器的输入端连接；所述第二放大电路的输出端与所述第二数字反相器的输入端连接；
所述第一数字反相器的输出端与第二数字反相器的输出端分别输出两个相位的时钟信号。
8.根据权利要求7所述的环形压控振荡器，其特征在于，所述第一放大电路包括第十一MOS管、第十二MOS管、第十三MOS管和第十四MOS管；所述第二放大电路包括第十五MOS管、第十六MOS管、第十七MOS管和第十八MOS管；
所述第十一MOS管的栅极为所述第一放大电路的输入端，所述第十一MOS管的栅极与所述第十二MOS管的栅极连接；所述第十一MOS管的源极分别与所述电源、第十八MOS管的源极；所述第十一MOS管的漏极分别与所述第一数字反相器、第十三MOS管的漏极连接；
所述第十二MOS管的漏极分别与所述电源、第十五MOS管的源极连接；所述第十二MOS管的漏极分别与所述第十三MOS管的栅极、第十四MOS管的漏极、栅极连接；
所述第十五MOS管的栅极与所述第十八MOS管的栅极连接，作为所述第二放大电路的输入端；所述第十五MOS管的漏极分别与所述第十六MOS管的漏极、栅极、第十七MOS管的栅极连接；
所述第十七MOS管的漏极分别与所述第二数字反相器、第十八MOS管的源极连接；
所述第十三MOS管、第十四MOS管、第十六MOS管、第十七MOS管的源极均接地，其中，
所述第十三MOS管、第十四MOS管、第十六MOS管、第十七MOS管均为第一导电类型MOS管；所述第十一MOS管、第十二MOS管、第十五MOS管、第十八MOS管均为第二导电类型MOS管。
9.根据权利要求8所述的环形压控振荡器，其特征在于，第十一MOS管与第十八MOS管、第十二MOS管与第十五MOS管、第十三MOS管与第十七MOS管、第十四MOS管与第十六MOS管、第一数字反相器与第二数字反相器分别中心对称设置。
10.一种锁相环，包括如权利要求1-9任一项所述的环形压控振荡器。
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