JP5097573B2 - 分周回路 - Google Patents

分周回路 Download PDF

Info

Publication number
JP5097573B2
JP5097573B2 JP2008043132A JP2008043132A JP5097573B2 JP 5097573 B2 JP5097573 B2 JP 5097573B2 JP 2008043132 A JP2008043132 A JP 2008043132A JP 2008043132 A JP2008043132 A JP 2008043132A JP 5097573 B2 JP5097573 B2 JP 5097573B2
Authority
JP
Japan
Prior art keywords
signal
output
flip
flop
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008043132A
Other languages
English (en)
Other versions
JP2009201037A (ja
Inventor
昌史 三石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008043132A priority Critical patent/JP5097573B2/ja
Priority to US12/379,465 priority patent/US7822168B2/en
Publication of JP2009201037A publication Critical patent/JP2009201037A/ja
Application granted granted Critical
Publication of JP5097573B2 publication Critical patent/JP5097573B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer

Description

本発明は、分周回路に関する。
小数を含む分周数（分周比）の分周回路の関連技術の一例として、図１５に、特許文献１に開示された分周回路の構成を示す。図１５を参照すると、この回路は、ＶＣＯ（電圧制御発振器）１３を内蔵したＰＬＬ（位相同期ループ）回路１４と、複数の分周回路１５ａ〜１５ｉから構成され、ＶＣＯ１３は出力クロック信号（ｆｖｃｏ）が発振動作の１周期を均等に位相分割した４個の端子から４つの発振周波数を出力し、複数の分周回路１５ａ〜１５ｉは４つの発振周波数によるクロック信号を用いて０．５単位の分周出力を生成する。図１６は、特許文献１に開示される１．５分周回路の回路構成を示す図である。図１６に示すように、１．５分周回路１５ｂは、ＰＬＬ回路１４のＶＣＯ１３に接続される分周器２１と、シフトレジスタ２２と、デコーダ２３を備えている。ＶＣＯ１３から出力されたクロック信号ＣＰ１〜ＣＰ４が入力され１．５分周のクロック信号が出力される。分周器２１は、２段のカスケード接続されたＤ型フリップフロップＤＦＦ１、ＤＦＦ２と各Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２の出力を演算するＮＯＲ１を備え、クロック信号ＣＰ１がＤＦＦ１、ＤＦＦ２にそれぞれ供給される。ＤＦＦ１のデータ端子Ｄには、ＤＦＦ１とＤＦＦ２のデータ出力Ｑとを入力するＮＯＲ１の出力が入力され、ＤＦＦ２から出力信号が取り出される。シフトレジスタ２２は、４段のＤＦＦ３〜ＤＦＦ６からなり、各クロック信号ＣＰ１〜ＣＰ４がＤＦＦ３〜ＤＦＦ６にそれぞれ供給される。初段のＤＦＦ３には分周器２１の出力が入力されＤＦＦ３〜ＤＦＦ６の出力から出力信号Ａ、Ｂ、Ｃ、Ｄがそれぞれ取り出される。デコーダ２３において、ＮＡＮＤ１には信号Ａと信号ＢをインバータＩＮＶ１により反転した信号が入力され、ＮＡＮＤ２には信号Ｃと信号ＤをインバータＩＮＶ２により反転した信号が入力され、ＮＡＮＤ１とＮＡＮＤ２の出力信号を入力するＮＡＮＤ３から１．５分周のクロック信号が取り出される構成とされる。
整数分周数を切替自在した構成の分周回路の関連技術として、例えば特許文献２には、Ｍ１、Ｍ２、Ｍ３により、分周数８、９、１０、１６、１７、１８を切り替える構成が開示されている。また、特許文献３には、ｐ／ｐ＋１のデュアル・モヂュラスカウンタを使用したｐ／ｐ＋１／ｐ＋２／ｐ＋４のマルチモジュラス方式のプリスケーラの構成が開示されている。
特開２００４−５６７１７号公報 特開２００６−５４８０６号公報 特開２００３−１２４８０８号公報
以下に本発明による関連技術の分析を与える。
図１５、図１６に示した構成は、複数の分周数に対応するために冗長な回路を含み、回路規模が大きい。また、多相クロックの使用を、小数分周の前提としており、所望の分周数を得るには、スプリアスフリーな、すなわち、分周出力にスプリアス成分が含まれない構成としない場合であっても、回路規模が大となる。
また、特許文献２、３に開示されている構成は後述される本発明とは全く相違した整数分周回路である。
本願で開示される発明は概略以下の構成とされる。
本発明に係る分周回路においては、第１乃至第５のフリップフロップを備え、第２のフリップフロップは第１のフリップフロップの出力を受け、第３のフリップフロップは、７分周又は８分周モードのときオンする第１の論理ゲートを介して第２のフリップフロップの出力を受け、第４のフリップフロップは、６分周又は７分周モードのときオンする第２の論理ゲートを介して第１のフリップフロップの出力を受け、第５のフリップフロップは、第３のフリップフロップの出力と第４のフリップフロップの出力を入力として受ける第３の論理ゲートの出力を受け、第５のフリップフロップの出力は第１のフリップフロップに帰還入力される。
より詳細には、本発明の第１の側面（アスペクト）の分周回路によれば、クロック信号を共通入力とし、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジのうちの予め定められたエッジ（「有効エッジ」という）に応答して入力信号をサンプル出力する第１乃至第５のフリップフロップを備え、前記第１のフリップフロップの出力信号は前記第２のフリップフロップに入力され、前記第２のフリップフロップの出力信号と第１の制御信号とを入力とし、前記第１の制御信号が第１の値のとき、前記第２のフリップフロップの出力信号を出力し、前記第１の制御信号が第２の値のとき所定の固定値を出力する第１の論理ゲートと、前記第１のフリップフロップの出力信号と第２の制御信号とを入力とし、前記第２の制御信号が第１の値のとき、前記第１のフリップフロップの出力信号を出力し、前記第２の制御信号が第２の値のとき、所定の固定値を出力する第２の論理ゲートと、を備え、前記第３のフリップフロップは前記第１の論理ゲートの出力信号を入力し、前記第４のフリップフロップは前記第２の論理ゲートの出力信号を入力し、前記第３のフリップフロップの出力信号と前記第４のフリップフロップの出力信号を入力とし、これら２つの入力がともに第２の値のとき、第１の値を出力する第３の論理ゲートを備え、前記第５のフリップフロップは前記第３の論理ゲートの出力信号を入力し、前記第５のフリップフロップの出力信号は前記第１のフリップフロップに帰還入力される。本発明において、前記第５のフリップフロップからは、前記第１の制御信号が第１の値、及び、前記第２の制御信号が第２の値のとき、８分周信号、前記第１の制御信号が第１の値、及び、前記第２の制御信号が第１の値のとき、７分周信号、前記第１の制御信号が第２の値、及び、前記第２の制御信号が第１の値のとき、６分周信号が出力される。
本発明においては、前記分周回路の前記第５のフリップフロップの出力又は反転出力を分周出力とし、分周数を設定するための第３、第４の制御信号を入力し、前記第５のフリップフロップの出力信号と前記第３のフリップフロップの出力信号の反転信号とをそれぞれ第１、第２のタイミング信号として入力し、前記第１及び第２の制御信号を生成して前記分周回路に供給する切替回路を備えている。本発明において、前記切替回路は、前記第３、第４の制御信号がそれぞれ第１、第２の値のとき、前記第１のタイミング信号を４分周した信号を生成して前記第１の制御信号として出力し、前記第３、第４の設定信号がそれぞれ第２、第１の値のとき、前記第２のタイミング信号を２分周した信号を生成して前記第２の制御信号として出力し、前記第３、第４の制御信号がそれぞれ第１、第２の値のとき、前記分周回路から６分周信号が３回、７分周信号が１回の割合で時分割で出力され、平均６．２５分周の信号が出力され、前記第３、第４の制御信号がそれぞれ第２、第１の値のとき、前記分周回路から７分周信号が１回、８分周信号が１回の割合で時分割で出力され、平均７．５分周の信号が出力される。
本発明において、前記切替回路は、前記第１のタイミング信号（前記分周回路の前記第５のフリップフロップの出力信号）をクロック入力とし、前記クロック入力の有効エッジに応答して入力信号をサンプル出力する第６及び第７のフリップフロップを備え、前記第７のフリップフロップは、前記第６のフリップフロップの出力信号を入力し、出力の反転信号が、前記第６のフリップフロップに帰還入力され、前記第６及び第７のフリップフロップの出力を入力し２つの入力がともに第１の値のとき第２の値を出力する第４の論理ゲートと、前記第３の制御信号と前記第４の論理ゲートの出力信号を入力し２つの入力がともに第１の値のとき第２の値を出力する第５の論理ゲートと、を備え、前記第５の論理ゲートの出力が前記第１の制御信号とされ、前記第２のタイミング信号（前記分周回路の前記第３のフリップフロップの出力の反転信号）をクロック入力とし、前記クロック入力の有効エッジに応答して、出力の反転信号をサンプルする第８のフリップフロップと、前記第４の制御信号と前記第８のフリップフロップの出力信号を入力し２つの入力がともに第１の値のとき第２の値を出力する第６の論理ゲートと、を備えている。
本発明においては、第１乃至第４相クロックを入力とし、
前記分周回路は、前記第１相クロックを入力し、前記第５のフリップフロップの反転信号を第１の出力信号とし、
第２相クロックを入力クロックとして受け、前記第１の出力信号を前記第２相クロックで第１クロックサイクル分遅延させた第２の出力信号を出力する第１のシフト回路と、
第３相クロックを入力クロックとして受け、前記第２の出力信号を前記第３相クロックで第２のクロックサイクルと第１のクロックサイクルそれぞれ遅延させた第３、第４の出力信号を出力する第２のシフト回路と、
第４相クロックを入力クロックとして受け、前記第４の出力信号を前記第４相クロックで第１のクロックサイクル分遅延させた第５の出力信号を出力する第３のシフト回路と、
前記第１、第２、第４、第５の出力信号をうけ、前記第１、第２、第４、第５の出力信号の論理演算結果を６．２５分周信号として出力する論理回路と、
前記第１、第３の出力信号の論理演算結果を７．５分周信号として出力する論理回路と、を備えた構成としてもよい。
本発明においては、前記シフト回路は、入力した信号を、前記入力クロックの反転信号の有効エッジに応答してサンプル出力する初段のフリップフロップと、前段のフリップフロップの出力を、前記入力クロックを有効エッジに応答してサンプル出力する複数段のフリップフロップを備えた構成としてもよい。
本発明によれば、素子数が少なくて済み、回路面積の縮減を可能とし、消費電力の低減を可能としている。
本発明によれば、コアとなる分周回路のフリップフロップの数を減らすことにより、不定状態を削減することができ、自己復帰を可能としている。
また、本発明によれば、追加回路なしで、自己復帰型すなわちリセットフリーの６、７、８分周切り替え回路を実現することができる。これにより、さらに簡単な切り替え回路で６．２５分周または７．５分周回路を実現することができる。
さらに、本発明によれば、多相クロックを用いることにより、スプリアスフリーの６．２５分周回路と７．５分周回路を実現する。この場合も、自己復帰型、すなわちリセットフリーの分周回路とすることができる。
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明の一態様（モード）においては、図１を参照すると、第１乃至第５のエッジトリガー型のフリップフロップ（以下では「ＦＦ」と略記される）（１０１〜１０５）を備え、第２のＦＦ（１０２）は第１のＦＦ（１０１）の出力を受け、第３のＦＦ（１０３）は、第１の制御信号（Ｄ６７）が第１の値（７分周又は８分周モード）のときオンする論理ゲート（１０６）を介して第２のＦＦ（１０２）の出力を受け、第４のＦＦ（１０４）は、第２の制御信号（Ｄ７８）が第１の値（６分周又は７分周モード）のときオンする論理ゲート（１０７）を介して第１のＦＦ（１０１）の出力を受け、第５のＦＦ（１０５）は、第３のＦＦ（１０３）の出力と第４のＦＦ（１０４）の出力を入力として受ける論理ゲート（１０８）の論理演算結果を受け、第５のＦＦ（１０５）の出力は第１のＦＦ（１０１）に帰還入力される。
第１の制御信号（Ｄ６７）、第２の制御信号（Ｄ７８）がそれぞれ第１の値、第２の値のとき８分周、第１の制御信号（Ｄ６７）、第２の制御信号（Ｄ７８）がともに第１の値のとき７分周、第１の制御信号（Ｄ６７）、第２の制御信号（Ｄ７８）が第２の値、第１の値のとき６分周として動作する。
かかる構成の本発明の分周回路によれば、５個のＦＦと３個のゲート回路により、６分周、７分周、８分周が切り替え自在な分周回路が実現される。本発明の分周回路によれば、ＦＦを所定の既知状態にセット又はリセットするための端子（セット端子又はリセット端子等）を設けることは、必要とされない。上記した本発明の分周回路は、小数分周、スプリアスフリーは小数分周を実現する分周回路のコアとなる。
本発明の第２の態様によれば、図３を参照すると、分周回路（１００）の出力を受け、例えば６分周をｐ回、７分周をｑ回、時分割で切替制御する切替回路（２００）を備えている。分周回路（１００）からは、（６×ｐ＋７×ｑ）／（ｐ＋ｑ）分周出力が得られる。例えばｐ＝３、ｑ＝１の場合、６．２５分周出力が得られる。あるいは、切替回路（２００）は、分周回路（１００）の出力を受け、７分周をｒ回、８分周をｓ回の割合で時分割で切替制御する。分周回路（１００）からは、（７×ｒ＋８×ｓ）／（ｒ＋ｓ）分周出力が得られる。例えばｒ＝１、ｓ＝１の場合、７．５分周出力が得られる。本発明によれば、６／７／８分周回路のＦＦはリセットを不要としている（ＦＦにリセット端子、及びリセット信号線が不要）。本発明においては、整数分周を時分割で切り替えて小数分周（分周数が整数部と小数部を含む）方式を実現している。
本発明において、切替回路（２００）は、分周数を設定するための第３、第４の制御信号（ｓｅｌ６７、ｓｅｌ７８）を入力し、第５のＦＦ（１０５）の出力信号（Ｎｄ）と前記第３のＦＦ（１０３）の出力信号の反転信号（Ｎｃｂ）とをそれぞれ第１、第２のタイミング信号（Ｔ６７、Ｔ７８）として入力し、第１及び第２の制御信号（Ｄ６７、Ｄ７８）を生成して分周回路（１００）に供給する。切替回路（２００）は、前記第３、第４の制御信号（ｓｅｌ６７、ｓｅｌ７８）がそれぞれ第１、第２の値のとき、前記第１のタイミング信号（Ｔ６７）を４分周した信号を生成して前記第１の制御信号（Ｄ６７）として出力し、前記第３、第４の制御信号（ｓｅｌ６７、ｓｅｌ７８）がそれぞれ第２、第１の値のとき、前記第２のタイミング信号（Ｔ７８）を２分周した信号を生成して前記第２の制御信号（Ｄ７８）として出力する。前記第３、第４の制御信号（ｓｅｌ６７、ｓｅｌ７８）がそれぞれ第１、第２の値のとき、分周回路（１００）から６分周信号が３回、７分周信号が１回の割合で時分割で出力され、平均６．２５分周の信号が出力される。前記第３、第４の制御信号（ｓｅｌ６７、ｓｅｌ７８）がそれぞれ第２、第１の値のとき、分周回路（１００）から７分周信号が１回、８分周信号が１回の割合で時分割で出力され、平均７．５分周の信号が出力される。
本発明の第３の態様によれば、図９を参照すると、上記した分周回路（１００）及び切替回路（２００）を備え、互いに位相が９０度シフトした４相クロックを用い、第１の分周回路（１００）を第１相クロックで駆動する。さらに、分周回路（１００）の分周出力信号（Ｎｄ１）を受け第２相クロック信号で駆動され所定クロックサイクル分遅延させて出力する第１のシフト回路（４００１）と、
分周回路（１００）の分周出力信号（Ｎｄ１）と第１のシフト回路（４００１）の出力信号（Ｎｄ２）との論理演算結果を出力する第１の論理回路（５０１）と、
第１のシフト回路（４００１）の出力信号（Ｎｄ２）を受け第３相クロック信号で駆動される第２のシフト回路（４００２）と、
分周回路（１００）の分周出力信号（Ｎｄ１）を第１のシフト回路（４００１）及び第２のシフト回路（４００２）で所定クロックサイクル（例えば７．５クロックサイクル）遅延させた信号（Ｎｄ３ａ）と分周回路（１００）の分周出力信号（Ｎｄ１）との論理演算結果を、７．５分周クロック信号として出力する第２の論理回路（５０２）と、
第３のシフト回路（４００３）の出力信号（Ｎｄ３）を受け、第４相クロック信号で駆動され、所定クロックサイクル分遅延させて出力する第３のシフト回路（４００３）と、
第２のシフト回路（４００２）の出力信号（Ｎｄ３）と、第３のシフト回路（４００３）の出力信号（Ｎｄ４）との論理演算をとる第３の論理回路（５０３）と、
第１、第３の論理回路の出力の論理演算結果を出力する第４の論理回路（５０４）と、を備えている。
本発明の第２の態様によれば、整数分周を時分割で切り替えて小数分周を実現しているため、その周波数特性には、スプリアス成分が含まれるが、第３の態様によれば、第２の論理回路（５０２）からは、スプリアスフリーな７．５分周信号が出力され、第４の論理回路（５０４）からはスプリアスフリーな６．２５分周信号が出力される。以下実施例に即して説明する。
図１（Ａ）は、本発明の一実施例の分周回路１００の回路構成を示す図である。この分周回路１００は、入力される制御信号Ｄ６７、Ｄ７８により、６、７、８分周のうちのいずれかが択一的に選択される。本書では、分周回路１００を「ＤＩＶ６７８」ともいう。
図１を参照すると、データ入力端子ｄの信号をクロック端子ｃの立ち上がりエッジでサンプルしてデータ出力端子ｑから出力するフリップフロップ（「ＦＦ」と略記される）１０１、１０２、１０３、１０４、１０５と、２入力のＡＮＤゲート１０６、１０７と、２入力ＮＯＲゲート１０８と、インバータ１０９、１１０と、を備えている。
ＦＦ１０１乃至ＦＦ１０５のクロック端子ｃには、クロック信号ｃｋが共通に入力される。
ＦＦ１０１のデータ入力端子ｄにはＦＦ１０５のデータ出力信号が帰還入力される。ＦＦ１０１のデータ出力端子ｑはＦＦ１０２のデータ入力端子ｄに接続されるとともに、ＡＮＤゲート１０７の一の入力端子に接続される。
ＡＮＤゲート１０７は、制御信号Ｄ７８とＦＦ１０１の出力信号とのＡＮＤ演算結果をとり、その出力端子は、ＦＦ１０４のデータ入力端子ｄに接続される。
ＦＦ１０２のデータ出力端子ｑはＡＮＤゲート１０６の一の入力端子に接続される。
ＡＮＤゲート１０６は、制御信号Ｄ６７とＦＦ１０２の出力信号とのＡＮＤ演算結果をとり、その出力端子はＦＦ１０３のデータ入力端子ｄに接続される。
ＦＦ１０３のデータ出力端子ｑとＦＦ１０４のデータ出力端子ｑは、ＮＯＲゲート１０８の２つの入力端子にそれぞれ接続される。ＮＯＲゲート１０８の出力端子は、ＦＦ１０５のデータ入力端子ｄに接続される。
ＦＦ１０５のデータ出力端子ｄはＮｄ端子に接続される。また、ＦＦ１０５の出力はインバータ１１０を介してＮｄｂ端子に接続される。前述したように、Ｎｄ端子は、ＦＦ１０１のデータ入力端子ｄに接続される。
ＦＦ１０３の出力（Ｎｃ）は、インバータ１０８で反転され、Ｎｃｂ端子から出力される。
図１（Ｂ）は、制御信号Ｄ６７、Ｄ７８の値と、ノードＮｄｂ、分周モードを説明する図である。図１（Ａ）において、
制御信号Ｄ６７、Ｄ７８が１、１のとき、７分周、
制御信号Ｄ６７、Ｄ７８が１、０のとき、８分周、
制御信号Ｄ６７、Ｄ７８が０、１のとき、６分周、
制御信号Ｄ６７、Ｄ７８が０、０のときリセット状態となる。なお、論理値１、０は、論理レベルのＨｉｇｈ、Ｌｏｗにそれぞれ対応する。
図２は、図１（Ａ）における制御信号Ｄ６７およびＤ７８の値と、Ｎｄｂの信号波形を示す図である。図１（Ａ）において、Ｄ６７＝０、Ｄ７８＝１のとき、
ＦＦ１０１→ＡＮＤゲート１０７→ＦＦ１０４→ＮＯＲゲート１０８→ＦＦ１０５からＦＦ１０１へ帰還される。ＦＦ１０３の出力は０（Ｌｏｗ）固定であり、ＮＯＲゲート１０８の一方の入力Ｎｃは０（Ｌｏｗ）固定であるため、ＮＯＲゲート１０８はＦＦ１０４の出力（Ｎｅ）を反転した信号をＮｃ２に出力する。
クロックサイクルｔ０で、ＦＦ１０１、ＦＦ１０４、ＦＦ１０５の値がともに０とする。ｔ０以降のクロックサイクルにおけるノードＮａ、Ｎａ２、Ｎｅ、Ｎｃ２、Ｎｄ、Ｎｄｂの値は以下のようになる。
Ｃｋ：［Na、Na2、Ne、Nc2、Nd、Ndb］
ｔ０：［０、０、 ０、１、 ０、１ ］
ｔ１：［０、０、 ０、１、 １、０ ］
ｔ２：［１、１、 ０、１、 １、０ ］
ｔ３：［１、１、 １、０、 １、０ ］
ｔ４：［１、１、 １、０、 ０、１ ］
ｔ５：［０、０、 １、０、 ０、１ ］
ｔ６：［０、０、 ０、１、 ０、１ ］
ｔ7： ［０、０、 ０、１、 １、０ ］
・・・（１）
すなわち、Ｎｄ（Ｎｄｂ）からは、３クロックサイクル０がつづき、次に３クロックサイクル１がつづき、Ｃｋの６クロックサイクル（ｔ１〜ｔ６）を１サイクルとする６分周クロック信号が出力される。
Ｄ６７＝１、Ｄ７８＝０のとき、ＦＦ１０１→ＦＦ１０２→ＦＦ１０３→ＦＦ１０５からＦＦ１０１へ帰還される。ＦＦ１０４の出力は０（Ｌｏｗ）固定である。ＮＯＲゲート１０８の入力Ｎｅは０（Ｌｏｗ）固定であるため、ＮＯＲゲート１０８はＦＦ１０３の出力（Ｎｃ）を反転した信号をＮｃ２に出力する。
クロックサイクルｔ０で、ＦＦ１０１、ＦＦ１０５、ＦＦ１０４の値がともに１とする。ｔ０以降のクロックサイクルにおけるノードＮａ、Ｎａ２、Ｎｅ、Ｎｃ２、Ｎｄ、Ｎｄｂの値は以下のようになる。
Ｃｋ：［Na、Nｂ、Nb2、Nｃ、Nc2、Nd、Ndb］
ｔ０：［０、０、 ０、 ０、 １、 ０、１ ］
ｔ１：［０、０、 ０、 ０、 １、 １、０ ］
ｔ２：［１、０、 ０、 ０、 １、 １、０ ］
ｔ３：［１、１、 １、 ０、 １、 １、０ ］
ｔ４：［１、１、 １、 １、 ０、 １、０ ］
ｔ５：［１、１、 １、 １、 ０、 ０、１ ］
ｔ６：［０、１、 １、 １、 ０、 ０、１ ］
ｔ７：［０、０、 ０、 １、 ０、 ０、１ ］
ｔ８：［０、０、 ０、 ０、 １、 ０、１ ］
ｔ９：［０、０、 ０、 ０、 １、 １、０ ］
・・・ （２）
Ｎｄ（Ｎｄｂ）からは、４クロックサイクル続いて０、次に４クロックサイクル続いて１が出力され、Ｃｋの８クロックサイクル（例えばｔ１〜ｔ８）分を１サイクルとする８分周クロック信号が出力される。
Ｄ６７＝１、Ｄ７８＝１のとき、ＦＦ１０１→ＦＦ１０２→ＡＮＤゲート１０６→ＦＦ１０３と、ＦＦ１０１→ＡＮＤゲート１０７→ＦＦ１０４とが、ＮＯＲゲート１０８を介してＦＦ１０５に入力され、ＦＦ１０１へ帰還される。クロックサイクルｔ０で、ＦＦ１０１〜ＦＦ１０５の値がともに０とする。ｔ０以降のクロックサイクルにおけるノードＮａ、Ｎｂ、Ｎｂ２、Ｎｃ、Ｎａ２、Ｎｅ、Ｎｃ２、Ｎｄの値は以下のようになる。
Ｃｋ：［Na、Nb、Nb2、Nc、Na2、Ne、Nc2、Nd、Ndb］
ｔ０：［０、０、０、 ０、０、 ０、１、 ０、１ ］
ｔ１：［０、０、０、 ０、０、 ０、１、 １、０ ］
ｔ２：［１、０、０、 ０、１、 ０、１、 １、０ ］
ｔ３：［１、１、１、 ０、１、 １、０、 １、０ ］
ｔ４：［１、１、１、 １、１、 １、０、 ０、１ ］
ｔ５：［０、１、１、 １、０、 １、０、 ０、１ ］
ｔ６：［０、０、０、 １、０、 ０、０、 ０、１ ］
ｔ７：［０、０、０、 ０、０、 ０、１、 ０、１ ］
ｔ８：［０、０、０、 ０、０、 ０、１、 １、０ ］
ｔ９：［１、０、０、 ０、１、 ０、１、 １、０ ］
ｔ10：［１、１、１、 ０、１、 １、０、 １、０ ］
ｔ11：［１、１、１、 １、１、 １、０、 ０、１ ］
・・・ （３）
Ｎｄｂからは、４クロックサイクル１がつづき、次に３クロックサイクル０がつづき、Ｃｋの７クロックサイクル（例えばｔ１〜ｔ７）分を１サイクルとする７分周クロック信号が出力される。
Ｄ６７＝０、Ｄ７８＝０のとき、ＡＮＤゲート１０６、１０７の出力Ｎｂ２、Ｎａ２は０（Ｌｏｗ）固定となる。初期状態でＦＦ１０１〜１０５が１とすると、以下のような動作となる。
Ｃｋ：［Na、Nb、Nb2、Nc、Na2、Ne、Nc2、Nd、Ndb］
ｔ０：［１、１、０、 １、０、 １、０、 １、１ ］
ｔ１：［１、１、０、 ０、０、 ０、１、 ０、０ ］
ｔ２：［０、１、０、 ０、０、 ０、１、 １、０ ］
ｔ３：［１、１、０、 ０、０、 ０、１、 １、０ ］
ｔ４：［１、１、０、 ０、０、 ０、１、 １、０ ］
・・・ （４）
上記の通り、Ｄ６７＝０、Ｄ７８＝０のとき、Ｎｄｂは１から０にリセットされ、０固定となる。本実施例において、ＦＦ１０１〜１０５をセット又はリセットする端子は不要とされる。
図１において、ＦＦ１０３の出力（Ｎｃ）をインバータ１０９で反転した信号Ｎｃｂ、ＦＦ１０５の出力（Ｎｄ）をインバータ１１０で反転した信号Ｎｄは、分周数の切替信号の発生タイミングとして用いられ、後述されるセレクタ（図４）に入力される。
次に、本発明の別の実施例を説明する。図３は、図１の分周回路（ＤＩＶ６７８）１００と、分周数切替回路（ＳＥＬ）２００の接続例を示す図である。
分周数切替回路（ＳＥＬ）２００は、外部から信号Ｓ７８、Ｓ６７を入力し、Ｆ６７、Ｆ７８を分周回路（ＤＩＶ６７８）１００の制御端子Ｄ６７、Ｄ７８として入力し、分周回路（ＤＩＶ６７８）１００の出力Ｎｃｂ、Ｎｄを、分周数の切替信号の発生タイミングとして、端子Ｔ７８、Ｔ６７にそれぞれ入力する。分周回路（ＤＩＶ６７８）１００はクロック信号Ｃｋで駆動され、分周数切替回路（ＳＥＬ）２００に入力されるＳ７８、Ｓ６７に応じて、出力端子Ｎｄｂから、クロック信号Ｃｋを６．２５分周したクロック信号、又は、７．５分周したクロック信号を出力する。
分周数切替回路（ＳＥＬ）２００は、分周回路（ＤＩＶ６７８）１００において６分周を３回つづけ、次に７分周に１回動作させ、再び６分周を３回つづける切替えを行うことで６．２５分周クロックを出力する。あるいは、分周数切替回路（ＳＥＬ）２００は、分周回路（ＤＩＶ６７８）１００において７分周と８分周動作を交互に切り替えることで、７．５分周クロックを出力する。分周数切替回路（ＳＥＬ）２００は、分周回路（ＤＩＶ６７８）１００の出力Ｎｄ、Ｎｃｂを用いて、分周回路（ＤＩＶ６７８）１００における分周数の切替える信号Ｄ６７、Ｄ７８の発生タイミングを生成する。
図４は、図３の分周数切替回路（ＳＥＬ）２００の回路構成の一例を示す図である。図４を参照すると、ＦＦ２０１、２０２、２０３、ＮＡＮＤゲート２０４、２０５、２０６、インバータ２０７、２０８を備えている。
端子Ｔ６７は、図１、図３の分周回路（ＤＩＶ６７８）１００の端子Ｎｃｂに接続され、端子Ｔ７８は、図１、図３の分周回路（ＤＩＶ６７８）１００の端子Ｎｄに接続される。
ＦＦ２０１は、ＦＦ２０２の出力ＮＳ２をインバータ２０７で反転した信号をデータ入力端子ｄに入力し、Ｔ６７をサンプリングクロックとしてその立ち上がりエッジでサンプルする。ＦＦ２０２は、ＦＦ２０１の出力ＮＳ１をデータ入力端子ｄに入力し、Ｔ６７をサンプリングクロックとしてその立ち上がりエッジでサンプルする。ＮＡＮＤ２０４は、ＦＦ２０１の出力ＮＳ１とＦＦ２０２の出力ＮＳ２を入力し、ＮＡＮＤ２０５はＮＡＮＤ２０４の出力とｓｅｌ６７を入力し、ＮＡＮＤ演算結果をＦ６７として出力する。
ＦＦ２０１の出力ＮＳ１とＦＦ２０２の出力ＮＳ２がともにＴ６７のサイクルｔ０で０にあるとして、ｓｅｌ６７が１のとき、Ｔ６７の信号の立ち上がりエッジに応答して、
T67：［NS1、NS2、NAND204出力、NAND205出力］は、
ｔ０：［０、０、１、０］
ｔ１：［１、０、１、０］
ｔ２：［１、１、０、１］
ｔ３：［０、１、１、０］
ｔ４：［０、０、１、０］
ｔ５：［１、０、１、０］
ｔ６：［１、１、０、１］
・・・ （５）
となり、ＮＡＮＤ２０５出力Ｆ６７からは、Ｔ６７を４分周した信号が出力される。
ＦＦ２０３は、ＦＦ２０３の出力ＮＳ３をインバータ２０８で反転した信号をデータ入力端子ｄに入力し、Ｔ７８をサンプリングクロックとしてその立ち上がりエッジに応答してサンプルする。ＮＡＮＤ２０６は、ＦＦ２０３の出力ＮＳ３とｓｅｌ７８のＮＡＮＤ演算結果をＦ７８として出力する。ＳＥＬ７８が１（Ｈｉｇｈ）のとき、Ｆ７８から、Ｔ７８を２分周した信号が出力される。
図５は、図３の回路の詳細を示す図であり、図３の分周回路（ＤＩＶ６７８）１００と分周数切替回路（ＳＥＬ）２００を、それぞれ図１、図４の回路構成に展開した図である。ＮＡＮＤ２０５の出力Ｆ６７は、Ｄ６７として、ＡＮＤゲート１０６に入力される。また、ＦＦ１０３の出力Ｎｃをインバータ１０９で反転した信号がＴ７８としてＦＦ２０３に入力される。
図６は、図５の回路の動作モードを示す。Ｓ６７、Ｓ７８の設定により、６．２５分周と７．５分周がノード：Ｎｄｂに出力される。（Ｓ６７、Ｓ７８）＝（１、０）のとき６．２５分周モード、（Ｓ６７、Ｓ７８）＝（０、１）のとき７．５分周モードである。
６．２５分周モードでは、６分周を３回動作させ、７分周を１回の割合で動作させ、分周数を時分割で切替え、（６×３＋７）／４＝２５＝６．２５、すなわち時間平均で６．２５分周とする。７．５分周モードでは、７分周を１回、８分周を１回の割合で分周数を時分割で切替え、（７＋８）／２＝７．５，時間平均で７．５分周とする。
図６を参照すると、６．２５分周モードでは、Ｓ６７＝１、Ｓ７８＝０より、ＮＡＮＤ２０６の出力は１（Ｈｉｇｈ）固定となり、ＡＮＤゲート１０７は、ＦＦ１０１の出力（Ｎａ）をＦＦ１０４のデータ入力端子ｄに伝達する。また、Ｓ６７＝１より、ＮＡＮＤ２０５は、ＮＡＮＤ２０４の出力の反転、すなわち、ＮＳ１とＮＳ２のＡＮＤ演算結果（したがって、Ｔ６７（＝Ｎｄ）の４分周結果）をＦ６７（Ｄ６７）としてＡＮＤゲート１０６の一の入力端子に入力する。すなわち、分周回路（ＤＩＶ６７８）１００のＡＮＤゲート１０６には、Ｆ６７としてＴ６７の１出力の周期を４分周した周期で１が入力され、その他は０が入力される。ＡＮＤゲート１０６への入力Ｆ６７が０の時は、ＦＦ１０１→ＦＦ１０４→ＦＦ１０５→ＦＦ１０１の６分周回路として動作し、ＡＮＤゲート１０６への入力Ｆ６７が１の時は、ＦＦ１０１→ＦＦ１０２→ＦＦ１０３の出力（Ｎｃ）と、ＦＦ１０１→ＦＦ１０４の出力（Ｎｅ）を入力とするＮＯＲゲート１０８での演算結果が、ＦＦ１０５のデータ入力端子ｄに入力され、ＦＦ１０１に帰還される７分周回路として動作する。
図７に、６．２５分周時における図５のＣｋ１、Ｔ６７、Ｆ６７、Ｎｄｂのタイミング波形を示す。Ｆ６７は、Ｔ６７を４分周した信号を出力する。Ｔ６７は、７分周サイクル１回＋６分周サイクル連続３回を基本サイクルとして繰り返す。
次に、図５における７．５分周動作を説明する。Ｓ６７＝０、Ｓ７８＝１より、図５のＮＡＮＤ２０５の出力は１（Ｈｉｇｈ）固定となる。Ｓ７８＝１より、ＮＡＮＤ２０６は、ＦＦ２０３の出力ＮＳ３の反転値をＦ７８（Ｄ７８）としてＡＮＤゲート１０７に入力する。ＡＮＤゲート１０７には、Ｔ７８（＝Ｎｃｂ：Ｎｃの反転信号）の立ち上がりエッジに応答して０と１とを交互に繰り返す信号Ｆ７８が入力される。
ＡＮＤゲート１０７への入力Ｆ７８が１の時は、パスＦＦ１０１→ＦＦ１０２→ＦＦ１０３の出力（Ｎｃ）と、パスＦＦ１０１→ＦＦ１０４の出力（Ｎｅ）を入力とするＮＯＲゲート１０８での演算結果が、ＦＦ１０５のデータ入力端子ｄに入力され、ＦＦ１０１に帰還される、７分周回路として動作する。ＡＮＤゲート１０７への入力Ｆ７８が０の時は、ＦＦ１０１→ＦＦ１０２→ＦＦ１０３→ＦＦ１０４の出力がＦＦ１０１に帰還される８分周回路として動作する。
図８に、７．５分周時における図５のＣｋ１、Ｔ７８、Ｆ７８、Ｎｄｂのタイミング波形を示す。Ｆ７８は、Ｔ７８（＝Ｎｃｂ）の立ち上がりエッジに応答して０と１とを交互に繰り返す。Ｆ７８が１（Ｈｉｇｈ）から０（Ｌｏｗ）に遷移すると、Ｎｄｂには、該遷移タイミングの次のクロックサイクルから８分周クロック信号が出力され、Ｆ７８が０（Ｌｏｗ）から１（Ｈｉｇｈ）に遷移すると、Ｎｄｂには、該遷移タイミングの次のクロックサイクルから７分周クロック信号が出力される。
図３乃至図５を参照して説明した前記実施例の分周回路（ＤＩＶＣ）３００においては、分周数切替回路（ＳＥＬ）２００によって分周回路（ＤＩＶ６７８）１００の分周数を切替え制御することで、分周回路（ＤＩＶ６７８）１００から、分周数が小数の分周クロックを出力している。この場合、分周数の切替により、分周回路（ＤＩＶ６７８）１００からの分周クロックの周波数スペクトル成分には、スプリアス成分が含まれる。以下では、本発明のさらに別の実施例として、図３乃至図５を参照して説明した前記実施例の分周回路（ＤＩＶＣ）３００を用いてスプリアス成分がない（スプリアスフリーな）、小数分周クロックを生成する構成について説明する。
図９は、本発明のさらに別の実施例の構成を示す図である。図９を参照すると、本実施例においては、図３乃至図５を参照して説明した回路（ＤＩＶＣ）３００に対して、多相クロック信号Ｃｋ１、Ｃｋ２、Ｃｋ３、Ｃｋ４（互いに位相が９０度シフトした４相クロック）を用意し、クロック信号Ｃｋ１を、図１、図３の分周回路（ＤＩＶ６７８）１００のクロックとして入力する。分周回路（ＤＩＶ６７８）１００の端子Ｎｄｂからの出力Ｎｄ１を入力し、クロック信号Ｃｋ２で駆動されるシフト回路（ＳＦＴ）４００１と、シフト回路４００１の出力を入力し、クロック信号Ｃｋ３で駆動されるシフト回路（ＳＦＴ）４００２と、シフト回路４００２の出力ｑとＣｋ４を入力するシフト回路（ＳＦＴ）４００３と、分周回路（ＤＩＶ６７８）１００の出力（Ｎｄ１）とシフト回路４００１の出力（Ｎｄ２）を入力とするＮＡＮＤゲート５０１と、Ｎｄ１とシフト回路４００２のｎ２出力であるＮｄ３ａを入力とするＮＡＮＤゲート５０２と、シフト回路４００２の出力（Ｎｄ３）とシフト回路４００３の出力（Ｎｄ４）を入力とするＮＡＮＤゲート５０３と、ＮＡＮＤゲート５０１、５０３の出力を入力とするＮＯＲゲート５０４を備えている。
シフト回路４００１は、ＮｄｂをＣｋ２（Ｃｋ１から９０度位相が遅れる）で所定クロックサイクル分（例えばＣｋ２の６クロックサイクル）遅延させた信号Ｎｄ２を端子ｑから出力する。
シフト回路４００２は、シフト回路４００１の出力Ｎｄ２をＣｋ３（Ｃｋ２から９０度位相が遅れる）で所定サイクル（例えば１クロックサイクル）分遅延させた信号Ｎｄ３ａをｎ２端子から出力し、Ｎｄ２をＣｋ３で所定サイクル（例えば６クロックサイクル）分遅延させた信号Ｎｄ３を端子ｑから出力する。
信号Ｎｄ３ａは、Ｎｄ１をＣｋ１の立ち上がりエッジから７．５クロックサイクル分遅延させた信号である。ＮＡＮＤゲート５０２は、Ｎｄ１とＮｄ１をＣｋ１ベースに換算して７．５クロックサイクル分遅延させた信号Ｎｄ３ａのＮＡＮＤ演算をとり演算結果を、７．５分周クロックとして端子Ｎ７５に出力する。
シフト回路４００３は、シフト回路４００２の出力Ｎｄ３をＣｋ４で所定クロックサイクル分（例えば６クロックサイクル）分遅延させた信号Ｎｄ４を端子１から出力する。シフト回路４００１〜４００３は同一構成とされる。
なお、図９において、６．２５分周出力N625は、以下の論理式で与えられる。
N625=NOR(NAND(Nd1,Nd2),NAND(Nd3,Nd4))=AND(Nd1,Nd2,Nd3,Nd4)
・・・（６）
図１０は、図９のシフト回路４００１〜４００３の構成の一例を示す図である。図１０を参照すると、カスケード接続された７段のＦＦ４０１〜４０７を備え、初段のＦＦ４０１は、入力されるクロック信号ｃをインバータ４０８で反転したクロック信号の立ち上がりエッジ（クロック信号ｃの位相を１８０度遅らせたタイミング）に応答してデータ入力端子ｄの信号をサンプル出力する。すなわち、初段のＦＦ４０１では、クロックサイクルの開始時点でなく中央付近（１８０度遅れたタイミング）でデータをサンプルするようにしている（セットアップタイム等を考慮し、安定した状態でのデータをサンプルする)。
２段目以降のＦＦ４０２〜４０７は、クロック信号ｃの立ち上がりエッジに応答して前段のＦＦ４０１〜４０６の出力をそれぞれサンプルする。２段のＦＦ４０２のデータ出力端子ｑは、ｎ２として取り出される。ｎ２には、データ入力端子ｄに入力される信号を、ＦＦ４０１において、クロック信号ｃの立ち上がりエッジから１８０度遅れたタイミングでサンプルした結果を、ＦＦ４０２において、次のクロックサイクルの立ち上がりエッジに応答してサンプルした信号が出力される。すなわち、ｎ２からは、ＦＦ４０１のデータ入力端子ｄに入力される信号を、クロック信号ｃに関して１クロックサイクル分遅延させた信号が出力される。ＦＦ４０７からは、ＦＦ４０１のデータ入力端子ｄに入力される信号を、クロック信号ｃに関して６クロックサイクル分遅延させた信号が出力される。
図１１は、図９の動作を示す図である。Ｓ６７＝１、Ｓ７８＝０のとき、Ｎ６２５から、６．２５分周クロック（スプリアスフリー）が出力される。
Ｓ６７＝０、Ｓ７８＝１のとき、Ｎ７５から、７．５分周クロック（スプリアスフリー）が出力される。
図１２は、図９において、７．５分周動作時（Ｓ６７＝０、Ｓ７８＝１）のＣｋ３、Ｃｋ１、Ｎｄ３ａ、Ｎｄ１、Ｎ７５のタイミング波形を示す図である。Ｃｋ３はＣｋ１の逆相クロックである。クロック信号Ｃｋ１で駆動される回路（ＤＩＶＣ）３００の分周回路（ＤＩＶ６７８）１００の出力Ｎｄ１は、クロック信号Ｃｋ１の立ち上がりのタイミングｔａからのクロック信号Ｃｋ１の８サイクル期間にわたって８分周波形（００００１１１１）を出力し、続いて７分周波形（０００１１１１）を出力する。すなわち、タイミングｔａからクロック信号Ｃｋ３の立ち上がりのタイミングｔｂよりＣｋ１の立ち上がりエッジまでの半クロックサイクル分までが８分周波形出力期間となり、続いてタイミングｔｃまで７分周波形（０００１１１１）を出力する。なお、図１２において、タイミングｔａとｔｂ間、タイミングｔｂとｔｃ間の時間区間はともに７．５クロックサイクルである。
シフト回路４００１は、クロック信号Ｃｋ１から９０度おくれたクロック信号Ｃｋ２でＮｄ１を６クロックサイクル分遅らせ、シフト回路４００２では、シフト回路４００１の出力Ｎｄ２を受け、Ｎｄ２をクロック信号Ｃｋ３で１クロックサイクル分遅延させた信号Ｎｄ３ａを出力する。したがって、タイミングｔｂは、Ｎｄ３ａの７分周波形から８分周波形への切替タイミングとなる。Ｎｄ３ａのタイミングｔｂからの８分周波形（００００１１１１）は、Ｎｄ１のタイミングｔａからの８分周波形（００００１１１１）を、クロック信号Ｃｋ２で６クロックサイクル、クロック信号Ｃｋ３で１クロックサイクル期間分遅延させた信号に対応する。Ｎｄ１とＮｄ３ａのＮＡＮＤ出力Ｎ７５はタイミングｔｂで０から１に遷移する。
分周回路（ＤＩＶ６７８）１００の出力Ｎｄ１は、タイミングｔｃで、７分周波形から次の８分周波形に切り替わる。Ｎｄ３ａは、タイミングｔｃにおいて１であり、クロック信号Ｃｋ３の次の立ち上がりエッジまでの半サイクル分１である。Ｎｄ１とＮｄ３ａのＮＡＮＤ出力Ｎ７５はタイミングｔｃで０から１に遷移する。
図１２に示すように、クロック信号Ｃｋ１の立ち上がりのタイミングｔａにおいてＮ７５は０から１に遷移し、タイミングｔａから４サイクル１となり、つづく３．５クロックサイクル分０となり７．５分周波形を出力し、クロック信号Ｃｋ３の立ち上がりのタイミングｔｂにおいてＮ７５は０から１に遷移し、タイミングｔｂから連続４サイクル１となり、つづく３．５クロックサイクル分０となり、クロック信号Ｃｋ１の立ち上がりのタイミングｔｃにおいて、Ｎ７５は０から１に遷移し、７．５分周波形を出力する。すなわち、Ｎ７５からは、タイミングｔａ（クロック信号Ｃｋ１の立ち上がりエッジ）から７．５クロック目のタイミングｔｂ（Ｃｋ３の立ち上がりエッジ、したがってＣｋ１の立ち下りエッジ）までの７．５サイクルで規定される７．５分周波形、タイミングｔｂから７．５クロック目のタイミングｔｃ（Ｃｋ１の立ち上がりエッジ）までの７．５サイクルで規定される７．５分周波形が、切れ目なく出力される。換言すれば、N７５からはＣｋ１を７．５分周した周波数成分のクロック信号のみが出力されることになり、スプリアスフリーな７．５分周クロック信号が得られる。
図１３は、図９において、６．２５分周動作時（Ｓ６７＝１、Ｓ７８＝０）のＣｋ４、Ｃｋ３、Ｃｋ２、Ｃｋ１、Ｎｄ４、Ｎｄ３、Ｎｄ２、Ｎｄ１、Ｎ６２５のタイミング波形を示す図である。クロック信号Ｃｋ１で駆動される回路（ＤＩＶＣ）３００の分周回路（ＤＩＶ６７８）１００の出力Ｎｄ１は、７分周波形（０００１１１１）１回と、６分周波形（０００１１１）連続３回を時分割で繰り返し出力する。
Ｎｄ２は、Ｎｄ１をクロック信号Ｃｋ２（Ｃｋ１から９０度遅れる）で６サイクル期間分遅延させた信号である。例えばクロック信号Ｃｋ１の立ち上がりエッジのタイミングｔａにおけるＮｄ１の１から０への立ち下がり（Ｎｄ１の立ち下がりエッジａ参照）は、タイミングｔａから、クロック信号Ｃｋ２の７回目の（したがって、Ｃｋ２で６サイクル期間分遅れた）立ち上がりエッジのタイミングｔｃで、Ｎｄ２に出力される（Ｎｄ２の立ち下がりエッジｃ参照）。
Ｎｄ３は、Ｎｄ２をＣｋ３（Ｃｋ１から１８０度遅れる）で６サイクル期間分遅らせた信号である。例えばクロック信号Ｃｋ２の立ち上がりエッジのタイミングｔｃにおけるＮｄ２の１から０への立ち下がり（Ｎｄ２の立ち下がりエッジｃ参照）は、タイミングｔｃからクロック信号Ｃｋ３の７回目の立ち上がりエッジのタイミングｔｅでＮｄ３に出力される（Ｎｄ３の立ち下がりエッジｅ参照）。
Ｎｄ４は、Ｎｄ３をＣｋ４（Ｃｋ１から２７０度遅れる）で６サイクル期間分遅らせた信号である。例えばクロック信号Ｃｋ３の立ち上がりエッジのタイミングｔｅにおけるＮｄ３の１から０への立ち下がり（Ｎｄ２の立ち下がりエッジｃ参照）は、タイミングｔｅからクロック信号Ｃｋ４の７回目の立ち上がりエッジのタイミングｔｇでＮｄ３に出力される（Ｎｄ３の立ち下がりエッジｇ参照）。
Ｎｄ６２５はＮｄ１、Ｎｄ２、Ｎｄ３、Ｎｄ４が全て１のとき１、その他の場合０となる。Ｎｄ６２５は、タイミングｔａのＣｋ１の立ち上がりからタイミングｔｂのＣｋ４の立ち上がりまでの３．７５クロックサイクルが０、タイミングｔｂからｔｃまでの２．５クロックサイクルが０となり、３．７５クロックサイクル＋２．５クロックサイクル＝６．２５となり、６．２５分周クロック信号が切れ目なく出力される。換言すれば、Ｎ６．２５からはＣｋ１を６．２５分周した周波数成分のクロック信号のみが出力されることになり、スプリアスフリーな６．２５分周クロック信号が得られる。
図３、図５の分周回路（ＤＩＶＣ）３００、図９の分周回路（ＤＩＶＮ）は、自己復帰（リセットフリー）であることを特徴としている。自己復帰動作になるか否かは、全ＦＦに対する回路の状態を全て想定し、いずれの場合も正常ループ状態に戻るかどうかを確認することによって確認している。
一例として、図１４に、図９の分周回路（ＤＩＶＮ）において、異常状態から正常状態に戻る際の波形を示す。図５または図１と図４において、７．５分周モード、すなわち、Ｓ６７を０、Ｓ７８を１に固定した場合において、ノード［Ｎａ、Ｎｂ、Ｎｃ、Ｎｄ、Ｎｅ、ＮＳ１、ＮＳ２、ＮＳ３］が［１、１、０、０、０、０、０、１］の状態からスタートした場合の波形である。この場合、図９におけるシフト（ＳＦＴ）回路４００１〜４００３（図１０参照）内のＦＦはいずれの状態であっても、ノードＮｄ１の値をシフトするだけなので、同様に、正常状態に戻る。すなわち、ＦＦには、不定状態を既知状態にセット又はリセットする端子を設ける必要はない。
本実施例の作用効果を説明する。
本実施例においては、コアとなる６、７、８分周回路を５つのＦＦおよび数個の論理回路で構成している。素子数が少なく、回路面積の縮減、消費電力を低減する。
また、コアの分周回路のＦＦ数を減らすことにより不定状態を削減することができ、自己復帰が可能となる。追加回路なしで自己復帰型すなわちリセットフリーの６、７、８分周切り替え回路を実現することができる。これにより、さらに簡単な切り替え回路で６．２５分周または７．５分周回路を実現することができる。
さらには、４相の多相クロックを用いることにより、スプリアスフリーの６．２５分周回路および７．５分周回路を実現する。いずれの場合も、素子数が少ないため、面積で消費電力が小さく、自己復帰型すなわちリセットフリーの分周回路を実現することができる。
なお、上記実施例では、分周数が小数部を含む分周回路として、６．２５分周（スプリアス成分有り、無し）、７．５分周（スプリアス成分有り、無し）について説明したが、例えば６．２５分周信号をさらに２分周して１２．５分周信号を生成するようにしてもよいことは勿論である。また、６分周と７分周を、時分割でｐ回、ｑ回切り替えることで、６と７の間の任意の分周数を得るようにしてもよいことは勿論である。７分周と８分周についても同様のことが言える。
なお、上記の特許文献１乃至３の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
（Ａ）は本発明の一実施例の回路構成を示す図である。（Ｂ）は動作モードを示す図である。 （Ａ）は本発明の一実施例の動作モードを示す図である。（Ｂ）はタイミング波形を示す図である。 本発明の第２の実施例の回路構成を示す図である。 図３のＳＥＬの回路構成を示す図である。 図３の回路構成を示す図である。 図５の動作モードを示す図である。 図５においてモードｄｉｖ−６．２５のタイミング波形を示す図である。 図５においてモードｄｉｖ−７．５のタイミング波形を示す図である。 本発明の第３の実施例の回路構成を示す図である。 図９のシフト回路の構成の一例を示す図である。 図９のシフト回路の動作モードを示す図である。 図９においてモードｄｉｖ−７．５のタイミング波形を示す図である。 図９においてモードｄｉｖ−６．２５のタイミング波形を示す図である。 図９において自己復帰例のタイミング波形を示す図である。 特許文献１に開示された分周回路の構成を示す図である。 特許文献１に開示される１．５分周回路の回路構成を示す図である。
符号の説明
１００ 分周回路（ＤＩＶ６７８）
１０１〜１０５、２０１〜２０３、４０１〜４０７ ＦＦ
１０６、１０７ ＡＮＤ
１０８ ＮＯＲ
１０９、１１０、２０７、２０８、４０８、４０９ インバータ
２００ 分周数切替回路（ＳＥＬ）
２０４、２０５、２０６ ＮＡＮＤゲート
３００ 分周回路（ＤＩＶＣ）
４００ シフト回路（ＳＦＴ）
５０１、５０２、５０３ ＮＡＮＤゲート
５０４ ＮＯＲゲート

Claims (12)

  1. クロック信号を共通入力とし、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジのうちの予め定められたエッジ（「有効エッジ」という）に応答して入力信号をサンプルして出力する第１乃至第５のフリップフロップを備え、
    前記第１のフリップフロップの出力信号は前記第２のフリップフロップに入力され、
    前記第２のフリップフロップの出力信号と第１の制御信号とを入力し、前記第１の制御信号が第１の値のとき、前記第２のフリップフロップの出力信号を出力し、前記第１の制御信号が第２の値のとき所定の固定値を出力する第１の論理ゲートと、
    前記第１のフリップフロップの出力信号と第２の制御信号とを入力し、前記第２の制御信号が第１の値のとき、前記第１のフリップフロップの出力信号を出力し、前記第２の制御信号が第２の値のとき、所定の固定値を出力する第２の論理ゲートと、
    を備え、
    前記第３のフリップフロップは前記第１の論理ゲートの出力信号を入力し、
    前記第４のフリップフロップは前記第２の論理ゲートの出力信号を入力し、
    前記第３フリップフロップの出力信号と前記第４のフリップフロップの出力信号を入力し２つの入力がともに第２の値のとき第１の値を出力する第３の論理ゲートを備え、
    前記第５のフリップフロップは前記第３の論理ゲートの出力信号を入力し、前記第５のフリップフロップの出力信号は前記第１のフリップフロップに帰還入力される、ことを特徴とする分周回路。
  2. 前記第５のフリップフロップの出力からは、
    前記第１の制御信号が第１の値、及び、前記第２の制御信号が第２の値のとき、８分周信号、
    前記第１の制御信号が第１の値、及び、前記第２の制御信号が第１の値のとき、７分周信号、
    前記第１の制御信号が第２の値、及び、前記第２の制御信号が第１の値のとき、６分周信号、
    が出力される、ことを特徴とする請求項１記載の分周回路。
  3. 請求項１又は２記載の分周回路を備え、
    前記第５のフリップフロップの出力又は反転出力を分周出力とし、
    分周数を設定するための第３、第４の制御信号を入力し、前記第５のフリップフロップの出力信号と前記第３のフリップフロップの出力信号の反転信号とをそれぞれ第１、第２のタイミング信号として入力し、前記第１、第２のタイミング信号と前記第３、第４の制御信号とに基づき、それぞれ、前記第１、第２の制御信号を生成して前記分周回路に供給する切替回路を備えている、ことを特徴とする分周回路。
  4. 前記切替回路は、前記第３、第４の制御信号がそれぞれ第１、第２の値のとき、前記第１のタイミング信号を４分周した信号を生成して前記第１の制御信号として出力し、
    前記第３、第４の設定信号がそれぞれ第２、第１の値のとき、前記第２のタイミング信号を２分周した信号を生成して前記第２の制御信号として出力し、
    前記第３、第４の制御信号がそれぞれ第１、第２の値のとき、前記第５のフリップフロップから、６分周信号が３回、７分周信号が１回の割合で時分割で出力され、平均６．２５分周の信号が出力され、
    前記第３、第４の制御信号がそれぞれ第２、第１の値のとき、前記第５のフリップフロップから、７分周信号が１回、８分周信号が１回の割合で時分割で出力され、平均７．５分周の信号が出力される、ことを特徴とする請求項３記載の分周回路。
  5. 前記切替回路は、前記第１のタイミング信号をクロック入力とし、前記クロック入力の有効エッジに応答して入力信号をサンプル出力する第６及び第７のフリップフロップを備え、
    前記第７のフリップフロップは、前記第６のフリップフロップの出力信号を入力し、出力の反転信号が、前記第６のフリップフロップに帰還入力され、
    前記第６及び第７のフリップフロップの出力を入力し２つの入力がともに第１の値のとき第２の値を出力する第４の論理ゲートと、
    前記第３の制御信号と前記第４の論理ゲートの出力信号を入力し２つの入力がともに第１の値のとき第２の値を出力する第５の論理ゲートと、
    を備え、
    前記第５の論理ゲートの出力が前記第１の制御信号とされ、
    前記第２のタイミング信号をクロック入力とし、前記クロック入力の有効エッジに応答して、出力の反転信号をサンプルする第８のフリップフロップと、
    前記第４の制御信号と前記第８のフリップフロップの出力信号を入力し２つの入力がともに第１の値のとき第２の値を出力する第６の論理ゲートと、
    を備えている、ことを特徴とする請求項３又は４記載の分周回路。
  6. 第１乃至第４相クロックを入力とし、
    前記第１乃至第５のフリップフロップは、前記第１相クロックを入力し、前記第５のフリップフロップの反転信号を第１の出力信号とし、
    第２相クロックを入力クロックとして受け、前記第１の出力信号を前記第２相クロックで第１クロックサイクル分遅延させた第２の出力信号を出力する第１のシフト回路と、
    第３相クロックを入力クロックとして受け、前記第２の出力信号を前記第３相クロックで第２のクロックサイクル分、及び、前記第１のクロックサイクル分それぞれ遅延させた第３、第４の出力信号を出力する第２のシフト回路と、
    第４相クロックを入力クロックとして受け、前記第４の出力信号を前記第４相クロックで前記第１のクロックサイクル分遅延させた第５の出力信号を出力する第３のシフト回路と、
    前記第１、第２、第４、第５の出力信号をうけ、前記第１、第２、第４、第５の出力信号の論理演算結果を６．２５分周信号として出力する論理回路と、
    前記第１、第３の出力信号の論理演算結果を７．５分周信号として出力する論理回路と、
    を備えたことを特徴とする請求項３乃至５のいずれか１項に記載の分周回路。
  7. 前記第１乃至第３のシフト回路の各々は、入力した信号を、前記入力クロックの反転信号の有効エッジに応答してサンプル出力する初段のフリップフロップと、
    前段のフリップフロップの出力を、前記入力クロックを有効エッジに応答してサンプル出力する複数段のフリップフロップを備えている、ことを特徴とする請求項６記載の分周回路。
  8. 前記第１のクロックサイクルが６クロックサイクル、前記第２のクロックサイクルが１クロックサイクルである、ことを特徴とする請求項６記載の分周回路。
  9. クロック信号を共通入力とし、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジのうちの予め定められたエッジ（「有効エッジ」という）に応答して入力信号をサンプル出力する第１乃至第５のフリップフロップを備え、
    前記第１のフリップフロップの出力信号は前記第２のフリップフロップに入力され、
    前記第２のフリップフロップの出力信号と第１の制御信号とを入力とし、前記第１の制御信号が第１の値のとき、前記第２のフリップフロップの出力信号を出力し、前記第１の制御信号が第２の値のとき所定の固定値を出力する第１の論理ゲートと、
    前記第１のフリップフロップの出力信号と第２の制御信号とを入力とし、前記第２の制御信号が第１の値のとき、前記第１のフリップフロップの出力信号を出力し、前記第２の制御信号が第２の値のとき、所定の固定値を出力する第２の論理ゲートと、
    を備え、
    前記第３のフリップフロップは前記第１の論理ゲートの出力信号を入力し、
    前記第４のフリップフロップは前記第２の論理ゲートの出力信号を入力し、
    前記第３のフリップフロップの出力信号と前記第４のフリップフロップの出力信号を入力とし、これら２つの入力がともに第２の値のとき、第１の値を出力する第３の論理ゲートを備え、
    前記第５のフリップフロップは前記第３の論理ゲートの出力信号を入力し、
    前記第５のフリップフロップの出力信号は前記第１のフリップフロップに帰還入力され、
    前記第５のフリップフロップの出力からは、
    前記第１の制御信号が第１の値、及び、前記第２の制御信号が第２の値のとき、８分周信号、
    前記第１の制御信号が第１の値、及び、前記第２の制御信号が第１の値のとき、７分周信号、
    前記第１の制御信号が第２の値、及び、前記第２の制御信号が第１の値のとき、６分周信号、
    が出力され、
    さらに、
    前記第５のフリップフロップの出力をクロック入力とし、前記クロック入力の有効エッジに応答して入力信号をサンプル出力する第６及び第７のフリップフロップを備え、
    前記第７のフリップフロップは、前記第６のフリップフロップの出力信号を入力し、出力の反転信号が、前記第６のフリップフロップに帰還入力され、
    前記第６及び第７のフリップフロップの出力を入力し２つの入力がともに第１の値のとき第２の値を出力する第４の論理ゲートと、
    前記第３の制御信号と前記第４の論理ゲートの出力信号を入力し２つの入力がともに第１の値のとき第２の値を出力する第５の論理ゲートと、
    を備え、
    前記第５の論理ゲートの出力が前記第１の制御信号とされ、
    前記分周回路の前記第３のフリップフロップの出力の反転信号をクロック入力とし、前記クロック入力の有効エッジに応答して、出力の反転信号をサンプルする第８のフリップフロップと、
    前記第４の制御信号と前記第８のフリップフロップの出力信号を入力し２つの入力がともに第１の値のとき第２の値を出力する第６の論理ゲートと、
    を備え、
    前記第３、第４の制御信号がそれぞれ第１、第２の値のとき、前記第５のフリップフロップからは、６分周信号が３回、７分周信号が１回の割合で時分割で出力され、時間平均で６．２５分周信号が出力され、
    前記第３、第４の制御信号がそれぞれ第２、第１の値のとき、前記第５のフリップフロップからは、７分周信号が１回、８分周信号が１回の割合で時分割で出力され、時間平均で７．５分周信号が出力される、ことを特徴とする分周回路。
  10. 第１乃至第４相クロックを入力とし、
    前記第１乃至第５のフリップフロップは、前記第１相クロックを入力し、前記第５のフリップフロップの反転信号を第１の出力信号とし、
    第２相クロックを入力クロックとして受け、前記第１の出力信号を前記第２相クロックで６クロックサイクル分遅延させた第２の出力信号を出力する第１のシフト回路と、
    第３相クロックを入力クロックとして受け、前記第２の出力信号を前記第３相クロックで１クロックサイクル分、及び、６クロックサイクル分それぞれ遅延させた第３、第４の出力信号を出力する第２のシフト回路と、
    第４相クロックを入力クロックとして受け、前記第４の出力信号を前記第４相クロックで６クロックサイクル分遅延させた第５の出力信号を出力する第３のシフト回路と、
    前記第１、第２の出力信号を入力し前記第１、第２の出力信号の論理演算結果を出力する第１の論理回路と、
    前記第４、第５の出力信号を入力し前記第４、第５の出力信号の論理演算結果を出力する第２の論理回路と、
    前記第１、第２の論理回路の出力信号を入力し前記第１、第２の論理回路の出力信号の論理演算結果を６．２５周信号として出力する第３の論理回路と、
    前記第１、第３の出力信号を入力し前記第１、第３の出力信号の論理演算結果を７．５分周信号として出力する第４の論理回路と、
    を備えたことを特徴とする請求項９記載の分周回路。
  11. 前記第１乃至第３のシフト回路の各々は、入力した信号を、前記入力クロックの反転信号の有効エッジに応答してサンプル出力する初段のフリップフロップと、
    前段のフリップフロップの出力を、前記入力クロックを有効エッジに応答してサンプル出力する６段のフリップフロップを備えている、ことを特徴とする請求項１０記載の分周回路。
  12. 請求項１乃至１１のいずれか１項に記載の分周回路を備えた半導体装置。
JP2008043132A 2008-02-25 2008-02-25 分周回路 Expired - Fee Related JP5097573B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008043132A JP5097573B2 (ja) 2008-02-25 2008-02-25 分周回路
US12/379,465 US7822168B2 (en) 2008-02-25 2009-02-23 Frequency divider circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008043132A JP5097573B2 (ja) 2008-02-25 2008-02-25 分周回路

Publications (2)

Publication Number Publication Date
JP2009201037A JP2009201037A (ja) 2009-09-03
JP5097573B2 true JP5097573B2 (ja) 2012-12-12

Family

ID=40997686

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008043132A Expired - Fee Related JP5097573B2 (ja) 2008-02-25 2008-02-25 分周回路

Country Status (2)

Country Link
US (1) US7822168B2 (ja)
JP (1) JP5097573B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010004747A1 (ja) * 2008-07-09 2011-12-22 パナソニック株式会社 多相クロック分周回路
CN102427363B (zh) * 2011-12-23 2015-02-04 上海贝岭股份有限公司 一种小分频系数的多相多模分频电路
US8704559B2 (en) * 2012-02-21 2014-04-22 Mediatek Singapore Pte. Ltd. Method and system for synchronizing the phase of a plurality of divider circuits in a local-oscillator signal path
US8994431B2 (en) * 2012-06-28 2015-03-31 Silicon Motion Inc. Flip-flop circuit having set/reset circuit
KR102002466B1 (ko) * 2013-05-20 2019-07-23 에스케이하이닉스 주식회사 디지털 카운터
TWI681633B (zh) * 2019-03-06 2020-01-01 瑞昱半導體股份有限公司 用於高頻訊號系統的時序控制裝置及方法
CN110784210B (zh) * 2019-09-11 2023-07-14 芯创智（北京）微电子有限公司 一种分频比为11的电路
CN110830041B (zh) * 2019-11-25 2023-09-15 上海华力微电子有限公司 占空比50%的连续整数分频器及包括其的锁相环电路
CN117081581B (zh) * 2023-08-18 2024-03-22 上海奎芯集成电路设计有限公司 一种同步九分频电路和九分频信号生成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60216629A (ja) * 1984-04-12 1985-10-30 Oki Electric Ind Co Ltd ２モジユラスプリスケ−ラ
JPH01221019A (ja) * 1988-02-29 1989-09-04 Seiko Epson Corp 分周回路
US5020082A (en) * 1988-06-15 1991-05-28 Seiko Epson Corporation Asynchronous counter
FR2677515A1 (fr) * 1991-06-07 1992-12-11 Philips Composants Circuit diviseur de frequence.
JP4150092B2 (ja) * 1997-09-17 2008-09-17 ソニー株式会社 分周回路およびデジタルｐｌｌ回路
US5948046A (en) * 1997-12-15 1999-09-07 Telefonaktiebolaget Lm Ericsson Multi-divide frequency division
JP2001186012A (ja) * 1999-12-27 2001-07-06 Toshiba Corp 分周回路
JP2003124808A (ja) 2001-10-15 2003-04-25 Nec Yamagata Ltd プリスケーラ、分周カウンタ及びｐｌｌ周波数シンセサイザ
US6760397B2 (en) * 2001-11-16 2004-07-06 Koninklijke Philips Electronics N.V. High-speed programmable frequency-divider with synchronous reload
JP2004056717A (ja) 2002-07-24 2004-02-19 Renesas Technology Corp 半導体装置、システムボードおよび多相クロック発生回路
JP3821441B2 (ja) 2004-08-16 2006-09-13 松下電器産業株式会社 プリスケーラ回路
TWI317211B (en) * 2005-12-27 2009-11-11 Memetics Technology Co Ltd Configuration and controlling method of fractional-n pll having fractional frequency divider

Also Published As

Publication number Publication date
US7822168B2 (en) 2010-10-26
JP2009201037A (ja) 2009-09-03
US20090212833A1 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
JP5097573B2 (ja) 分周回路
US8299827B2 (en) High-speed frequency divider and a phase locked loop that uses the high-speed frequency divider
US9608801B2 (en) Programmable frequency divider providing a fifty-percent duty-cycle output over a range of divide factors
JP4063001B2 (ja) 多相クロック生成回路
US7551009B2 (en) High-speed divider with reduced power consumption
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
US20140003570A1 (en) Frequency divider with improved linearity for a fractional-n synthesizer using a multi-modulus prescaler
US6549045B1 (en) Circuit for providing clock signals with low skew
US6906571B1 (en) Counter-based phased clock generator circuits and methods
JP5184680B2 (ja) 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路
US7157953B1 (en) Circuit for and method of employing a clock signal
JP2005333567A (ja) クロック分周器とそのトリガ信号発生回路
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
JP2004056717A (ja) 半導体装置、システムボードおよび多相クロック発生回路
US8466720B2 (en) Frequency division of an input clock signal
JP2006522527A (ja) 直交クロック分周器
US7378885B1 (en) Multiphase divider for P-PLL based serial link receivers
US10560053B2 (en) Digital fractional frequency divider
JP6387896B2 (ja) 分周器
JPH0548433A (ja) 多段分周器
JP2011040934A (ja) 分周回路
JP2003229761A (ja) カウンタ回路およびこれを用いたｐｌｌ回路
CN115632656A (zh) 一种能够多相位、多频率输出的锁相环
TWI388129B (zh) 全數位頻率合成裝置
JP2004328300A (ja) 可変分周器および分周制御方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100611

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120904

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120924

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees