JP5097573B2 - 分周回路 - Google Patents
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Description
前記分周回路は、前記第1相クロックを入力し、前記第5のフリップフロップの反転信号を第1の出力信号とし、
第2相クロックを入力クロックとして受け、前記第1の出力信号を前記第2相クロックで第1クロックサイクル分遅延させた第2の出力信号を出力する第1のシフト回路と、
第3相クロックを入力クロックとして受け、前記第2の出力信号を前記第3相クロックで第2のクロックサイクルと第1のクロックサイクルそれぞれ遅延させた第3、第4の出力信号を出力する第2のシフト回路と、
第4相クロックを入力クロックとして受け、前記第4の出力信号を前記第4相クロックで第1のクロックサイクル分遅延させた第5の出力信号を出力する第3のシフト回路と、
前記第1、第2、第4、第5の出力信号をうけ、前記第1、第2、第4、第5の出力信号の論理演算結果を6.25分周信号として出力する論理回路と、
前記第1、第3の出力信号の論理演算結果を7.5分周信号として出力する論理回路と、を備えた構成としてもよい。
分周回路(100)の分周出力信号(Nd1)と第1のシフト回路(4001)の出力信号(Nd2)との論理演算結果を出力する第1の論理回路(501)と、
第1のシフト回路(4001)の出力信号(Nd2)を受け第3相クロック信号で駆動される第2のシフト回路(4002)と、
分周回路(100)の分周出力信号(Nd1)を第1のシフト回路(4001)及び第2のシフト回路(4002)で所定クロックサイクル(例えば7.5クロックサイクル)遅延させた信号(Nd3a)と分周回路(100)の分周出力信号(Nd1)との論理演算結果を、7.5分周クロック信号として出力する第2の論理回路(502)と、
第3のシフト回路(4003)の出力信号(Nd3)を受け、第4相クロック信号で駆動され、所定クロックサイクル分遅延させて出力する第3のシフト回路(4003)と、
第2のシフト回路(4002)の出力信号(Nd3)と、第3のシフト回路(4003)の出力信号(Nd4)との論理演算をとる第3の論理回路(503)と、
第1、第3の論理回路の出力の論理演算結果を出力する第4の論理回路(504)と、を備えている。
制御信号D67、D78が1、1のとき、7分周、
制御信号D67、D78が1、0のとき、8分周、
制御信号D67、D78が0、1のとき、6分周、
制御信号D67、D78が0、0のときリセット状態となる。なお、論理値1、0は、論理レベルのHigh、Lowにそれぞれ対応する。
FF101→ANDゲート107→FF104→NORゲート108→FF105からFF101へ帰還される。FF103の出力は0(Low)固定であり、NORゲート108の一方の入力Ncは0(Low)固定であるため、NORゲート108はFF104の出力(Ne)を反転した信号をNc2に出力する。
Ck:[Na、Na2、Ne、Nc2、Nd、Ndb]
t0:[0、0、 0、1、 0、1 ]
t1:[0、0、 0、1、 1、0 ]
t2:[1、1、 0、1、 1、0 ]
t3:[1、1、 1、0、 1、0 ]
t4:[1、1、 1、0、 0、1 ]
t5:[0、0、 1、0、 0、1 ]
t6:[0、0、 0、1、 0、1 ]
t7: [0、0、 0、1、 1、0 ]
・・・(1)
Ck:[Na、Nb、Nb2、Nc、Nc2、Nd、Ndb]
t0:[0、0、 0、 0、 1、 0、1 ]
t1:[0、0、 0、 0、 1、 1、0 ]
t2:[1、0、 0、 0、 1、 1、0 ]
t3:[1、1、 1、 0、 1、 1、0 ]
t4:[1、1、 1、 1、 0、 1、0 ]
t5:[1、1、 1、 1、 0、 0、1 ]
t6:[0、1、 1、 1、 0、 0、1 ]
t7:[0、0、 0、 1、 0、 0、1 ]
t8:[0、0、 0、 0、 1、 0、1 ]
t9:[0、0、 0、 0、 1、 1、0 ]
・・・ (2)
Ck:[Na、Nb、Nb2、Nc、Na2、Ne、Nc2、Nd、Ndb]
t0:[0、0、0、 0、0、 0、1、 0、1 ]
t1:[0、0、0、 0、0、 0、1、 1、0 ]
t2:[1、0、0、 0、1、 0、1、 1、0 ]
t3:[1、1、1、 0、1、 1、0、 1、0 ]
t4:[1、1、1、 1、1、 1、0、 0、1 ]
t5:[0、1、1、 1、0、 1、0、 0、1 ]
t6:[0、0、0、 1、0、 0、0、 0、1 ]
t7:[0、0、0、 0、0、 0、1、 0、1 ]
t8:[0、0、0、 0、0、 0、1、 1、0 ]
t9:[1、0、0、 0、1、 0、1、 1、0 ]
t10:[1、1、1、 0、1、 1、0、 1、0 ]
t11:[1、1、1、 1、1、 1、0、 0、1 ]
・・・ (3)
Ck:[Na、Nb、Nb2、Nc、Na2、Ne、Nc2、Nd、Ndb]
t0:[1、1、0、 1、0、 1、0、 1、1 ]
t1:[1、1、0、 0、0、 0、1、 0、0 ]
t2:[0、1、0、 0、0、 0、1、 1、0 ]
t3:[1、1、0、 0、0、 0、1、 1、0 ]
t4:[1、1、0、 0、0、 0、1、 1、0 ]
・・・ (4)
T67:[NS1、NS2、NAND204出力、NAND205出力]は、
t0:[0、0、1、0]
t1:[1、0、1、0]
t2:[1、1、0、1]
t3:[0、1、1、0]
t4:[0、0、1、0]
t5:[1、0、1、0]
t6:[1、1、0、1]
・・・ (5)
となり、NAND205出力F67からは、T67を4分周した信号が出力される。
・・・(6)
101〜105、201〜203、401〜407 FF
106、107 AND
108 NOR
109、110、207、208、408、409 インバータ
200 分周数切替回路(SEL)
204、205、206 NANDゲート
300 分周回路(DIVC)
400 シフト回路(SFT)
501、502、503 NANDゲート
504 NORゲート
Claims (12)
- クロック信号を共通入力とし、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジのうちの予め定められたエッジ(「有効エッジ」という)に応答して入力信号をサンプルして出力する第1乃至第5のフリップフロップを備え、
前記第1のフリップフロップの出力信号は前記第2のフリップフロップに入力され、
前記第2のフリップフロップの出力信号と第1の制御信号とを入力し、前記第1の制御信号が第1の値のとき、前記第2のフリップフロップの出力信号を出力し、前記第1の制御信号が第2の値のとき所定の固定値を出力する第1の論理ゲートと、
前記第1のフリップフロップの出力信号と第2の制御信号とを入力し、前記第2の制御信号が第1の値のとき、前記第1のフリップフロップの出力信号を出力し、前記第2の制御信号が第2の値のとき、所定の固定値を出力する第2の論理ゲートと、
を備え、
前記第3のフリップフロップは前記第1の論理ゲートの出力信号を入力し、
前記第4のフリップフロップは前記第2の論理ゲートの出力信号を入力し、
前記第3フリップフロップの出力信号と前記第4のフリップフロップの出力信号を入力し2つの入力がともに第2の値のとき第1の値を出力する第3の論理ゲートを備え、
前記第5のフリップフロップは前記第3の論理ゲートの出力信号を入力し、前記第5のフリップフロップの出力信号は前記第1のフリップフロップに帰還入力される、ことを特徴とする分周回路。 - 前記第5のフリップフロップの出力からは、
前記第1の制御信号が第1の値、及び、前記第2の制御信号が第2の値のとき、8分周信号、
前記第1の制御信号が第1の値、及び、前記第2の制御信号が第1の値のとき、7分周信号、
前記第1の制御信号が第2の値、及び、前記第2の制御信号が第1の値のとき、6分周信号、
が出力される、ことを特徴とする請求項1記載の分周回路。 - 請求項1又は2記載の分周回路を備え、
前記第5のフリップフロップの出力又は反転出力を分周出力とし、
分周数を設定するための第3、第4の制御信号を入力し、前記第5のフリップフロップの出力信号と前記第3のフリップフロップの出力信号の反転信号とをそれぞれ第1、第2のタイミング信号として入力し、前記第1、第2のタイミング信号と前記第3、第4の制御信号とに基づき、それぞれ、前記第1、第2の制御信号を生成して前記分周回路に供給する切替回路を備えている、ことを特徴とする分周回路。 - 前記切替回路は、前記第3、第4の制御信号がそれぞれ第1、第2の値のとき、前記第1のタイミング信号を4分周した信号を生成して前記第1の制御信号として出力し、
前記第3、第4の設定信号がそれぞれ第2、第1の値のとき、前記第2のタイミング信号を2分周した信号を生成して前記第2の制御信号として出力し、
前記第3、第4の制御信号がそれぞれ第1、第2の値のとき、前記第5のフリップフロップから、6分周信号が3回、7分周信号が1回の割合で時分割で出力され、平均6.25分周の信号が出力され、
前記第3、第4の制御信号がそれぞれ第2、第1の値のとき、前記第5のフリップフロップから、7分周信号が1回、8分周信号が1回の割合で時分割で出力され、平均7.5分周の信号が出力される、ことを特徴とする請求項3記載の分周回路。 - 前記切替回路は、前記第1のタイミング信号をクロック入力とし、前記クロック入力の有効エッジに応答して入力信号をサンプル出力する第6及び第7のフリップフロップを備え、
前記第7のフリップフロップは、前記第6のフリップフロップの出力信号を入力し、出力の反転信号が、前記第6のフリップフロップに帰還入力され、
前記第6及び第7のフリップフロップの出力を入力し2つの入力がともに第1の値のとき第2の値を出力する第4の論理ゲートと、
前記第3の制御信号と前記第4の論理ゲートの出力信号を入力し2つの入力がともに第1の値のとき第2の値を出力する第5の論理ゲートと、
を備え、
前記第5の論理ゲートの出力が前記第1の制御信号とされ、
前記第2のタイミング信号をクロック入力とし、前記クロック入力の有効エッジに応答して、出力の反転信号をサンプルする第8のフリップフロップと、
前記第4の制御信号と前記第8のフリップフロップの出力信号を入力し2つの入力がともに第1の値のとき第2の値を出力する第6の論理ゲートと、
を備えている、ことを特徴とする請求項3又は4記載の分周回路。 - 第1乃至第4相クロックを入力とし、
前記第1乃至第5のフリップフロップは、前記第1相クロックを入力し、前記第5のフリップフロップの反転信号を第1の出力信号とし、
第2相クロックを入力クロックとして受け、前記第1の出力信号を前記第2相クロックで第1クロックサイクル分遅延させた第2の出力信号を出力する第1のシフト回路と、
第3相クロックを入力クロックとして受け、前記第2の出力信号を前記第3相クロックで第2のクロックサイクル分、及び、前記第1のクロックサイクル分それぞれ遅延させた第3、第4の出力信号を出力する第2のシフト回路と、
第4相クロックを入力クロックとして受け、前記第4の出力信号を前記第4相クロックで前記第1のクロックサイクル分遅延させた第5の出力信号を出力する第3のシフト回路と、
前記第1、第2、第4、第5の出力信号をうけ、前記第1、第2、第4、第5の出力信号の論理演算結果を6.25分周信号として出力する論理回路と、
前記第1、第3の出力信号の論理演算結果を7.5分周信号として出力する論理回路と、
を備えたことを特徴とする請求項3乃至5のいずれか1項に記載の分周回路。 - 前記第1乃至第3のシフト回路の各々は、入力した信号を、前記入力クロックの反転信号の有効エッジに応答してサンプル出力する初段のフリップフロップと、
前段のフリップフロップの出力を、前記入力クロックを有効エッジに応答してサンプル出力する複数段のフリップフロップを備えている、ことを特徴とする請求項6記載の分周回路。 - 前記第1のクロックサイクルが6クロックサイクル、前記第2のクロックサイクルが1クロックサイクルである、ことを特徴とする請求項6記載の分周回路。
- クロック信号を共通入力とし、前記クロック信号の立ち上がりエッジ又は立ち下がりエッジのうちの予め定められたエッジ(「有効エッジ」という)に応答して入力信号をサンプル出力する第1乃至第5のフリップフロップを備え、
前記第1のフリップフロップの出力信号は前記第2のフリップフロップに入力され、
前記第2のフリップフロップの出力信号と第1の制御信号とを入力とし、前記第1の制御信号が第1の値のとき、前記第2のフリップフロップの出力信号を出力し、前記第1の制御信号が第2の値のとき所定の固定値を出力する第1の論理ゲートと、
前記第1のフリップフロップの出力信号と第2の制御信号とを入力とし、前記第2の制御信号が第1の値のとき、前記第1のフリップフロップの出力信号を出力し、前記第2の制御信号が第2の値のとき、所定の固定値を出力する第2の論理ゲートと、
を備え、
前記第3のフリップフロップは前記第1の論理ゲートの出力信号を入力し、
前記第4のフリップフロップは前記第2の論理ゲートの出力信号を入力し、
前記第3のフリップフロップの出力信号と前記第4のフリップフロップの出力信号を入力とし、これら2つの入力がともに第2の値のとき、第1の値を出力する第3の論理ゲートを備え、
前記第5のフリップフロップは前記第3の論理ゲートの出力信号を入力し、
前記第5のフリップフロップの出力信号は前記第1のフリップフロップに帰還入力され、
前記第5のフリップフロップの出力からは、
前記第1の制御信号が第1の値、及び、前記第2の制御信号が第2の値のとき、8分周信号、
前記第1の制御信号が第1の値、及び、前記第2の制御信号が第1の値のとき、7分周信号、
前記第1の制御信号が第2の値、及び、前記第2の制御信号が第1の値のとき、6分周信号、
が出力され、
さらに、
前記第5のフリップフロップの出力をクロック入力とし、前記クロック入力の有効エッジに応答して入力信号をサンプル出力する第6及び第7のフリップフロップを備え、
前記第7のフリップフロップは、前記第6のフリップフロップの出力信号を入力し、出力の反転信号が、前記第6のフリップフロップに帰還入力され、
前記第6及び第7のフリップフロップの出力を入力し2つの入力がともに第1の値のとき第2の値を出力する第4の論理ゲートと、
前記第3の制御信号と前記第4の論理ゲートの出力信号を入力し2つの入力がともに第1の値のとき第2の値を出力する第5の論理ゲートと、
を備え、
前記第5の論理ゲートの出力が前記第1の制御信号とされ、
前記分周回路の前記第3のフリップフロップの出力の反転信号をクロック入力とし、前記クロック入力の有効エッジに応答して、出力の反転信号をサンプルする第8のフリップフロップと、
前記第4の制御信号と前記第8のフリップフロップの出力信号を入力し2つの入力がともに第1の値のとき第2の値を出力する第6の論理ゲートと、
を備え、
前記第3、第4の制御信号がそれぞれ第1、第2の値のとき、前記第5のフリップフロップからは、6分周信号が3回、7分周信号が1回の割合で時分割で出力され、時間平均で6.25分周信号が出力され、
前記第3、第4の制御信号がそれぞれ第2、第1の値のとき、前記第5のフリップフロップからは、7分周信号が1回、8分周信号が1回の割合で時分割で出力され、時間平均で7.5分周信号が出力される、ことを特徴とする分周回路。 - 第1乃至第4相クロックを入力とし、
前記第1乃至第5のフリップフロップは、前記第1相クロックを入力し、前記第5のフリップフロップの反転信号を第1の出力信号とし、
第2相クロックを入力クロックとして受け、前記第1の出力信号を前記第2相クロックで6クロックサイクル分遅延させた第2の出力信号を出力する第1のシフト回路と、
第3相クロックを入力クロックとして受け、前記第2の出力信号を前記第3相クロックで1クロックサイクル分、及び、6クロックサイクル分それぞれ遅延させた第3、第4の出力信号を出力する第2のシフト回路と、
第4相クロックを入力クロックとして受け、前記第4の出力信号を前記第4相クロックで6クロックサイクル分遅延させた第5の出力信号を出力する第3のシフト回路と、
前記第1、第2の出力信号を入力し前記第1、第2の出力信号の論理演算結果を出力する第1の論理回路と、
前記第4、第5の出力信号を入力し前記第4、第5の出力信号の論理演算結果を出力する第2の論理回路と、
前記第1、第2の論理回路の出力信号を入力し前記第1、第2の論理回路の出力信号の論理演算結果を6.25周信号として出力する第3の論理回路と、
前記第1、第3の出力信号を入力し前記第1、第3の出力信号の論理演算結果を7.5分周信号として出力する第4の論理回路と、
を備えたことを特徴とする請求項9記載の分周回路。 - 前記第1乃至第3のシフト回路の各々は、入力した信号を、前記入力クロックの反転信号の有効エッジに応答してサンプル出力する初段のフリップフロップと、
前段のフリップフロップの出力を、前記入力クロックを有効エッジに応答してサンプル出力する6段のフリップフロップを備えている、ことを特徴とする請求項10記載の分周回路。 - 請求項1乃至11のいずれか1項に記載の分周回路を備えた半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008043132A JP5097573B2 (ja) | 2008-02-25 | 2008-02-25 | 分周回路 |
US12/379,465 US7822168B2 (en) | 2008-02-25 | 2009-02-23 | Frequency divider circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008043132A JP5097573B2 (ja) | 2008-02-25 | 2008-02-25 | 分周回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009201037A JP2009201037A (ja) | 2009-09-03 |
JP5097573B2 true JP5097573B2 (ja) | 2012-12-12 |
Family
ID=40997686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008043132A Expired - Fee Related JP5097573B2 (ja) | 2008-02-25 | 2008-02-25 | 分周回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7822168B2 (ja) |
JP (1) | JP5097573B2 (ja) |
Families Citing this family (10)
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---|---|---|---|---|
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JP2004056717A (ja) | 2002-07-24 | 2004-02-19 | Renesas Technology Corp | 半導体装置、システムボードおよび多相クロック発生回路 |
JP3821441B2 (ja) | 2004-08-16 | 2006-09-13 | 松下電器産業株式会社 | プリスケーラ回路 |
TWI317211B (en) * | 2005-12-27 | 2009-11-11 | Memetics Technology Co Ltd | Configuration and controlling method of fractional-n pll having fractional frequency divider |
-
2008
- 2008-02-25 JP JP2008043132A patent/JP5097573B2/ja not_active Expired - Fee Related
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2009
- 2009-02-23 US US12/379,465 patent/US7822168B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009201037A (ja) | 2009-09-03 |
US20090212833A1 (en) | 2009-08-27 |
US7822168B2 (en) | 2010-10-26 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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