JPS60216629A - ２モジユラスプリスケ−ラ - Google Patents
２モジユラスプリスケ−ラInfo
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- JPS60216629A JPS60216629A JP7184384A JP7184384A JPS60216629A JP S60216629 A JPS60216629 A JP S60216629A JP 7184384 A JP7184384 A JP 7184384A JP 7184384 A JP7184384 A JP 7184384A JP S60216629 A JPS60216629 A JP S60216629A
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- gates
- gate
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は２モジユラスプリスケーラに関し、特にモー
ド切り換え信号の論理レイルに対応して、クロックツ４
ルスの１／４もしくは１１５（以下÷４１５と略記する
）分周を行なう２モソユラス部分に関する。
ド切り換え信号の論理レイルに対応して、クロックツ４
ルスの１／４もしくは１１５（以下÷４１５と略記する
）分周を行なう２モソユラス部分に関する。
（技術的背景）
日経エレクトロニクス１９８１年６月８日号第２００頁
に開示されている２モノ−ラスグリスケーラの２モジュ
ラス回路は第１図のように構成されている。１〜３はデ
ータフリツノフロツノ（以下ＤＦＦと略記する）であり
、４，５はノアゲートである。
に開示されている２モノ−ラスグリスケーラの２モジュ
ラス回路は第１図のように構成されている。１〜３はデ
ータフリツノフロツノ（以下ＤＦＦと略記する）であり
、４，５はノアゲートである。
第２図は第１図の回路を説明するだめのタイムチャート
であり第１図の各端子の高低レベルの推移を示している
。第１図のクロックパルスの入力端子ＣＫＩにクロック
パルスＣＫが印加されると、モード切り換え信号Ｍの高
レベルが入力端子Ｍノに印加されている間はＤＦＦ ３
の反転出力Ｑ３は周期Ｔ１（第２図参照）で高、低レベ
ルとなり、クロックパルスＣＫの周期の４倍となる。（
第２図参照）すなわちクロックパルスＣＫの周波数を１
／４に分周する。また第１図のモード切り換え信号Ｍの
低レベルが入力端子Ｍノに印加されている間はＤＦＦ
３の反転出力Ｑ３は周期Ｔ２（第２図参照）で高、低レ
ベルとなりクロックツ４ルスＣＫの周期の５倍となる（
第２図参照）。すなわちクロック・ぐルスＣＫの周波数
を１１５に分周する。この回路の出力を必要な回数だけ
Ｔ−フリツノフロツノ等により１／２分周することによ
り÷６４／６５ 。
であり第１図の各端子の高低レベルの推移を示している
。第１図のクロックパルスの入力端子ＣＫＩにクロック
パルスＣＫが印加されると、モード切り換え信号Ｍの高
レベルが入力端子Ｍノに印加されている間はＤＦＦ ３
の反転出力Ｑ３は周期Ｔ１（第２図参照）で高、低レベ
ルとなり、クロックパルスＣＫの周期の４倍となる。（
第２図参照）すなわちクロックパルスＣＫの周波数を１
／４に分周する。また第１図のモード切り換え信号Ｍの
低レベルが入力端子Ｍノに印加されている間はＤＦＦ
３の反転出力Ｑ３は周期Ｔ２（第２図参照）で高、低レ
ベルとなりクロックツ４ルスＣＫの周期の５倍となる（
第２図参照）。すなわちクロック・ぐルスＣＫの周波数
を１１５に分周する。この回路の出力を必要な回数だけ
Ｔ−フリツノフロツノ等により１／２分周することによ
り÷６４／６５ 。
全１２８／１２９等の分局比の２モジユラスグリスケー
ラが得られる。しかし、これらの２モジュラスプリスケ
ーラの動作限界周波数はすべて第１図に示す÷４Ａの分
周動作を行なう２モジ、ラス回路で決定され、第１図の
構成で動作限界周波数を決める部分は、モード切り換え
信号Ｍが低レベルのときＤＦＦ ３のＱ３出力が高レベ
ルとなり、それによってノアゲート４の出力が低レベル
となり、さらにノアダート５の出力が高レベルとなる動
作を周期ＴＪ（第２図参照）の期間に行なう部分である
。
ラが得られる。しかし、これらの２モジュラスプリスケ
ーラの動作限界周波数はすべて第１図に示す÷４Ａの分
周動作を行なう２モジ、ラス回路で決定され、第１図の
構成で動作限界周波数を決める部分は、モード切り換え
信号Ｍが低レベルのときＤＦＦ ３のＱ３出力が高レベ
ルとなり、それによってノアゲート４の出力が低レベル
となり、さらにノアダート５の出力が高レベルとなる動
作を周期ＴＪ（第２図参照）の期間に行なう部分である
。
第１図に示す従来の構成では前述の動作限界周波数を決
める部分にフリッグフロッゾ以外にゲート２段分があり
遅延時間を増加するため、動作限界周波数を高くするに
は非常に不利であるという欠点がある。 ゛ また動作限界周波数を決める部分の、ダート段数を減ら
した構成の２モジュラス回路が文献、電子通信学会技術
研究報告、電子デバイス８３−１０７、第９１及び９２
頁に開示されている。しかしこの２モジュラス回路では
、動作限界周波数を決める部５分の基本論理ダートとし
てアンドゲートとノアダートとを用いているだめ、アン
ドダートを・経路とする信号とノアダートを経路とする
信号とに位相差が生じその最適化が困難であるという欠
点があった。
める部分にフリッグフロッゾ以外にゲート２段分があり
遅延時間を増加するため、動作限界周波数を高くするに
は非常に不利であるという欠点がある。 ゛ また動作限界周波数を決める部分の、ダート段数を減ら
した構成の２モジュラス回路が文献、電子通信学会技術
研究報告、電子デバイス８３−１０７、第９１及び９２
頁に開示されている。しかしこの２モジュラス回路では
、動作限界周波数を決める部５分の基本論理ダートとし
てアンドゲートとノアダートとを用いているだめ、アン
ドダートを・経路とする信号とノアダートを経路とする
信号とに位相差が生じその最適化が困難であるという欠
点があった。
（発明の目的）
この発明の目的は動作限界周波数の高い２モジユラスグ
リスケーラを得ることにある。
リスケーラを得ることにある。
（発明の概要）
本発明の要点は、第１．第２．第３データフリツプフロ
ツノと、２個の同一形式の基本論理ダートとを備え、÷
４Ａ分周のモード切り換え信号が中段の第２データフリ
ツグフロツゾの出力とともに１個の基本論理ダートを介
して最終段である第３データフリツグフロツゾに入力さ
れ、第３データフリツプ７０ツノがオン、オフされ、第
２及び第３ｆ−タフリップフロッグの出力が初段である
第１７Ｊ−タフリップフロッグに残余の基本論理ダート
を介して入力される回路構成とし、動作限界周波数を決
める部分のダート段数を減らしたことにある。
ツノと、２個の同一形式の基本論理ダートとを備え、÷
４Ａ分周のモード切り換え信号が中段の第２データフリ
ツグフロツゾの出力とともに１個の基本論理ダートを介
して最終段である第３データフリツグフロツゾに入力さ
れ、第３データフリツプ７０ツノがオン、オフされ、第
２及び第３ｆ−タフリップフロッグの出力が初段である
第１７Ｊ−タフリップフロッグに残余の基本論理ダート
を介して入力される回路構成とし、動作限界周波数を決
める部分のダート段数を減らしたことにある。
（実施例）
第３図は本発明の一実施例を説明するため、の、÷４１
５分周を行なう２モジユラスプリスケーラの回路図であ
り、第４図は第３図の回路を説明するだめのタイムチャ
ートであり第３の各端子の信号の高低レベルの推移を示
している図である。以下図面に清って説明する。
５分周を行なう２モジユラスプリスケーラの回路図であ
り、第４図は第３図の回路を説明するだめのタイムチャ
ートであり第３の各端子の信号の高低レベルの推移を示
している図である。以下図面に清って説明する。
ＤＦＦ １１の非反転出力ＱｌｌはＤＦＦ １２のデー
タ入力Ｄ１２に接続され、データ入力Ｄｌｌにはノアゲ
ート５１の出力が接続される。ＤＦＦ １２の非反転出
力Ｑ１２はノアダート５１に接続され、ノアダート５１
のもう一方の入力にはＤＦＦ １３の非反転出力Ｑ１３
が接続される。ＤＦＦ １２の反転出力Ｃ口はノアゲー
ト５２０入力と出力σ２に接続され１ノアゲート５２の
もう一方の入力には÷４１５分周のモード切り換え信号
Ｍ（第４図参照）が入力される。ＤＦＦ １３のデータ
入力１３にはノアゲート５２の出力が接続され、ＤＦＦ
１１〜ＤＦＦ’１３のクロック入力ＣＩｌ〜Ｃ１３に
は分周されるクロックパルスＣＫ（第４図参照）が印加
される。
タ入力Ｄ１２に接続され、データ入力Ｄｌｌにはノアゲ
ート５１の出力が接続される。ＤＦＦ １２の非反転出
力Ｑ１２はノアダート５１に接続され、ノアダート５１
のもう一方の入力にはＤＦＦ １３の非反転出力Ｑ１３
が接続される。ＤＦＦ １２の反転出力Ｃ口はノアゲー
ト５２０入力と出力σ２に接続され１ノアゲート５２の
もう一方の入力には÷４１５分周のモード切り換え信号
Ｍ（第４図参照）が入力される。ＤＦＦ １３のデータ
入力１３にはノアゲート５２の出力が接続され、ＤＦＦ
１１〜ＤＦＦ’１３のクロック入力ＣＩｌ〜Ｃ１３に
は分周されるクロックパルスＣＫ（第４図参照）が印加
される。
第３図に示されるモード切り換え信号入力端子Ｍ２及び
クロック・ぞルス入力端子ＣＫ２にそれぞれクロックパ
ルスＣＫ１モード切り換え信号Ｍ（第４図参照）を印加
する。周期Ｔ４（第４図参照）の期間にモード切り換え
信号Ｍが高レベルの間は、ノアゲート５２の出力は常に
低レベルであり、ＤＦＦ １３の非反転出力Ｑ１３は常
に低レベルであるため、ＤＦＦ１３は分周動作に寄与せ
ず、ＤＦＦ’ｌ １ 、 ＤＦＦ １２ 、ノアダート
５１で構成される部分で分周動作を行なう。この間の出
力６２からは周期Ｔ４（第４図参照）の期間の反転出力
ＱＺ２のごとくクロックパルスＣＫを１／４に分周した
波形が出力される（第４図参照）。またモード切り換え
信号Ｍが低レベルの間はノアダート５２の出力は、ＯＦ
Ｆ １２０反反転出力Ｃ口によって変化するためＤＦＦ
１３が分周動作に寄与する。
クロック・ぞルス入力端子ＣＫ２にそれぞれクロックパ
ルスＣＫ１モード切り換え信号Ｍ（第４図参照）を印加
する。周期Ｔ４（第４図参照）の期間にモード切り換え
信号Ｍが高レベルの間は、ノアゲート５２の出力は常に
低レベルであり、ＤＦＦ １３の非反転出力Ｑ１３は常
に低レベルであるため、ＤＦＦ１３は分周動作に寄与せ
ず、ＤＦＦ’ｌ １ 、 ＤＦＦ １２ 、ノアダート
５１で構成される部分で分周動作を行なう。この間の出
力６２からは周期Ｔ４（第４図参照）の期間の反転出力
ＱＺ２のごとくクロックパルスＣＫを１／４に分周した
波形が出力される（第４図参照）。またモード切り換え
信号Ｍが低レベルの間はノアダート５２の出力は、ＯＦ
Ｆ １２０反反転出力Ｃ口によって変化するためＤＦＦ
１３が分周動作に寄与する。
この場合周期’ｌ’５（第４図参照）Ｄ期間におけるＤ
ＦＦ １２の反転出力Ｑ１２の低レベル信号によりノア
ｒ−）５．？の出力が高レベルとなシ、これをＤＦＦ
７３が読み込んで周期Ｔ６（第４図参照）の期間で非反
転出力Ｑ１３が高レベルとなる。周期Ｔ８の期間でＤＦ
Ｆ １３の非反転出力Ｑ１３が高レベルであることから
周期Ｔ７の期間でＤＦＦ Ｉ ｌの非反転出力Ｑｌｌが
低レベルとなる動作をする。
ＦＦ １２の反転出力Ｑ１２の低レベル信号によりノア
ｒ−）５．？の出力が高レベルとなシ、これをＤＦＦ
７３が読み込んで周期Ｔ６（第４図参照）の期間で非反
転出力Ｑ１３が高レベルとなる。周期Ｔ８の期間でＤＦ
Ｆ １３の非反転出力Ｑ１３が高レベルであることから
周期Ｔ７の期間でＤＦＦ Ｉ ｌの非反転出力Ｑｌｌが
低レベルとなる動作をする。
その結果、ＤＦＦ １２の反転出力Ｑ１２は、周期Ｔ
９ （Ｄ 期間クロックツ９ルスＣＫを１１５に分周し
た波形が出力される（第４図参照）。この回路の動作限
界周波数を決める部分は周期Ｔ７（第４図参照）の期間
で、ＤＦＦ １３の非反転出力Ｑ １．３が低レベルと
なり、それによってノアケ８−ト５ノの出力が高レベル
となる部分である。これと同じ回路構成の部分はＤＦＦ
１２七ノアケ” −トｓ ２、ＤＦＦ１２とノアゲー
ト５１の合わせて３通りあるが、いずれもフリソゾフロ
ッ７’１段とノアケゝ−ト１段の経路であり、従来の回
路構成に比べてケ゛−ト１段分が少ない構成となってお
り動作限界周波数を従来の回路構成に比べて高くする仁
とができる。
９ （Ｄ 期間クロックツ９ルスＣＫを１１５に分周し
た波形が出力される（第４図参照）。この回路の動作限
界周波数を決める部分は周期Ｔ７（第４図参照）の期間
で、ＤＦＦ １３の非反転出力Ｑ １．３が低レベルと
なり、それによってノアケ８−ト５ノの出力が高レベル
となる部分である。これと同じ回路構成の部分はＤＦＦ
１２七ノアケ” −トｓ ２、ＤＦＦ１２とノアゲー
ト５１の合わせて３通りあるが、いずれもフリソゾフロ
ッ７’１段とノアケゝ−ト１段の経路であり、従来の回
路構成に比べてケ゛−ト１段分が少ない構成となってお
り動作限界周波数を従来の回路構成に比べて高くする仁
とができる。
またモード切り換え信号Ｍが高レベルでノアケ８−ト５
２に入力されている間は、ＤＦＦ １３は動作しないた
め、第３図に示される回路構成の２モジユラスプリスケ
ーラを動作することによる過渡的な消費電力を小さくす
ることができる。
２に入力されている間は、ＤＦＦ １３は動作しないた
め、第３図に示される回路構成の２モジユラスプリスケ
ーラを動作することによる過渡的な消費電力を小さくす
ることができる。
第５図〜第７図は各々本発明の他の実施例を説明するだ
めの回路図であり、第５図において、６１．６２はナン
ドケ８−トでありＤＦＦ１２及びＤＦＦ １３の非反転
出力Ｑ１２及びＱ１３がナントゲ−トロ１に入力され、
ＤＦＦ １２の反転出力Ｑ１２及びモード切り換え信号
Ｍがナントゲート６２に入力されている。モード切り換
え信号入力端子Ｍ２およびクロックパルス入力端子ＣＫ
２にそれぞれクロック・ぐルスＣＫ、モード切り換え信
号Ｍを印加する。モード切り換え信号Ｍが低レベルの間
は、ナンドケ”−トロ２の出力は常に高レベルであり、
ＤＦＦ１３の非反転出力Ｑ１３は常に高レベルであるだ
め、ＤＦＦ １３は分周動作に寄与せず、ＤＦＦ １１
、 ＤＦＦ １２ 、ナントゲート６１で構成される
部分で分周動作を行なう。この間のｂ力ｏ２からはクロ
ックツ母ルスＣＫを１７４に分周した波形が出力される
。またモード切シ換え信号が高レペルの間は、ナンドダ
ート６２の出力は、１）ＦＦ １２の反転出力ζＴ７に
よって変化するためＤＦＦ ４３が分周動作に寄与する
。この場合ＤＦＦ １２０反反転出力０コの高レベルに
よりナンドケ”−トロ２の出力が低レベルとなり、これ
をＤＦＦ １３が読み込んで非反転出力Ｑ１３が低レベ
ルとなる。０ＦＦ１３の非反転出力Ｑ１３が低レベルで
あることからＤＦＦ Ｉ Ｚの非反転出力Ｑｌｌが高Ｖ
ペルとなる動作をする。その結果Ｄ１２の非反転出力Ｑ
１２は、クロックツ９ルスＣＫを１１５に分周した波形
が出力される。
めの回路図であり、第５図において、６１．６２はナン
ドケ８−トでありＤＦＦ１２及びＤＦＦ １３の非反転
出力Ｑ１２及びＱ１３がナントゲ−トロ１に入力され、
ＤＦＦ １２の反転出力Ｑ１２及びモード切り換え信号
Ｍがナントゲート６２に入力されている。モード切り換
え信号入力端子Ｍ２およびクロックパルス入力端子ＣＫ
２にそれぞれクロック・ぐルスＣＫ、モード切り換え信
号Ｍを印加する。モード切り換え信号Ｍが低レベルの間
は、ナンドケ”−トロ２の出力は常に高レベルであり、
ＤＦＦ１３の非反転出力Ｑ１３は常に高レベルであるだ
め、ＤＦＦ １３は分周動作に寄与せず、ＤＦＦ １１
、 ＤＦＦ １２ 、ナントゲート６１で構成される
部分で分周動作を行なう。この間のｂ力ｏ２からはクロ
ックツ母ルスＣＫを１７４に分周した波形が出力される
。またモード切シ換え信号が高レペルの間は、ナンドダ
ート６２の出力は、１）ＦＦ １２の反転出力ζＴ７に
よって変化するためＤＦＦ ４３が分周動作に寄与する
。この場合ＤＦＦ １２０反反転出力０コの高レベルに
よりナンドケ”−トロ２の出力が低レベルとなり、これ
をＤＦＦ １３が読み込んで非反転出力Ｑ１３が低レベ
ルとなる。０ＦＦ１３の非反転出力Ｑ１３が低レベルで
あることからＤＦＦ Ｉ Ｚの非反転出力Ｑｌｌが高Ｖ
ペルとなる動作をする。その結果Ｄ１２の非反転出力Ｑ
１２は、クロックツ９ルスＣＫを１１５に分周した波形
が出力される。
第６図において、７１．７２はオアケゝ−トでありＤＦ
Ｆｌ、２及びＤＦＦ １３の反転出力ｃ口及びζＴゴが
オアゲート７１に入力され、ＤＦＦ Ｉ ２の非反転出
力Ｑ１２及びモード切り換え信号Ｍがオアグードア２に
入力されている。モード切り換え信号入力端子Ｍ２及び
クロックツ４ルス入力端子にそれぞれクロック・ぐルス
ＣＫ、モード切り換え信号Ｍを印加する。モード切り換
え信号Ｍが高レベルの間はオアグードア２の出力は常に
高レベルであり、ＤＦＦｌ３の反転出力０コは常に低レ
ベルであるため、ＤＦＦ １３は分周動作に寄与せず、
ＤＦＦ １１ 、 ＤＦＦ １２ 、オアケ”−） ７
１で構成される部分で分局動作を行なう。この間の出力
α２からはクロックパルスＣＫを１／４に分周した波形
が出力される。またモード切シ換え信号Ｍが低レベルの
間は、オアケゞ−ドア２の出力はＤＦＦｌ２の非反転出
力Ｑ１２によって変化するためｐＦＦ １３が分周動作
に寄与する。この場合ＤＦＦ １２の非反転出力Ｑ１２
の低レベルの信号により、オアゲート７２の出力が低レ
ベルとなり、これをＤＦＦ １３が読み込んで反転出力
Ｑ１３が高レベルとなる。
Ｆｌ、２及びＤＦＦ １３の反転出力ｃ口及びζＴゴが
オアゲート７１に入力され、ＤＦＦ Ｉ ２の非反転出
力Ｑ１２及びモード切り換え信号Ｍがオアグードア２に
入力されている。モード切り換え信号入力端子Ｍ２及び
クロックツ４ルス入力端子にそれぞれクロック・ぐルス
ＣＫ、モード切り換え信号Ｍを印加する。モード切り換
え信号Ｍが高レベルの間はオアグードア２の出力は常に
高レベルであり、ＤＦＦｌ３の反転出力０コは常に低レ
ベルであるため、ＤＦＦ １３は分周動作に寄与せず、
ＤＦＦ １１ 、 ＤＦＦ １２ 、オアケ”−） ７
１で構成される部分で分局動作を行なう。この間の出力
α２からはクロックパルスＣＫを１／４に分周した波形
が出力される。またモード切シ換え信号Ｍが低レベルの
間は、オアケゞ−ドア２の出力はＤＦＦｌ２の非反転出
力Ｑ１２によって変化するためｐＦＦ １３が分周動作
に寄与する。この場合ＤＦＦ １２の非反転出力Ｑ１２
の低レベルの信号により、オアゲート７２の出力が低レ
ベルとなり、これをＤＦＦ １３が読み込んで反転出力
Ｑ１３が高レベルとなる。
ＤＦＦ ７３の反転出力Ｑ１３が高レベルであることか
ら、ＤＦＦｌノの非反転出力Ｑｌｌが高レベルとなる動
作をする。その結果ＤＦＦ １２の非反転出力Ｑ１２に
は、クロックパルスＣＫを１１５に分周しだＣ皮形が出
力される。
ら、ＤＦＦｌノの非反転出力Ｑｌｌが高レベルとなる動
作をする。その結果ＤＦＦ １２の非反転出力Ｑ１２に
は、クロックパルスＣＫを１１５に分周しだＣ皮形が出
力される。
第７図において、８１．８２はアンドゲートでありＤＦ
Ｆ １２及びＤＦＦ １３の反転出力Ｑ１２及びＱ１３
がアンドゲート８ノに入力され、ＤＦＦｌ２の非反転出
力Ｑ１２及びモード切り換え信号Ｍがアンドゲート８２
に入力されている。モード切り換え信号入力端子Ｍ２お
よびクロック・ぐルス入力端子ＣＫ２にそれぞれクロッ
クツ４ルスＣＫ１モード切り換え信号Ｍを印加する。モ
ード切り換え信号Ｍが低レベルの間は、アンドダート８
２の出力は常に低レベルであり、ＤＦＦ １３の反転出
力Ｑ１３は常に高レベルであるだめ、ＤＦＦ １３は分
周動作に寄与せず、ＤＦＦ １１ 、 ＤＦＦ １２
、アンドゲート８１で構成される部分で分周動作を行な
う。この間の出力０２からはクロックパルスＣＫを１／
４に分周した波形が出力される。またモード切り換え信
号が高レベルの間は、アンドゲート８２の出力は、ＤＦ
Ｆｌ２の非反転出力Ｑ１２によって変化するためＤＦＦ
１３が分周動作に寄与する。この場合ＤＦＦ １２の
非反転出力Ｑ１２の高レベルによりアンドゲート８２の
出力が高レベルとなり、これをＤＦＦｌ３が読み込んで
反転出力ζＴ］が低レベルとなる。ＤＦＦ １３の反転
出力Ｑ１３が低レベルであることからＤＦＦ １１の非
反転出力Ｑｌｌが低レベルとなる動作をする。その結果
ＤＦＦ １２の反転出力ＱＩ２は、クロックツ９ルスＣ
Ｋを１１５に分周した波形が出力される。
Ｆ １２及びＤＦＦ １３の反転出力Ｑ１２及びＱ１３
がアンドゲート８ノに入力され、ＤＦＦｌ２の非反転出
力Ｑ１２及びモード切り換え信号Ｍがアンドゲート８２
に入力されている。モード切り換え信号入力端子Ｍ２お
よびクロック・ぐルス入力端子ＣＫ２にそれぞれクロッ
クツ４ルスＣＫ１モード切り換え信号Ｍを印加する。モ
ード切り換え信号Ｍが低レベルの間は、アンドダート８
２の出力は常に低レベルであり、ＤＦＦ １３の反転出
力Ｑ１３は常に高レベルであるだめ、ＤＦＦ １３は分
周動作に寄与せず、ＤＦＦ １１ 、 ＤＦＦ １２
、アンドゲート８１で構成される部分で分周動作を行な
う。この間の出力０２からはクロックパルスＣＫを１／
４に分周した波形が出力される。またモード切り換え信
号が高レベルの間は、アンドゲート８２の出力は、ＤＦ
Ｆｌ２の非反転出力Ｑ１２によって変化するためＤＦＦ
１３が分周動作に寄与する。この場合ＤＦＦ １２の
非反転出力Ｑ１２の高レベルによりアンドゲート８２の
出力が高レベルとなり、これをＤＦＦｌ３が読み込んで
反転出力ζＴ］が低レベルとなる。ＤＦＦ １３の反転
出力Ｑ１３が低レベルであることからＤＦＦ １１の非
反転出力Ｑｌｌが低レベルとなる動作をする。その結果
ＤＦＦ １２の反転出力ＱＩ２は、クロックツ９ルスＣ
Ｋを１１５に分周した波形が出力される。
以上説明したように、基本論理ダートとしてナントゲー
ト、オアｒ−）、アンドゲートを用いた他の実施例にお
いても、モード切り換え信号Ｍのレベルによって１／４
分周を行なうかＩＡ分周を行なうかの違いはあるが、Ｄ
ＦＦ １１あるいはＤＦＦＺ、？の非反転出力Ｑｌｌ、
Ｑ１２あるいは反転出力Ｑｌｌ、Ｑ１２のうち選ばれた
一つを出力α２とすることによりノアケ゛−トを用いた
実施例と同様の効果を得ることができる。
ト、オアｒ−）、アンドゲートを用いた他の実施例にお
いても、モード切り換え信号Ｍのレベルによって１／４
分周を行なうかＩＡ分周を行なうかの違いはあるが、Ｄ
ＦＦ １１あるいはＤＦＦＺ、？の非反転出力Ｑｌｌ、
Ｑ１２あるいは反転出力Ｑｌｌ、Ｑ１２のうち選ばれた
一つを出力α２とすることによりノアケ゛−トを用いた
実施例と同様の効果を得ることができる。
（発明の効果）
この発明は以上説明したように、モード切り換え信号の
論理レベルに対応して、クロックパルスの÷４１５分周
を行なう２モジユラスグリスケーラにおいて、動作限界
周波数を決める部分のｒ−ト段数を減らしたのでよシ高
い周波数のクロックパルスでも動作できるという利点が
ある。さらに動作中、動作に関係しないフリクチノロツ
ノの動きを止めているので消費電力を小さくするという
利点がある。
論理レベルに対応して、クロックパルスの÷４１５分周
を行なう２モジユラスグリスケーラにおいて、動作限界
周波数を決める部分のｒ−ト段数を減らしたのでよシ高
い周波数のクロックパルスでも動作できるという利点が
ある。さらに動作中、動作に関係しないフリクチノロツ
ノの動きを止めているので消費電力を小さくするという
利点がある。
第１図は従来の２モジユラスグリスケーラの回路図、第
２図は第１図の動作を説明するだめのタイムチャート、
第３図はこの発明の一実施例を説明するだめの２モジユ
ラスプリスケーラの回路図、第４図は第３図の動作を説
明するだめのタイムチャート、第５図〜第７図はこの発
明９他の実施例を説明するだめの２モジユラスプリスケ
ーラの回路図である。 １〜３，１１〜１３・・・ＤＦＦ、４，５・・・ノアゲ
ート、Ｍ・・・モード切り換え信号、ＣＫ・・・タロツ
クパルス、６１．σｋ・・・出力端子、５１ ｐ ５２
・・・ノアダユト、６１．６２・◆・ナントゲート、７
１．７２・・・オアｒ−ト、８１．８２・・・アンドダ
ート。 特許出願人 沖電気工業株式会社
２図は第１図の動作を説明するだめのタイムチャート、
第３図はこの発明の一実施例を説明するだめの２モジユ
ラスプリスケーラの回路図、第４図は第３図の動作を説
明するだめのタイムチャート、第５図〜第７図はこの発
明９他の実施例を説明するだめの２モジユラスプリスケ
ーラの回路図である。 １〜３，１１〜１３・・・ＤＦＦ、４，５・・・ノアゲ
ート、Ｍ・・・モード切り換え信号、ＣＫ・・・タロツ
クパルス、６１．σｋ・・・出力端子、５１ ｐ ５２
・・・ノアダユト、６１．６２・◆・ナントゲート、７
１．７２・・・オアｒ−ト、８１．８２・・・アンドダ
ート。 特許出願人 沖電気工業株式会社
Claims (5)
- （１）第１．第２及び第３データフリツグフロツグと、
同一形式の２人力１出力の第１及び第２基本論理ダート
とを備え、 前記第１データフリソゾソロツノの非反転出力あるいは
反転出力の一方の出力が前記第２データフリツグフロツ
ノのデータ入力に接続され、前記第２及び第３データフ
リ、グフロッグの非反転出力あるいは反転出力の一方の
出力が前記第１基本論理ダートの第１及び第２人力に接
続され且つ前記第２データフリツプフロソノの他方の出
力が前記第２基本論理ケ゛−トの第１入力に接続され、
前記第２基本論理ケ９−トの第２人力にモード切り換え
信号が与えられ、前記第１基本論理ダートの出力が前記
第１データフリツグフロツノのデータ入力に接続され、
前記第２基本論理ケ゛−トの出力が前記第３データフリ
ツプフロツプのデータ入力に接続され、クロック・やル
スが前記第１．第２及び第３データフリツｆノロツノの
クロック入力に与えられ、前記第１あるいは第２データ
フリツノフロツノの非反転出力あるいは反転出力のうち
選ばれた一つを出力とすることを特徴とする２モジユラ
スグリスケーラ。 - （２）第１及び第２基本論理ダートがノアゲートであっ
て第２及び第３データフリノプフロツゾの非反転出力が
前記第１基本論理ケ゛−トの第１及び第２人力に接続さ
れてなることを特徴とする特許請求の範囲第１項記載の
２モジユラスプリスケーラ。 - （３）第１及び第２基本論理ケ゛−トがナントゲートで
あって第２及び第３データフリツプフロツグの非反転出
力が前記第１基本論理ダート第１及び第２人力に接続さ
れてなることを特徴とする特許請求の範囲第１項記載の
２モジユラスプリスケーラ。 - （４） 第１及び第２基本論理ダートがオアゲートであ
って第２及び第３データフリツプノロツノの反転出力が
前記第１基本論理ケ゛−トの第１及び第２人力に接続さ
れてなることを特徴とする特許請求の範囲第１項記載の
２モジユラスシリスケーラ。 - （５） 第１及び第２基本論理ダートがアンドゲートで
あって第２及び第３データフリツノノロツゾの反転出力
が前記第１基本論理ケ゛−トの第１及び第２人力に接続
されてなることを特徴とする特許請求の範囲第１項記載
の２モジュラスゾリスケーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184384A JPS60216629A (ja) | 1984-04-12 | 1984-04-12 | ２モジユラスプリスケ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184384A JPS60216629A (ja) | 1984-04-12 | 1984-04-12 | ２モジユラスプリスケ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60216629A true JPS60216629A (ja) | 1985-10-30 |
Family
ID=13472220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7184384A Pending JPS60216629A (ja) | 1984-04-12 | 1984-04-12 | ２モジユラスプリスケ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60216629A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122323A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | プリスケ−ラ回路 |
| US5172400A (en) * | 1990-08-24 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider employing multiple stages of master/slave flip-flops |
| US7248665B2 (en) * | 2005-04-27 | 2007-07-24 | Winbond Electronics Corp. | Prescaler |
| JP2009201037A (ja) * | 2008-02-25 | 2009-09-03 | Nec Electronics Corp | 分周回路 |
-
1984
- 1984-04-12 JP JP7184384A patent/JPS60216629A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122323A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | プリスケ−ラ回路 |
| US5172400A (en) * | 1990-08-24 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider employing multiple stages of master/slave flip-flops |
| US7248665B2 (en) * | 2005-04-27 | 2007-07-24 | Winbond Electronics Corp. | Prescaler |
| JP2009201037A (ja) * | 2008-02-25 | 2009-09-03 | Nec Electronics Corp | 分周回路 |
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