KR970003646Y1 - 고속 카운트 회로 - Google Patents

Abstract

내용 없음.

Description

고속 카운트 회로

제1도는 종래 고속 카운트회로의 구성도.

제2도는 본 고안 고속 카운트 회로도.

제3도내지 제5도는 본 고안의 각부 파형도로서,

제3도는 클럭신호가 상승에지부터 시작될때의 각부 파형도.

제4도는 클럭신호가 하강에지부터 시작될때의 각부 파형도.

제5도는 카운터의 입/출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 카운터 FF1, FF2 : 플립플롭

O51, OR2 : 오아 게이트 AND1 : 앤드 게이트

NOT1-NOT3 : 인버터

본 고안은 카운트 회로에 관한 것으로, 특히 클럭펄스의 양쪽에지를 카운팅하여 정밀도를 요하는 고속 카운팅에 적당 하도록 한 고속 카운트 회로에 관한 것이다.

데이터 통신에서 데이터의 전송율을 알아보기 위해 데이터수를 정밀하게 측정하고 할 때나, 모터의 회전수를 정밀하게 측정하고자 할 때 등은 고속 카운팅을 위해 클럭펄스를 양쪽에지를 모두 카운팅하는 방법을 사용하고 있다.

제1도는 종래 고속 카운트 회로의 블록도로서, 이에 도시한 바와 같이 클럭신호(CLK)를 카운트 하는 제1카운터(1)와, 반전 클럭신호(CLK)를 카운트 하는 제2카운터(2)와, 상기 제1, 제2카운터(1,2)의 출력 데이터를 가산하여 출력하는 가산기(3)로 구성된다.

이와 같이 구성된 종래 고속 카운트 회로의 작용에 관하여 설명하면 다음과 같다.

정밀도를 요하는 고속 카운팅 회로에서는 보통 클럭신호의 양쪽 에지 즉, 상승에지와 하강에지 모두를 카운팅 하는 방법을 사용하는데, 종래에는 클럭신호(CLK)를 제1카운터(1)에서 카운트하여 출력하고, 반대로 반전 클럭신호(CLK)는 다른 제2카운터(2)로 카운트하여 출력하게 된다.

이와 같이 하게 되면 제1카운터(1)는 클럭신호(CLK)의 상승에지를 카운트 하는 것이 되고 제2카운터(2)는 클럭신호(CLK)의 하강에지를 카운트 하는 것이 된다.

이와 같이 클럭신호(CLK)의 상승에지와 하강에지를 각기 다른 카운터로 카운팅 한 다음 상기 두 카운터(1,2)에서 카운트 한 값을 가산기(3)를 통해 합하여 출력하게 하였다. 이렇게 하면 클럭신호(CLK)의 양쪽 에지를 모두 카운트한 결과가 된다.

그러나 이러한 종래의 회로는 기본적으로 필요한 카운터의 수가 많고 또한 확장시 부수적인 카운터의 증가가 필요하기 때문에 비용이 많이드는 문제점이 있었다.

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 부품수를 줄여 정확성을 향상시키고 또한 단위 카운터만의 조합으로 간단하게 확장 할 수 있어 비용이 절감되는 고속 카운트 회로를 제공하는데 있다.

상기 본 고안의 목적을 달성하기 위한 고속 카운트 회로는 입력단자(D)가 전원단자(VCC)에 연결되고 클럭신호(CLK)를 입력받는 플립플롭(FF1)과, 상기 플립플롭(FF1)의 반전출력(Q)과 반전 클럭신호를 논리합하여 출력하는 제1논리소자와, 입력단자(D)가 전원단자(VCC)에 연결되고 반전 클럭신호를 입력받는 플립플롭(FF2)과, 상기 플립플롭(FF2)의 반전출력(Q)과 클럭신호(CLK)를 논리합하여 출력하는 제2 논리소자와, 상기 제1논리소자와 상기 제2논리소자의 출력을 논리곱하여 출력하는 제3논리소자와, 상기 제3논리소자의 반전출력을 최하위 비트에 입력받음과 아울러 비반전출력을 클럭(CLK)단자에 입력받아 이를 카운트하는 카운터로 구성한다.

이하, 본 고안의 일실시예를 도시한 제2도내지 제5도를 참조하여 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.

먼저 클럭신호(CLK)가 상승에지부터 시작되고 플립플롭(FF1,FF2)은 클럭신호(CLK)의 상승에지에서 동작한다고 가정한다.

입력단자(D)가 전원전압단(VCC)에 연결되어 있는 플립플롭(FF1)은 제3도의(a)에 도시한 바와 같은 클럭신호(CLK)가 인가되면 출력단자(Q)를 통해서는 '하이'신호를 출력하고 반전 출력단자(Q)를 통해서는 제3도의 (C)에 도시한 바와 같이 '로우'신호를 출력한다.

오아 게이트(OR1)는 상기 플립플롭(FF1)은 반전출력과 인버터(NOT2)를 통한 반전클릭신호를 오아링하여 제3도의 (e)에 도시한 바와 같은 신호로 출력한다. 이것은 인버터(NOT2)를 통해 반전된 클럭신호(CLK)를 그대로 출력하는 결과가 된다.

한편, 입력단자(D)가 전원전압단(VCC)에 연결된 플립플롭(FF2)에는 제3도의 (b)에 도시한 바와 같이 인버터(NOT2)를 통한 반전클럭신호가 인가되는데 이때, 상기 플립플롭(FF1)의 반전출력이 플립플롭(FF2)의 클리어단자에 연결되어 있기 때문에 플립플롭(FF2)은 클리어상태가 되어 출력단자(Q)를 통해서는 항상 '로우'신호를 출력하고 반전 출력단자를 통해서는 항상 '하이'신호를 출력한다.

오아 게이트(OR2)는 상기 플립플롭(FF2)의 반전출력과 클럭신호(CLK)를 오아링하여 제3도의 (f)에 도시한 바와 같이 항상 '하이'신호를 출력한다. 이에따라 상기 오아 게이트(OR1)와 오아 게이트(OR2)의 출력을 논리곱하여 출력하는 앤드 게이트(AND1)의 출력은 제3도의 (g)에 도시한 바와 같이 상기 오아 게이트 (OR1)의 출력과 동일한 신호가 되고 또한 항상 하강에지부터 시작되는 펄스가 된다.

상기 앤드 게이트(AND1)의 출력신호는 카운터(100)의 클럭단자(CLK)에 인가됨과 아울러 인버터(NOT3)를 통해 반전되어 제3도의 (h)에 도시한 바와 같은 신호로 카운터(100)의 최하위 비트(DO)에 인가된다. 따라서 이를 카운트한 카운터(100)의 최종값은 제3도의(i)에 도시한 바와 같이 클럭(CLK) 한주기에 두 번의 카운트를 한 결과가 된다.

예를 들어 제5도의 (a)에 도시한 바와 같이 하강에지부터 시작되는 펄스가 카운터(100)에 입력된다면 카운터(100)의 최하위 비트(DO)에는 제5도의 (b)에 도시한 바와 같이 상승에지부터 시작되는 펄스가 입력되어 이를 카운트한 값은 제5도의 (e)에 도시한 바와 같이 8이 된다. 즉, 펄스의 상승에지 및 하강에지를 모두 카운트한 값이 된다.

한편, 만약 클럭신호(CLK)에 하강에지부터 시작된다면 인버터(NOT2)를 통해반전 클럭신호를 입력받은 플립플롭(FF2)의 반전출력은 제4도의 (d)에 도시한 바와 같이 '로우'가 된다. 따라서 이를 클럭신호(CLK)와 오아링하는 오아 게이트(OR2)의 출력은 제4도의(f)에 도시한 바와 같이 클럭신호(CLK)와 동일하다.

이때, 상기 플립플롭(FF2)은 반전출력은 플립플롭(FF1)의 클리어단자에 입력되기 때문에 그 플립플롭(FF1)의 반전출력은 항상 '하이'가 된다. 따라서 이를 반전 클럭신호와 오아링 하는 오아게이트(OR1)의 출력은 제4도의(e)에 도시한 바와 같이 항상 '하이'가 된다.

이에따라 상기 오아 게이트(OR1)와 상기 오아 게이트(OR2)의 출력신호를 앤드 조합하는 앤드 게이트(AND1)는 오아 게이트(OR2)의 출력과 동일한 신호를 출력하고 또한 항상 하강에지부터 시작되는 펄스신호를 출력한다.

제4도의 (h)에 도시한 바와 같은 상기 앤드 게이트(AND1)의 반전출력신호를 최하위 비트(DO)에 입력받고 제4도의(g)에 도시한 바와 같은 비반전 출력신호를 클럭단자(CLK)에 입력받은 카운터(100)는 제4도의 (i)에 도시한 바와 같이 이를 카운트하여 출력한다.

이상에서 상세히 설명한 바와 같이 본 고안은 클럭펄스의 상승에지 및 하강에지를 검출하여 이를 카운트하므로서 고속 카운팅 작용을 할 수 있고 확장시 부품의 증가가 적어 비용이 절감되는 효과가 있다.

Claims (2)

1. 입력단자(D)가 전원단자(VCC)에 연결되고 클럭신호(CLK)를 입력받는 플립플롭(FF1)과, 상기 플립플롭(FF1)의 반전출력과 반전 클럭신호를 논리합하여 출력하는 제1논리소자와, 입력단자(D)가 전원단자(VCC)에 연결되고 반전 클럭신호를 입력받는 플립플롭(FF2)과, 상기 플립플롭(FF2)의 반전출력과 클럭신호(CLK)를 논리합하여 출력하는 제2논리소자와, 상기 제1논리소자와 상기 제2논리소자의 출력을 논리곱하여 출력하는 제3논리소자와, 상기 제3논리소자의 반전출력을 최하위 비트에 입력받음과 아울러 비반전출력을 클럭(CLK)단자에 입력받아 이를 카운트하는 카운터로 구성한 것을 특징으로 하는 고속 카운트 회로.
2. 제1항에 있어서, 상기 플립플롭(FF2)은 상기 플립플롭(FF1)의 반전 출력신호를 클리어단자에 입력받고, 상기 플립플롭(FF1)은 상기 플립플롭(FF2)의 반전 출력신호를 클리어단자에 입력받는 것을 특징으로 하는 고속 카운트 회로.