KR960701539A - 단일 단자 펄스 게이팅 회로(single-ended pulse gating circuit) - Google Patents

단일 단자 펄스 게이팅 회로(single-ended pulse gating circuit) Download PDF

Info

Publication number
KR960701539A
KR960701539A KR1019950703437A KR19950703437A KR960701539A KR 960701539 A KR960701539 A KR 960701539A KR 1019950703437 A KR1019950703437 A KR 1019950703437A KR 19950703437 A KR19950703437 A KR 19950703437A KR 960701539 A KR960701539 A KR 960701539A
Authority
KR
South Korea
Prior art keywords
gate
data
flip
clock
coupled
Prior art date
Application number
KR1019950703437A
Other languages
English (en)
Other versions
KR100324981B1 (ko
Inventor
윌리엄 디. 르웰린
Original Assignee
존 엠. 클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락 3세
Publication of KR960701539A publication Critical patent/KR960701539A/ko
Application granted granted Critical
Publication of KR100324981B1 publication Critical patent/KR100324981B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 짝수 및 홀수 비트를 검출하기 위한 2개의 별도의 경로를 갖는 게이팅 회로를 제공하는 것이다. 각 경로는 동일수의 결합된 플립플롭을 포함한다. 비트 검출수, 조합논리부는 2개의 경로를 통합하여 출력신호를 제공한다. 선택적인 리셋신호는 데이터 판독동작의 시작시 모든 플립플롭을 논리 제로로 초기화 한다.

Description

단일 단자 펄스 게이팅 회로(SINGLE-ENDED PULSE GATING CIRCUIT)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도는 데이터 동기 응용에서의 종래의 위상 동기루푸의 블록도를 나타낸다.
제2A도는 2개의 플립플롭을 포함하는 종래의 데이터 래치를 나타낸다.
제2B도는 제2A도에 도시된 데이터 래치로 및 에 의해 제공되는 다양한 파형을 나타낸다.
제5A도는 짝수와 홀수 비트에 대한 별도의 경로를 포함하는 본 발명에 따른 데이터 래치를 나타낸다.
제5B도는 제 5B도에 도시된 데이터 래치로 및 에 의해 제공되는 다양한 파형을 나타낸다.

Claims (78)

  1. 동기 데이터를 제공하기 위한 데이터 래치에 있어서, 짝수 데이터 펄스에 의해 트리거되어 제1논리상태신호를 제공하고, 홀수 데이터 펄스에 의해 트리거되어 제2논리상태신호를 제공하는 제1경로, 상기 짝수 데이터 펄스에 의해 트리거되어 상기 제2논리상태신호를 제공하고, 상기 홀수 데이터 펄스에 의해 트리거되어 상기 제1논리상태신호를 제공하는 제2경로, 상기 제1경로와 상기 제2경로를 결합시켜 상기 동기 데이터를 제공하는 조합논리부를 구비하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  2. 제1항에 있어서, 상기 제1경로는 제1복수개의 결합된 플립플롭을 구비하는 것을 특징으로 하는 동기데이터를 제공하기 위한 데이터 래치.
  3. 제2항에 있어서, 상기 제1복수개의 플립플롭은 각각 데이터 입력단자, 클럽 입력단자, 및 제1출력단자를 갖는 제1, 제2, 및 제3플립플롭을 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  4. 제3항에 있어서, 상기 1플립플롭은 제2출력단자를 또한 포함하고, 상기 제1플립플롭의 상기 제1출력단자는 상기 제2플립플롭의 상기 데이터 입력단자에 결합되고, 상기 제1플립플롭의 상기 제2출력단자는 상기 제1플립플롭의 상기 데이터 입력단자에 결합되며, 상기제2플립플롭의 상기 제1출력단자는 상기 제3플립플롭의 상기 데이터 입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  5. 제4항에 있어서, 상기 제2경로는 제2복수개의 결합된 플립플롭을 구비하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  6. 제5항에 있어서, 상기 제2복수개의 플립플롭은 각각 데이터 입력단자, 클럽 입력단자, 및 제1출력단자를 갖는 제4, 제5 및 제6플립플롭을 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  7. 제6항에 있어서, 상기 제4플립플롭의 상기 제1출력단자는 상기 제5플립플롭의 상기 데이터 입력단자에 결합되고, 상기 제5플립플롭의 상기 제1출력단자는 상기 제6플립플롭의 상기 데이터 입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  8. 제7항에 있어서, 데이터 입력선 및 클럭 입력 신호선을 또한 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  9. 제8항에 있어서, 상기 제1 및 상기 제4플립플롭의 상기 클럭 입력단자는 상기 데이터 입력선에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  10. 제9항에 있어서, 상기 제2, 제3, 제5, 및 제6플립플롭의 상기 클럭 입력단자는 상기 클럭 입력신호선에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  11. 제10항에 있어서, 리셋 신호선을 또한 포함하고, 상기 플립플롭 각각은 상기 리셋신호선에 결합된 리셋단자를 또한 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  12. 제10항에 있어서, 상기 제1플립플롭의 상기 데이터 입력단자는 인버터를 통하여 상기 제4플립플롭의 상기 입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  13. 제12항에 있어서, 상기 조합 논리부는 각각 제1입력단자, 제2입력단자,및 출력단자를 갖는 제1, 제2, 제3 NAND 게이트를 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  14. 제13항에 있어서, 상기 제3플립플롭의 상기 제1출력단자는 상기 제1NAND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  15. 제14항에 있어서, 상기 제2플립플롭의 상기 제1출력단자는 상기 제1NAND 게이트의상기 제1입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  16. 제15항에 있어서, 상기 제6플립플롭의 상기 제1출력단자는 상기 제2NAND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  17. 제16항에 있어서, 상기 제5플립플롭의 상기 제1출력단자는 상기 제2NAND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  18. 제17항에 있어서, 상기 제1NAND 게이트의 상기 출력단자는 상기 제3NAND 게이트의 상기 제1입력단자에 결합되고, 상기 제2NAND 게이트의 상기 출력단자는 상기 제3NAND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  19. 제18항에 있어서, 상기 제3NAND 게이트의 상기 출력선은 상기 동기 데이터 신호를 제공하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  20. 제12항에 있어서, 상기 조합논리부는 제1 및 제2NAND 게이트, 및 OR 게이트를 포함하고, 각 AND 게이트 및 OR 게이트는 제1입력단자, 제2입력단자, 및 출력단자를 갖는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  21. 제20항에 있어서, 상기 제3플립플롭의 상기 제1출력단자는 상기 제1AND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  22. 제21항에 있어서, 상기 제2플립플롭의 상기 제1출력단자는 상기 제1AND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  23. 제22항에 있어서, 상기 제6플립플롭의 상기 제1출력단자는 상기제2AND 게이트의 사익 제2입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  24. 제23항에 있어서, 상기 제5플립플롭의 상기제1출력단자는 상기 제2AND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  25. 제24항에 있어서, 상기 제1AND 게이트의 상기 출력단자는 상기 OR 게이트의 상기 제1입력단자에 결합되고, 상기 제2AND 게이트의 상기 출력단자는 상기 OR 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  26. 제18항에 있어서, 상기 OR 게이트의 상기 출력선은 상기 동기 데이터 신호를 제공하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  27. 게이트 클럭 신호를 제공하기 위한 클럭 게이트에 있어서, 짝수 데이터 펄스에 의해 트리거되어 제1논리상태신호를 제공하고, 홀수 데이터 펄스에 의해 트리거되어 제2논리상태신호를 제공하는 제1경로, 상기 짝수 데이터 펄스에 의해 트리거되어 상기 제2논리상태신호를 제공하고, 상기 홀수 데이터 펄스에 의해 트리거되어 상기 제1논리상태신호를 제공하는 제2경로 및 상기 제1경로와 상기 제2경로를 결합시켜 상기 게이트 클럭신호를 제공하는 결합 논리를 포함하는 것을 특징으로 하는 게이트 클록 신호를 제공하기 위한 클럭 게이트.
  28. 제27항에 있어서, 상기 제1경로는 제1복수개의 결합된 플립플롭을 구비하는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  29. 제28항에 있어서, 상기 제1복수개의 플립플롭은 각각 데이터 입력단자, 클럭입력단자, 및 제1출력단자를 갖는 제1, 제2, 및 제3플립플롭을 포함하는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  30. 제29항에 있어서, 상기 제1플립플롭은 제2출력단자를 또한 포함하고, 상기 제1플립플롭의 상기 제1출력단자는 상기 제2플립플롭의 상기 데이터 입력단자에 결합되고, 상기 제1플립플롭의 상기 제2출력단자는 상기 제1플립플롭의 상기 데이터 입력단자에 결합되며, 상기 제2플립플롭의 상기 제1출력단자는 상기 제3플립플롭의 상기 데이터 입력단자에 결합되는 것을 특징으로 하는 게이트 클럭신호를 제공하기위한 클럭 게이트.
  31. 제30항에 있어서, 상기 제2경로는 제2복수개의 결합된 플립플롭을 구비하는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  32. 제31항에 있어서, 상기 제2복수개의 플립플롭은 각각 데이터 입력단자, 클럭 입력단자, 및 제1출력단자를 갖는 제4, 제5, 및 제6플립플롭을 포함하는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  33. 제32항에 있어서, 상기 제4플립플롭의 상기 제1출력단자는 상기 제5플립플롭의 상기 데이터 입력단자에 결합되고, 상기 제5플립플롭의 상기 제1출력단자는 상기 제6플립플롭의 상기 데이터 입력단자에 결합되는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  34. 제33항에 있어서, 데이터 입력선 및 클럭 입력신호선을 또한 포함하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  35. 제34항에 있어서,상기 제1 및 상기 제4플립플롭의 상기 클럭 입력단자는 상기 데이터 입력선에 결합되는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  36. 제35항에 있어서, 제1인버터를 또한 포함하고, 상기 제2 및 제5플립플롭의 상기 클럭 입력단자는 상기 클럭 입력 신호선에 결합되고, 상기 제3, 및 제6플립플롭의 상기 클럭 입력단자는 상기 제1인버터를 통하여 상기 클럭입력신호선에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 케이트.
  37. 제36항에 있어서, 리셋 신호선을 또한 포함하고, 상기 플립플롭 각각은 상기 리셋 신호선에 결합된 리셋 단자를 또한 포함하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  38. 제36항에 있어서, 제2인버터를 또한 포함하고, 상기 제1플립플롭의 상기 제1출력단자는 상기 제2인버터를 통하여 상기 제4플립플롭의 상기 입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  39. 제36항에 있어서, 상기 조합논리부는 각각 제1입력단자, 제2입력단자, 및 출력단자를 갖는 제1, 제2, 및 제3NAND 게이트를 포함하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  40. 제39항에 있어서, 상기 제3플립플롭의 상기 제1출력단자는 상기 제1NAND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  41. 제40항에 있어서, 상기 제2플립플롭의 상기 제1출력단자는 상기 제1NAND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  42. 제41항에 있어서, 상기 제6플립플롭의 상기 제1출력단자는 상기 제2NAND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  43. 제42항에 있어서, 상기 제5플립플롭의 상기 제1출력단자는 상기 제2NAND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  44. 제43항에 있어서, 상기 제1NAND 게이트의 상기 출력단자는 상기 제3NAND 게이트의 상기 제1입력단자에 결합되고, 상기 제2NAND 게이트의 상기 출력단자는 상기 제3NAND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  45. 제44항에 있어서, 상기 제3NAND 게이트의 상기 출력선은 상기 게이트 클럭 신호를 제공하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  46. 제36항에 있어서, 상기 조합논리부는 제1 및 제2NAND 게이트 및 OR 게이트를 포함하고, 각 AND 게이트 및 OR 게이트는 제1입력단자, 제2입력단자, 및 출력단자를 갖는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  47. 제46항에 있어서, 상기 제3플립플롭의 상기 제1출력단자는 상기 제1AND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  48. 제47항에 있어서, 상기 제2플립플롭의 상기 제1출력단자는 상기 제1AND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  49. 제48항에 있어서, 상기 제6플립플롭의 상기 제1출력단자는 상기 제2AND 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기위한 클럭 게이트.
  50. 제49항에 있어서, 상기 제5플립플롭의 상기 제1출력단자는 상기 제2AND 게이트의 상기 제1입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  51. 제50항에 있어서, 상기 제1AND 게이트의 상기 출력단자는 상기 OR 게이트의 상기 제1입력단자에 결합되고, 상기 제2AND 게이트의 상기 출력단자는 상기 OR 게이트의 상기 제2입력단자에 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  52. 제44항에 있어서, 상기 OR 게이트의 상기 출력선은 상기 게이트 클럭 신호를 제공하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  53. 동기 데이터를 제공하기 위한 데이터 래치에 있어서, 홀수 짝수 데이터 펄스 를 분할하는 수단과, 상기 홀수 및 짝수 데이터 펄스를 수신하여 상기 동기 데이터를 출력하는 수단을 구비하고, 상기 분할하는 수단은 차동 ECL 기술로 구현되고, 상기 수신하는 수단은 CMOS 기술로 구현되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  54. 제53항에 있어서, 상기 차동 ECL 기술로 부터의 신호를 상기 CMOS 기술의 신호로 변환하는 수단을 또한 구비하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  55. 제54항에 있어서, 상기 분할하는 수단은 각각 입력단자, 출력단자 및 클럭 단자를 갖는 제1 및 제2차동 ECL 플립플롭을 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  56. 제55항에 있어서, 상기 수신하는 수단은 입력단자, 출력단자 및 클럭단자를 갖는 CMOS 플립플롭을 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  57. 제56항에 있어서, 상기 변환하는 수단은 제1 및 제2 ECL/CMOS 변환기를 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  58. 제57항에 있어서, 상기 제1차동 ECL 플립플롭의 상기 데이터 단자는 상기 제1차동 ECL 플립플롭의 상기 출력단자와 상기 제2차동 ECL 플립플롭의 상기 데이터 단자에 결합되는 것을 특징으로 하는 데이터를 제공하기 위한 데이터 래치.
  59. 제58항에 있어서, 상기 제2차동 ECL 플립플롭의 상기 클럭단자와 상기 제2ECL/CMOS 변환기에 결합된 클럭 입력 신호를 제공하기 위한 수단을 또한 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  60. 제59항에 있어서, 상기 1차동 ECL/CMOS 변환기는 상기 제2차동 ECL 플립플롭의 상기 출력단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  61. 제60항에 있어서, 상기 제1 및 제2차동 ECL/CMOS 변환기는 각각 상기 CMOS 플립플롭의 상기 데이터 단자와 상기 CMOS 플립플롭의 상기 클럭단자에 결합되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  62. 제61항에 있어서, 상기 수신하는 수단은 상기 제1차동 ECL/CMOS 변환기 및 상기 CMOS 플립플롭의 상기 출력단자에 결합된 CMOS 배타적 OR 회로를 또한 포함하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  63. 제62항에 있어서, 상기 CMOS 배타적 OR 게이트는 상기 동기 데이터를 제공하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 데이터 래치.
  64. 게이트 클럭 신호를 제공하기 위한 클럭 게이트에 있어서, 홀수 및 짝수 데이터를 분할하는 수단과, 상기 클럭 신호를 제공하는 수단을 구비하고, 상기 분할하는 수단은 차동 ECL 기술로 구현되고, 상기 수신하는 수단은 CMOS 기술로 구현되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  65. 제64항에 있어서, 상기 차동 ECL 기술로 부터의 신호를 상기 CMOS 기술의 신호로 변환하는 수단을 또한 구비하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  66. 제65항에 있어서, 상기 분할하는 수단은 각각 입력단자, 출력단자 및 클럭단자를 갖는 제1 및 제2차동 ECL 플립플롭을 포함하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  67. 제66항에 있어서, 상기 수신하는 수단은 입력단자, 출력단자, 및 클럭단자를 갖는 CMOS 플립플롭을 포함하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  68. 제67항에 있어서, 상기 변환하는 수단은 제1 및 제2 ECL/CMOS 변환기를 포함하는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  69. 제68항에 있어서, 상기 제1차동 ECL 플립플롭의 상기 데이터 단자는 상기 제1차동 ECL 플립플롭의 상기 출력단자와 상기 제2차동 ECL 플립플롭의 상기 데이터 단자를 결합되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 게이트.
  70. 제69항에 있어서, 상기 제2차동 ECL 플립플롭의 상기 클럭단자와 상기 제2 ECL/CMOS 변환기에 결합된 클럭 입력신호를 제공하는 수단을 또한 포함하는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  71. 제70항에 있어서, 상기 제1차동 ECL/CMOS 변환기는 상기 제2차동 ECL 플립플롭의 상기 출력단자에 결합되는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  72. 제71항에 있어서, 상기 제1 및 제2차동 ECL/CMOS 변환기는 각각 상기 CMOS 플립플롭의 상기 클럭단자에 결합되는 것을 특징으로 하는 게이트 클럭신호를 제공하기 위한 클럭 게이트.
  73. 제72항에 있어서, 상기 수신하는 수단은 상기 제1차동 ECL/CMOS 변환기 및 상기 CMOS 플립플롭의 상기 출력단자에 결합된 CMOS 배타적 OR 회로를 또한 포함하는 것을 특징으로 하는 클럭신호를 제공하기 위한 클럭 게이트.
  74. 제73항에 있어서, 상기 CMOS 배타적 OR 게이트는 상기 게이트 클럭신호를 제공하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 클럭 케이트.
  75. 동기 데이터를 제공하기 위한 방법에 있어서, 홀수 및 짝수 데이터 펄스를 분할하는 단계, 상기 홀수 데이터 펄스를 신호의 상승 또는 하강에지로 변형하는 단계, 상기 짝수 데이터 펄스를 상기 홀수 데이터 펄스에 의해 변형되지 않은 신호의 에지로 변형하는 단계, 상기 신호를 조합논리부로 제공하는 단계, 상기 조합논리부로 부터 상기 동기 데이터를 출력하는 단계를 구비하고, 상기 분할하는 단계 및 변형하는 단계는 차동 ECL 회로로 수행되고, 상기 제공하는 단계는 CMOS 회로에 의해 수행되는 것을 특징으로 하는 동기 데이터를 제공하기 위한 방법.
  76. 동기 데이터를 제공하기 위한 방법에 있어서, 짝수 데이터 펄스에 의해 제1경로를 트리거하여 제1논리상태신호를 제공하고, 홀수 데이터 펄스에 의해 상기 제1경로를 트리거하여 제2논리상태를 제공하는 단계, 상기 짝수 데이터 펄스에 의해 제2경로를 트리거하여 상기 제2논리상태신호를 제공하고, 상기 홀수 데이터 펄스에 의해 상기 제2경로를 트리거하여 상기 제1놀리상태신호를 제공하는 단계, 상기 제1경로와 상기 제2경로를 조합논리부에 결합하여, 상기 조합논리부가 상기 동기 데이터를 제공하는 단계를 구비하는 것을 특징으로 하는 동기 데이터를 제공하기 위한 방법.
  77. 게이트 클럭 신호를 제공하기 위한 방법에 있어서, 홀수 및 짝수 데이터 펄스를 분할하는 단계, 상기 홀수 데이터 펄스를 신호의 상승 또는 하간에지로 변형하는 단계, 상기 짝수 데이터 퍼스를 상기 홀수 데이터 펄스에 의해 변형되지 않은 신호의 에지로 변형하는 단계, 상기 신호를 조합논리부로 제공하는 단계, 상기 조합논리부로 부터 상기 클럭 신호를 출력하는 단계를 구비하고, 상기 분할하는 단계 및 변형하는 단계는 차동 ECL 회로로 수행되고, 상기 제공하는 단계는 CMOS 회로에 의해 수행되는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 방법.
  78. 게이트 클럭 신호를 제공하기 위한 방법에 있어서, 짝수 데이터 퍼스에 의해 제1경로를 트리거하여 제1논리상태신호를 제공하고, 홀수 데이터 펄스에 의해 상기 제1경로를 트리거하여 제2논리상태를 제공하는 단계, 상기 짝수 데이터 펄스에 의해 상기 제2경로를 트리거하여 상기 제2논리상태신호를 제공하고, 상기 홀수 데이터 펄스에 의해 상기 제2경로를 트리거하여 상기 제1논리상태신호를 제공하는 단계, 상기 제1경로와 상기제2경로를 조합논리부에 결합하여, 상기 조합논리부가 상기 클럭신호를 제공하는 단계를 구비하는 것을 특징으로 하는 게이트 클럭 신호를 제공하기 위한 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950703437A 1993-02-17 1994-02-17 단일단자펄스게이팅회로 KR100324981B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/018,622 1993-02-17
US08/018622 1993-02-17
US08/018,622 US5463655A (en) 1993-02-17 1993-02-17 Single-ended pulse gating circuit
PCT/US1994/001667 WO1994019885A1 (en) 1993-02-17 1994-02-17 Single-ended pulse gating circuit

Publications (2)

Publication Number Publication Date
KR960701539A true KR960701539A (ko) 1996-02-24
KR100324981B1 KR100324981B1 (ko) 2002-06-29

Family

ID=21788891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950703437A KR100324981B1 (ko) 1993-02-17 1994-02-17 단일단자펄스게이팅회로

Country Status (5)

Country Link
US (1) US5463655A (ko)
JP (1) JPH08506951A (ko)
KR (1) KR100324981B1 (ko)
TW (1) TW232760B (ko)
WO (1) WO1994019885A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5680443A (en) * 1995-11-08 1997-10-21 At & T Smart messages and smart macros for telecommunications relay service (TRS) and operator services for deaf (OSD)
FR2764146B1 (fr) 1997-05-28 1999-08-13 Sgs Thomson Microelectronics Circuit de detection d'erreur de reception dans une transmission asynchrone
US6043694A (en) * 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
TW382855B (en) * 1998-07-29 2000-02-21 Integrated Technology Express State machine with dynamic interception clock function
JP2002251227A (ja) * 2001-02-23 2002-09-06 Nec Microsystems Ltd クロック監視回路、データ処理装置、データ処理システム
US6931075B2 (en) * 2001-04-05 2005-08-16 Microchip Technology Incorporated Event detection with a digital processor
US7027545B2 (en) * 2001-05-09 2006-04-11 Tropian, Inc. Data sampler for digital frequency/phase determination
WO2004055989A2 (en) * 2002-12-13 2004-07-01 Koninklijke Philips Electronics N.V. Low lock time delay locked loops using time cycle supppressor
US7855584B2 (en) * 2003-12-09 2010-12-21 St-Ericsson Sa Low lock time delay locked loops using time cycle suppressor
US7424650B1 (en) * 2004-07-28 2008-09-09 Cypress Semiconductor Corporation Circuit to measure skew

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4230991A (en) * 1978-09-11 1980-10-28 Alexandre Paphitis Digital frequency process and method using frequency shifting techniques, especially for low frequency measurements
JPS56132043A (en) * 1980-03-19 1981-10-16 Sony Corp Bit clock reproducing circuit
CA1191905A (en) * 1982-06-30 1985-08-13 Canadian Patents And Development Limited/Societe Canadienne Des Brevets Et D'exploitation Limitee Spread spectrum modem
US5081297A (en) * 1986-05-06 1992-01-14 Grumman Aerospace Corporation Software reconfigurable instrument with programmable counter modules reconfigurable as a counter/timer, function generator and digitizer
US4864303A (en) * 1987-02-13 1989-09-05 Board Of Trustees Of The University Of Illinois Encoder/decoder system and methodology utilizing conservative coding with block delimiters, for serial communication
US4935942A (en) * 1989-03-16 1990-06-19 Western Digital Corporation Data sampling architecture
US5321702A (en) * 1989-10-11 1994-06-14 Teradyne, Inc. High speed timing generator
US4984255A (en) * 1989-11-15 1991-01-08 National Semiconductor Corporation Edge transition insensitive delay line system and method
JP2787725B2 (ja) * 1990-02-14 1998-08-20 第一電子工業株式会社 データ・クロックのタイミング合わせ回路
US5172397A (en) * 1991-03-05 1992-12-15 National Semiconductor Corporation Single channel serial data receiver
US5124597A (en) * 1991-04-01 1992-06-23 Tektronix, Inc. Timer circuit including an analog ramp generator and a CMOS counter
US5220212A (en) * 1991-10-10 1993-06-15 National Semiconductor Corp. Single level bipolar ECL flip flop

Also Published As

Publication number Publication date
TW232760B (ko) 1994-10-21
JPH08506951A (ja) 1996-07-23
KR100324981B1 (ko) 2002-06-29
US5463655A (en) 1995-10-31
WO1994019885A1 (en) 1994-09-01

Similar Documents

Publication Publication Date Title
US5623223A (en) Glitchless clock switching circuit
US7205792B2 (en) Methods and circuitry for implementing first-in first-out structure
US5867049A (en) Zero setup time flip flop
KR900014970A (ko) 동기 회로
JPH04227122A (ja) ディジタルクロック変換回路
US5327019A (en) Double edge single data flip-flop circuitry
KR20030091015A (ko) 내부 클럭신호 발생회로 및 방법
US5230013A (en) PLL-based precision phase shifting at CMOS levels
EP0404127B1 (en) Signal generator
EP0656544A2 (en) Technique and method for asynchronous scan design
US6507230B1 (en) Clock generator having a deskewer
KR960701539A (ko) 단일 단자 펄스 게이팅 회로(single-ended pulse gating circuit)
US4882505A (en) Fully synchronous half-frequency clock generator
KR870010688A (ko) 잡음펄스 억제회로
EP0511423A1 (en) Electrical circuit for generating pulse strings
KR910007266A (ko) 클럭 및 제어 신호 발생 회로
KR900000995B1 (ko) 테스트 데이타 부하 기능을 갖춘 논리회로
US4955041A (en) Electronic pulse counter for simultaneous downward and upward counting
US4633098A (en) Flip-flop circuit with built-in enable function
JPH1168861A (ja) 同時双方向送受信方法および同時双方向送受信回路
KR0141711B1 (ko) 상승/하강 에지 검출장치
KR100366793B1 (ko) 쉬프트 레지스터를 이용한 펄스열 생성장치
JP2984429B2 (ja) 半導体集積回路
KR100278271B1 (ko) 클럭주파수분주장치
KR20010006850A (ko) 스큐 포인터 발생 회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 13

EXPY Expiration of term