JPH08506951A - シングルエンド型パルス・ゲート回路 - Google Patents

Abstract

(57)【要約】 本発明は、偶数及び奇数ビットを検出するための、２つの別個の経路を有するゲート回路を提供する。各経路には、等しい数の結合されたフリップ・フロップが含まれる。ビット検出の後、組み合わせ論理が、出力信号を与えるために、２つの経路を併合する。任意のリセット信号が、データ読み出し動作の開始において、全てのフリップ・フロップを論理０に初期化する。

Description

【発明の詳細な説明】 シングルエンド型パルス・ゲート回路 発明の背景 発明の分野 本発明は、ゲート回路に関し、特に、直列データの再同期化回路内で使用する ための、刻時ディジタルパルス・ゲート機構に関する。 関連技術の説明 図１Ａを参照すると、直列データクロック回復、及びデータ再同期化の用途に おいて、位相ロック・ループ（ＰＬＬ）１００を有する、疑似ランダムで、非同 期なデータ源から、周期的なクロック波形を回復することは、当該技術において 周知である。ＰＬＬ１００には通常、位相比較器１０８、低域通過フィルタ（Ｌ ＰＦ）１０９、及び電圧制御発振器（ＶＣＯ）１１０が含まれる。位相比較器１ ０８は、それぞれ線１０５および１０３に初期に与えられ、遅延線１０７および クロックゲート１１１を通過した、２つの入力周波数を比較する。次に、位相比 較器１０８は、これら２つの周波数間の位相差により決定される、出力位相誤差 信号を生成する。線１０５の周波数が、線１０３の周波数に等しくない場合、Ｌ ＰＦ１０９により濾波された後、位相誤差信号により、ＶＣＯ１１０の周波数が 、線１０５の周波数の方向に偏移させられる。ＰＬＬ１００が適切に設計された 場合、ＶＣＯ１１０は、線１０５の周波数にロックし、疑似ランダムデータの抜 けパルス（ゼロ）を無視する。ＰＬＬ１００により生成された回復クロック波形 １０３w（図１Ｂ）は、その立 ち下がりエッジで各遅延パルスを枠組みする。これは、あらゆるビット（それぞ れ、線１０５および１１２に与えられる信号を表す、波形１０５wおよび１１２w を参照）に対して、「ウィンドウ」１２０をもたらす。入力データパルスは通常 、論理１を表し、一方パルスの欠如は通常、論理０を表すことに留意されたい。 ＬＰＦ１０９は、これら刻時ウィンドウ内の個々のビットのジッタを大いに無視 し、それによって、平均ビット位置についてウィンドウ１２０の中心を維持し、 大部分のビットの適切な検出を確実にする。 ビット捕捉回路（以後、データラッチ１０１と言う）に、線１１２（線１０５ から遅延線１０７を介した）の生の非同期データ、及び線１０３の回復クロック 信号が与えられる。データラッチ１０１は、線１１２のデータビットを捕捉し、 次に線１０２にこれらビットを再同期化データとして伝送する（波形１０２wを 参照）。 データラッチ１０１は、以下の必要条件を有する。 １．最小の決定損失のための、ウィンドウ境界での非常に小さな準安定領域 ２．最大転送速度能力（高いパルス繰り返し速度）のための、各ビットの伝送 からの急速な回復 ３．ＮＲＺ（non-return-to-zero）出力パルス 理想的には、隣接するウィンドウにおける２つのビット、例えばウィンドウ１ ２０Ｃおよび１２０Ｄにおけるビット１２６および１２７は、それぞれ、互いの 方向に、ほとんど２つのビットが共通の境界１２５で出会う点に押されるとして も、ビット１２６および１ ２７は、データラッチ１０１により、依然として適切に認識されるべきである。 換言すれば、次のデータビットに対して準備ができるまでの、任意の単一ビット の伝送からの、データラッチ回復（リセット）時間は、ゼロに近づけるべきであ り、その結果、最大のデータ処理量、及びジッタ許容量が可能になる。 図２Ａは、フリップ・フロップ２０１と２０２を含む、当該技術で周知のデー タラッチ２００を示す。論理１の信号が、線２０３を介して入力データ端子Ｄに 与えられると仮定すると、データビットが線２０４に与えられた場合、フリップ ・フロップ２０１のＱ出力端子の信号は、論理１にセットされる。規定により、 この論理１は又、フリップ・フロップ２０２のデータ入力端子Ｄに続いて与えら れる。線２０６（図２Ｂの波形２０６w）の次のクロックエッジは、この論理１ の信号をフリップ・フロップ２０２のＱ出力端子に転送し、線２０８を介してフ リップ・フロップ２０１をクリアする。しかし、データラッチ２００は、波形２ ０５wに対して適当な出力パルス幅２１０を与えるが、データラッチ２００は、 データパルス、例えば各対２１２／２１３、及び２１４／２１５における２番目 のビットを識別せず、これはクロック周波数（波形２０６w）において、又はそ れより速い場合に発生する。従って、ビットは、フリップ・フロップ２０２のＱ 出力端子の信号がローに立ち下がり、フリップ・フロップ２０１のクリアを解放 するのを可能にするために、少なくとも１つの空のウィンドウ２２０により、間 隔を開けられねばならない。このように、ビット２１１、２１２、及び２１４は 、デー タラッチ２００により検出されるが、ビット２１３及び２１５は検出されないま まである。これは、幾つかの型式のチャンネル符号化方式に対しては許容可能で あるが、データラッチ２００は、クロック周波数でデータを取り込むそれらの方 式を排除する。更に、波形２０４wのビット２１１及び２１２のように、ビット が、少なくとも１つの空のウィンドウにより間隔を開けられたとしても、ランダ ム雑音が、データラッチ２００が許容可能なよりも互いに近い位置にビットを引 き込む、ジッタのあるデータのために、データラッチ２００は誤差を生じ得る。 図３Ａおよび図３Ｂを参照すると、別の周知のデータラッチ３００には、以下 で詳細に説明する、バックラッシュ・クリア方式における、３つのフリップ・フ ロップ３０１、３０２、及び３０３が含まれる。フリップ・フロップ３０１は、 ビットトラップとして使用され、すなわちデータビット、例えばビット３１１が 線３０５に与えられた時、フリップ・フロップ３０１のＱ出力端子の信号が、論 理１にセットされる。時間３３０（図３Ｂ）において、フリップ・フロップ３０ ２及び３０３のクロック入力端子ＣＫに与えられる、線３０６の次のクロックエ ッジが、フリップ・フロツプ３０２のＱ出力端子の信号を論理１にセットし、そ れが次に、線３０８を介して、全てのフリップ・フロップをクリアする。フリッ プ・フロップ３０３をクリアすると、フリップ・フロップ３０３のＱ／出力にお いて、同期化データ出力パルスＳＤ２（波形３０７w）がトリガされる。「クリ ア」パルスは通常、非常に短いので、フリップ・フロッ プ３０１は、図２のデータラッチ２０１よりも速い完全クロック周期で、データ をすぐに受け取る。時間３３１（図３Ｂ）において、立ち上がりクロックエッジ が、フリップ・フロップ３０３のＱ出力端子の信号を論理０にセットし、それに よって同期化データパルス３１６が終了する。 フリップ・フロップ３０１は、時間３３０（波形３０６w）における立ち上が りクロックエッジの後の約２つのゲート遅延（すなわち、フリップ・フロップ３ ０２のデータ入力端子ＤからＱ出力端子への信号の伝搬遅延、及びフリップ・フ ロップ３０１のクリア解放時間）まで、新しいデータを受け入れられない。従っ て、先ずウィンドウ３２０Ａにおけるビット３１１が、フリップ・フロップ３０ １を刻時する時間から、フリップ・フロップ３０１が、クリアされ解放される時 間まで、「盲点」がウィンドウ３２０Ｂ内に侵害している。転送周波数が増大し 、ウィンドウの寸法が縮小すると、この盲点は、次のウィンドウのかなりの割合 にわたって、侵害し得る。従って、図３Ｂに示すように、ビット３１１、３１２ 、３１３、及び３１４は検出される（同期化データ波形３０７wの、それぞれパ ルス３１６、３１７、３１８、及び３１９を参照）が、ビット３１５は検出され ないままである。従って、ウィンドウの切り詰めは、高周波データ伝送を妨げ、 ジッタのあるデータにおける誤差率を増大させる。 図４は、フリップ・フロップ４０１、４０２、４０３、及びＸＯＲゲート４０ ４を含む、別の従来技術のデータラッチ４００を示す。データラッチ４００にお いて、フリップ・フロップ４０１は、各入 力データビットで引き外されず、クリアされないが、その代わり、入力データビ ットの立ち上がりエッジでトグルされるのみである。入力データが何もないと、 フリップ・フロップ４０１、４０２、及び４０３の全Ｑ出力端子の信号は、同一 論理状態にある。簡単にするために、全てのフリップ・フロップが、それらのＱ 出力端子で論理０信号を有すると仮定する。線４０６（図４Ｂの波形４０６wを 参照）の到来するデータビット４１１が、フリップ・フロップ４０１のＱ出力端 子の信号を論理１にトグルする。時間４２１における立ち上がりクロックエッジ （波形４０７w）が、フリップ・フロップ４０２のＱ出力端子の信号を論理１に セットする。従って、ここでフリップ・フロップ４０２、及びフリップ・フロッ プ４０３は、それらのＱ出力端子で、反対の論理状態の信号を有する。次に、こ れらの信号が、ＸＯＲゲート４０４の２つの入力端子に与えられる。これらの入 力信号により、ＸＯＲゲート４０４は、出力線４０５に論理１信号を伝送し、そ れによって、同期化データ出力パルス４１６（図４Ｂの波形４０５w）が開始さ れる。時間４２２における次のクロックエッジは、フリップ・フロップ４０３の Ｑ出力端子の信号を論理１に刻時する。ＸＯＲゲート４０４への両方の入力信号 が論理１であるので、ＸＯＲゲート４０４は、線４０５に論理０出力信号を与え 、それによって、同期化データパルス４１６が終了する。パルス４１６の立ち上 がり、及び立ち下がりエッジの両方は、到来するクロック信号（波形４０７wを 参照）に関して、同一量のゲート遅延を経験しているので、パルス４１６は、正 確に１つのクロック・ ウィンドウ４２０の幅であることに留意されたい。 クロック周波数に達するビット、例えば波形４０６wのビット４１２及び４１ ３は、出力線４０５（波形４０５w）に連続した論理１信号（パルス４１７）を 生成する。この論理１出力信号は、入力データのパターンの隣接するパルスに対 する所望の応答である。この構成において、ビット（ビット４１４及び４１５の ような）は、クロック周期、すなわちウィンドウ４２０よりもかなり近くに間隔 を置かれ得ることに留意されたい。例えば、ウィンドウ４２０Ｇ内へのウィンド ウ４２０Ｆの侵害は何もないので、ビット４１４が、クロックエッジ４３０のす ぐ前に達し、ビット４１５が、クロックエッジ４３０のすぐ後に達したとしても 、両方のビットは、検出され、結果として波形４０５wの隣接パルス４１８とな る。データラッチ４００の動作に関する更なる情報は、１９９１年３月５日に出 願された米国特許番号第07/664,911号に開示されており、本明細書に完全な形で 参照として取り入れる。 フリップ・フロップ４０１、４０２、及び４０３はクリアされないので、例え ばデータラッチ３００により作り出される盲点は削除される。更に、フリップ・ フロップ４０１、４０２、及び４０３は、図２Ａ及び図３Ａにおける、その対応 品の半分の周波数で動作する。 しかし、論理のこの形式における伝搬遅延は、エッジ遷移の方向とは独立であ る（例えば、フリップ・フロップのクロック入力から、そのＱ出力における正の 遷移への伝搬遅延は、クロック入力とＱ出力における負の遷移との間の伝搬遅延 に等しい）ので、データラッ チ４００は、差動エミッタ結合論理（ＥＣＬ）で好適に実施される。このことは 、データ・ウィンドウ境界が、以下の期間で交互に規定されるので、重要である 。 １．フリップ・フロップ４０１のクロック入力端子から、そのＱ出力端子にお ける論理１への、線４０６の論理１信号の伝搬遅延、または、 ２．フリップ・フロップ４０１のクロック入力端子から、そのＱ出力端子にお ける論理０への、線４０６の論理０信号の伝搬遅延に、フリップ・フロップ４０ ２のＤ入力端子における、論理０のセットアップ時間を加えた時間。 差動ＥＣＬ論理において、期間１及び２は実質的に等しい。ＥＣＬは、ＣＭＯ Ｓ論理よりも、物理的に大きく、かなり多くの電力を消費するという欠点を有す る。しかし、データラッチ４００が、シングルエンド型のＣＭＯＳ技術で実施さ れた場合、期間１及び２に対して実質的に等しい時間遅延を達成することは困難 であり、しばしば、奇数ビット・ウィンドウと、偶数ビット・ウィンドウとの間 の寸法におけるスキューに帰結する。 発明の摘要 本発明によれば、ゲート回路には、偶数及び奇数ビットを検出するための２つ の別個の経路が含まれる。特に、第１の経路は、第１の所定の論理状態信号を与 えるために、偶数データビットによりトリガされ、第２の論理状態信号を与える ために、奇数データビットによりトリガされる。反対に、第２の経路は、第２の 論理状態信号 を与えるために、偶数データパルスによりトリガされ、第１の論理状態信号を与 えるために、奇数データパルスによりトリガされる。ゲート回路には更に、出力 信号を与えるために、第１と第２の経路を結合するための組み合わせ論理が含ま れる。 第１の経路には、第１の複数の結合されたフリップ・フロップが含まれる。本 発明の一実施例において、第１の複数のフリップ・フロップには、第１、第２、 及び第３のフリップ・フロップが含まれる。各フリップ・フロップは、データ入 力端子、クロック入力端子、及び出力端子を有する。第１のフリップ・フロップ には、更なる出力端子が含まれる。 第１のフリップ・フロップの出力端子は、第２のフリップ・フロップのデータ 入力端子に結合され、第１のフリップ・フロップの更なる出力端子は、第１のフ リップ・フロップのデータ入力端子に結合され、第２のフリップ・フロップの出 力端子は、第３のフリップ・フロップのデータ入力端子に結合される。 各経路には、等しい数の結合されたフリップ・フロップが含まれる。従って、 本発明のこの実施例において、第２の経路は、第２の複数のフリップ・フロップ からなる。特に、第２の複数のフリップ・フロップには、第４、第５、及び第６ のフリップ・フロップが含まれる。第２の経路における各フリップ・フロップは 又、データ入力端子、クロック入力端子、及び出力端子を有する。第４のフリッ プ・フロップの出力端子は、第５のフリップ・フロップのデータ入力端子に結合 され、第５のフリップ・フロップの出力端子は、第６ のフリップ・フロップのデータ入力端子に結合される。 本発明のデータラッチには更に、データ入力線、及びクロック入力信号線が含 まれる。第１及び第４のフリップ・フロップのクロック入力端子は、データ入力 線に結合される。第２、第３、第５、及び第６のフリップ・フロップのクロック 入力端子は、クロック入力信号線に結合される。第１のフリップ・フロップの更 なる出力端子は、インバータを介して、第４のフリップ・フロップの入力端子に 結合される。このことは、第１のフリップ・フロップの出力端子での信号の負荷 、従って伝搬遅延に影響を与えることなく、第４のフリップ・フロップのデータ 入力端子に、第１のフリップ・フロップの出力端子の等価論理状態を示す。この ようにして、第１及び第４のフリップ・フロップの、クロック入力端子と出力端 子間の伝搬遅延が等しくなる。 本発明のこの実施例における組み合わせ論理には、第１、第２、及び第３のＮ ＡＮＤゲートが含まれる。各ＮＡＮＤゲートは、第１の入力端子、第２の入力端 子、及び出力端子を有する。第３のフリップ・フロップの出力端子は、第１のＮ ＡＮＤゲートの第２の入力端子に結合される。第２のフリップ・フロップの出力 端子は、第１のＮＡＮＤゲートの第１の入力端子に結合される。 本発明のこの実施例に更に従えば、第６のフリップ・フロップの出力端子は、 第２のＮＡＮＤゲートの第２の入力端子に結合される。前記第５のフリップ・フ ロップの出力端子は、前記第２のＮＡＮＤゲートの前記第１の入力端子に結合さ れる。第１のＮＡＮＤゲート の出力端子は、第３のＮＡＮＤゲートの第１の入力端子に結合される。第２のＮ ＡＮＤゲートの出力端子は、第３のＮＡＮＤゲートの第２の入力端子に結合され る。第３のＮＡＮＤゲートの出力線は、出力信号を与える。上記したゲート回路 は、実質的に完全に開放したパルス捕捉ウィンドウを提供する。このゲート回路 に対する通常の応用例は、直列データ受信機において、同期データ信号を与える ためのデータラッチである。 本発明に更に従えば、データラッチの上記した構成を有するが、第３及び第６ のフリップ・フロップに、クロック信号を反転する第２のインバータを更に有す る、クロックゲートが提供される。このようにして、第３のＮＡＮＤゲートの出 力線により与えられる、出力信号、すなわちゲートされたクロック信号は、入力 クロック信号周期の１．５倍である。従って、本発明は、下流の回路構成に対し て、望ましいゲートされたクロック源を与える。 本発明の別の実施例において、組み合わせ論理には、第１と第２のＡＮＤゲー ト、及びＮＯＲゲートが含まれる。これらのゲートの結合は、３つのＮＡＮＤゲ ートに対して上記したのと同様にして達成され、第１と第２のＡＮＤゲートは、 第１と第２のＮＡＮＤゲートに取って代わり、ＮＯＲゲートは、第３のＮＡＮＤ ゲートに取って代わる。 本発明に更に従えば、奇数及び偶数データパルスを分割するための手段、及び これらのデータパルスを受信し、同期データを出力するための手段を含む、デー タラッチが提供される。分割手段は、差 動ＥＣＬ回路構成で実施され、それに対して受信手段は、ＣＭＯＳ回路構成で実 施される。このようにして、データラッチは、均衡のとれた立ち上がり、立ち下 がりエッジ伝搬遅延が、奇数及び偶数ビットを対称的に取り扱うことに充分適合 される、差動ＥＣＬ回路構成によりなされる全てのタイミング決定を有すること により、回路の性能をかなり改善する。ＣＭＯＳフリップ・フロップ及びＸＯＲ ゲートは、入力ビット再タイミングがＥＣＬ論理で発生した後、出力パルスを成 形するよう機能する。 図面の簡単な説明 図１Ａは、データ同期化の応用例における、従来の位相ロック・ループのブロ ック図を示す。 図１Ｂは、図１Ａに示す回路に、及びその回路により与えられる各種の波形を 示す。 図２Ａは、２つのフリップ・フロップを含む、従来技術のデータラッチを示す 。 図２Ｂは、図２Ａに示すデータラッチに、及びそのデータラッチにより与えら れる各種の波形を示す。 図３Ａは、バックラッシュ構成で結合された３つのフリップ・フロップを含む 、他の従来技術のデータラッチを示す。 図３Ｂは、図３Ａに示すデータラッチに、及びそのデータラッチにより与えら れる各種の波形を示す。 図４Ａは、３つのフリップ・フロップ、及びＸＯＲゲートを含む、他の従来技 術のデータラッチを示す。 図４Ｂは、図４Ａに示すデータラッチに、及びそのデータラッチにより与えら れる各種の波形を示す。 図５Ａは、偶数及び奇数ビットに対する別個の経路を含む、本発明によるデー タラッチを示す。 図５Ｂは、図５Ａに示すデータラッチに、及びそのデータラッチにより与えら れる各種の波形を示す。 図６Ａは、従来技術のクロックゲートを示す。 図６Ｂは、図６Ａに示すクロックゲートに、及びそのクロックゲートにより与 えられる各種の波形を示す。 図７Ａは、他の従来技術のクロックゲートを示す。 図７Ｂは、図７Ａに示すクロックゲートに、及びそのクロックゲートにより与 えられる各種の波形を示す。 図８Ａは、他の従来技術のクロックゲートを示す。 図８Ｂは、図８Ａに示すクロックゲートに、及びそのクロックゲートにより与 えられる各種の波形を示す。 図９Ａは、他の従来技術のクロックゲートを示す。 図９Ｂは、図９Ａに示すクロックゲートに、及びそのクロックゲートにより与 えられる各種の波形を示す。 図１０Ａは、本発明によるクロックゲートを示す。 図１０Ｂは、図１０Ａに示すクロックゲートに、及びそのクロックゲートによ り与えられる各種の波形を示す。 図１１Ａは、バイポーラ、及びＣＭＯＳ技術を組み合わせる、本発明のパルス ゲート回路の他の実施例を示す。 図１１Ｂは、図１１Ａに示すデータラッチをクロックゲートに変形させる、Ｅ ＣＬ−ＣＭＯＳ変換器１１０６の構成を示す。 図１２は、本発明による、組み合わせ論理の他の実施例を示す。 発明の詳細な説明 本発明の一実施例において、図５Ａ及び図５Ｂを参照すると、データラッチ５ ００は、フリップ・フロップ５０６、５０７、及び５０８を含む経路５０１と、 フリップ・フロップ５０９、５１０、及び５１１を含む経路５０２とに分割され る。フリップ・フロップ５０６のＱ出力端子は、フリップ・フロップ５０７のデ ータ入力端子Ｄに結合される。この結合構成は又、フリップ・フロップ５０７と ５０８、フリップ・フロップ５０９と５１０、及びフリップ・フロップ５１０と ５１１の間にも見出される。フリップ・フロップ５０６のＱ／出力端子は、それ 自身のデータ入力端子Ｄだけでなく、インバータ５１２を介した、フリップ・フ ロップ５０９のデータ入力端子にも又結合される。フリップ・フロップ５０７、 ５０９、及び５１０のＱ／出力端子だけでなく、フリップ・フロップ５０８及び ５１１のＱ出力端子も又、浮いたままであり、この実施例では使用されない。 組み合わせ論理５１８は、経路５０１と５０２を併合する。特に、フリップ・ フロップ５０８のＱ／出力端子は、ＮＡＮＤゲート５１４の一方の入力端子に結 合され、一方フリップ・フロップ５０７のＱ出力端子は、ＮＡＮＤゲート５１４ の他方の入力端子に結合される。同様に、フリップ・フロップ５１１のＱ／出力 端子は、ＮＡＮ Ｄゲート５１５の一方の入力端子に結合され、一方フリップ・フロップ５１０の Ｑ出力端子は、ＮＡＮＤゲート５１５の他方の入力端子に結合される。ＮＡＮＤ ゲート５１４及び５１５の出力端子は、ＮＡＮＤゲート５１６の入力端子に結合 される。ＮＡＮＤゲート５１６の出力端子は、線５１７を介して、データラッチ ５００からの同期化データを与える。 フリップ・フロップ５０７、５０８、５１０、及び５１１の入力クロック端子 Ｃは、線５０５に結合されるが、フリップ・フロップ５０６及び５０７の入力ク ロック端子Ｃは、線５０３に結合される。本発明の一実施例において、データラ ッチ５００における全てのフリップ・フロップのリセット端子は、インバータ５ １３を介して線５０４に結合される。 線５０４に与えられ、インバータ５１３により反転されたロー信号ＲＧ３が、 全Ｑ出力信号が論理０になるように、フリップ・フロップ５０６−５１１をリセ ットする。フリップ・フロップ５０６の出力信号Ｑが論理０であるので、出力信 号Ｑ／は論理１である。この論理１信号は、フリップ・フロップ５０７の入力端 子Ｄ、及びフリップ・フロップ５０６の入力端子Ｄに与えられる。次に、この論 理１信号が、インバータ５１２により反転される。従って、論理０信号が、フリ ップ・フロップ５０９のデータ入力端子Ｄに与えられる。線５０４の信号ＲＧ３ が、ハイになった後（波形５０４wを参照）、入力データ線５０３（波形５０３w ）の第１のデータビット５３０は、フリップ・フロップ５０６のＱ出力端子の信 号を論理１にトグルす るが、フリップ・フロップ５０９のＱ出力端子の信号はゼロのままである。フリ ップ・フロップ５０６のＱ出力端子の信号は、論理１であるので、フリップ・フ ロップ５０６のＱ／出力端子の信号は、論理０である。この論理０信号は、イン バータ５１２により反転される。従って、論理１信号が、フリップ・フロップ５ ０９の入力データ端子Ｄに与えられる。この論理１信号は、信号ＤＥＬＤＡＴＡ （波形５０３wを参照）の次のデータビット（ビット５３１）に応答して、Ｑ出 力端子に転送されることに留意されたい。フリップ・フロップ５０７、５０８、 ５１０、及び５１１のＱ出力端子の信号は、ロー、すなわち論理０のままである ことに留意されたい。従って、時間５５０において、線５１７の同期化データ信 号ＳＤＡＴＡは論理０である。線５０５のクロック信号ＭＶＣＯＢを表すパルス ５４２（時間５５１における波形５０５wを参照）の立ち上がりエッジは、フリ ップ・フロップ５０７のデータ入力端子の論理１信号を、フリップ・フロップ５ ０７のＱ出力端子に刻時する（波形５０７wを参照）。波形５０６w、５０７wの 信号は論理１であるが、時間５５１における、波形５０８w、５０９w、５１０w 、及び５１１wの信号は論理０である。フリップ・フロップ５０７のＱ出力端子 、及びフリップ・フロップ５０８のＱ／出力端子により与えられる、ＮＡＮＤゲ ート５１４への２つの論理１入力信号は、結果としてＮＡＮＤゲート５１４から の論理０出力信号となる。フリップ・フロップ５１０のＱ出力端子、及びフリッ プ・フロップ５１１のＱ／出力端子により与えられる、ＮＡＮＤゲート５１５へ の論理０及び１入力信号は、結 果としてＮＡＮＤゲート５１５からの論理１出力信号となる。ＮＡＮＤゲート５ １６に、論理０及び論理１入力信号が与えられるので、ＮＡＮＤゲート５１６か らの線５１７の出力信号ＳＤＡＴＡは、論理１である。 線５０５のクロック信号ＭＶＣＯＢのパルス５４３の立ち上がりエッジは、フ リップ・フロップ５０７のＱ出力端子の論理１信号（フリップ・フロップ５０８ のデータ入力端子Ｄへの信号として与えられる）を、フリップ・フロップ５０８ のＱ出力端子に刻時する。ＮＡＮＤゲート５１４の入力端子の一つに与えられる 、フリップ・フロップ５０８のＱ／出力端子におけるロー信号は、ＮＡＮＤゲー ト５１４の出力信号を論理１に変化させ、それによって又ＮＡＮＤゲート５１６ の出力信号を論理０に変化させる。波形５１７wのパルス５６１は、波形５０５w の１クロックサイクルに等しい周期を有することに留意されたい。 波形５０３wの信号ＤＥＬＤＡＴＡのビット５３１は、フリップ・フロップ５ ０６及び５０９のＱ出力端子の信号を、それぞれ論理０及び１にトグルする。ク ロック信号ＭＶＣＯＢのパルス５４４の立ち上がりエッジは、フリップ・フロッ プ５０７及び５１０のＱ出力端子の信号を、それぞれ論理０及び１に刻時する。 従って、時間５５４における、同期化出力データ信号ＳＤＡＴＡは、論理１であ る。 データ信号ＤＥＬＤＡＴＡ（波形５０３w）のビット５３２は、フリップ・フ ロップ５０６及び５０９のＱ出力端子の信号を、それぞれ論理１及び０にトグル する。クロック信号ＭＶＣＯＢのパルス５ ４５の立ち上がりエッジは、フリップ・フロップ５０７、５０８、５１０、及び ５１１の出力端子の信号を、それぞれ論理１、０、０、及び１に刻時する。従っ て、時間５５６において、同期化データ出力信号ＳＤＡＴＡは、論理１のままで ある。 クロック信号ＭＶＣＯＢのパルス５４６は、フリップ・フロップ５０８のＱ出 力端子の信号を、論理１に刻時し、フリップ・フロップ５１１のＱ／出力端子の 信号を、論理０に刻時する。従って、時間５５７において、同期化データ出力信 号ＳＤＡＴＡは、論理０にセットされる。データビット５３１及び５３２は、１ クロック周期（波形５０５w）よりも少なく分離されているが、本発明は、両方 のパルスを検出し、２つのＭＶＣＯＢクロックサイクルに対して、隣接する論理 １信号を与える（波形５１７wのパルス５６２を参照）ことに留意されたい。 従って、図５Ａ及び図５Ｂを参照して、上記に示したように、経路５０１にお けるフリップ・フロップ５０６は、そのＱ出力端子に論理１信号を与えるために 、奇数ビット（すなわち、ビット５３０及び５３２）によりトリガされ、そのＱ 出力端子に論理０信号を与えるために、偶数ビット（すなわち、ビット５３１） によりトリガされる。 反対に、経路５０２におけるフリップ・フロップ５０９は、そのＱ出力端子に 論理１信号を与えるために、偶数ビット（すなわち、ビット５３１）によりトリ ガされ、そのＱ出力端子に論理０信号を与えるために、奇数データビット（すな わち、ビット５３２）によ りトリガされる。フリップ・フロップ５０７、５０８、５１０、及び５１１は、 線５０５のクロックパルスの立ち上がりエッジによりトリガされる。 本発明によれば、データウィンドウ境界は、以下の期間により交互に規定され る。 １．フリップ・フロップ５０６のクロック入力端子から、そのＱ出力端子への 論理１信号の伝搬遅延に、フリップ・フロップ５０７のデータ入力端子Ｄにおけ る論理１信号のセットアップ時間を加えた時間、または、 ２．フリップ・フロップ５０９のクロック入力端子から、そのＱ出力端子への 論理１信号の伝搬遅延に、フリップ・フロップ５１０のデータ入力端子Ｄにおけ る論理１信号のセットアップ時間を加えた時間。 偶数及び奇数ウィンドウの寸法が等しくなるのを確実にするために、期間１及 び２に対する伝搬遅延は、実質的に等しくなければならない。この等価性を達成 するために、本発明は、フリップ・フロップ５０６及び５０９に等しい論理構成 要素、及びフリップ・フロップ５０７及び５１０に等しいデータ−クロック・セ ットアップ時間を提供する。このようにして、本発明は、経路５０１及び５０２ を介して、ウィンドウ境界決定点を等しくし、それによって奇数−偶数ウィンド ウ歪みを防止する。 更に、データラッチ５００におけるフリップ・フロップ５０６−５１１は、デ ータ読み出し動作の開始後に、リセットされないので、 本発明は、従来技術のラッチにより生成される盲点を削除する。従って、本発明 により、完全開放ウィンドウが可能となる、すなわちウィンドウ内の位置に関係 なく、あらゆるデータビットが適切に検出される。更に、本発明によれば、全フ リップ・フロップが、図２及び図３に示す慣用的な従来技術のラッチの半分の周 波数で動作する。 図１Ａを参照して以前に述べたように、線１０３のＶＣＯ出力信号は、位相ロ ック・ループを閉じるために、位相比較器１０８に与えられる。通常、位相比較 器１０８は、完全な周波数弁別能力を有する、すなわち位相比較器１０８は、周 波数差の大きさに関係なく、入力（すなわち、データ）周波数の方向へとＶＣＯ を強いる。チャンネルデータは、疑似ランダムであり、しばしば実際のクロック 周波数において、何の成分も有していないので、ＶＣＯ１１０による適格でない （直接接続される）フィードバックが、結果として予測不可能な、従って、使用 不可能なＶＣＯ周波数となる。 この状態を回避するために、線１０３のＶＣＯ１１０からのフィードバック信 号は、先ず位相比較器１０８の負の入力端子に与える前に、一つずつ基準に基づ いて、入力データパルスの到着により適格にされる。適格化回路は、クロックゲ ート１１１として参照される。データラッチ１０１に似た、クロックゲート１１ １は、平均入力データパルスの進みエッジについて、ウィンドウを確立する。線 １０５のデータパルスが、クロックゲート１１１の入力端子に到着した場合、ク ロックゲート１１１の出力端子おいて何の遷移も発生 しないが、クロックゲート１１１は、線１０３の次の回復クロックパルスを通す ために、許可される。線１０３の、次に発生するクロックエッジが位相比較器１ ０８に伝送され、ゲートが閉じる。ラッチは、線１０５の別のデータパルスの到 着後まで、線１０３の更なるクロックパルスに対して、「閉じた」ままである。 本発明の一実施例において、ＶＣＯ周期の１．５倍の予測遅延が、以下に記載す る方法で、このゲート・ウィンドウをセットし、中心決めする。 位相ロック・ループ１００は、安定ロックにある場合、強制的に位相比較器１ ０８の（正及び負の）入力端子におけるパルスを、概ね瞬時的に発生させる（す なわち、閉ループ構成で動作する場合、正及び負の入力端子の信号を概ね等しい 電圧に強制する、演算増幅器に類似して）。図１Ａに示すように構成された半セ ルの予測遅延により、線１０５の到来するデータパルスは、ＶＣＯ１１０周期の １／２に選択される遅延量だけ、位相比較器入力パルスを進ませる。クロックゲ ート１１１が何の遅延も有さないと仮定した場合、ＶＣＯ１１０からの出力パル スは、位相比較器１０８の入力パルスと同期がとられ、従ってＶＣＯ１１０の周 期の１／２だけ、入力データパルスを遅らせる。このようにして、平均入力デー タパルスのエッジは、ＶＣＯ１１０からのパルスの立ち上がりエッジ間の中間で 正確に発生する。従って、本発明によれば、データパルスは、適当な（次の）Ｖ ＣＯパルスに対して、クロックゲート１１１を依然として開放しながら、ＶＣＯ 周期の±１．５倍の移動の自由度（ジッタ許容差）を有する。入力データパルス のジッタ特性が、平均位置に ついて対称であると仮定すると、ＶＣＯ１１０により規定されるウィンドウ内の 、データパルスのこのセンタリングは、最低の可能性のあるビット誤差率（ＢＥ Ｒ）を生み出す。 通常のクロックゲートの必要条件には、 １．最小決定損失に対する、ウィンドウ境界での非常に小さな準安定領域と、 ２．最大転送速度能力（高いパルス繰り返し速度）に対する、各ビットの伝送 からの急速な回復と、 ３．ＲＺ（return-to-zero）出力パルスと、 が含まれる。データラッチ１０１は、non-return-to-zero出力パルスを有する ことにより、クロックゲートと区別されることに留意されたい。 図６Ａは、データラッチ２００（図２Ａ）と等しい構成を有する、従来技術の クロックゲート６００を示す。線６０５の出力信号は、同期化データである代わ りに、ゲートされたクロック信号ＧＣ１である。しかし、図６Ｂの波形６０５w に示すように、データラッチ２００と同じ欠点を被る。特に、クロックゲート６ ００は、ビット６１３及び６１５のような、クロック周波数以上にある、入力デ ータパルスを検出しない。 図７Ａは、データラッチ３００（図３）に類似した構成を有する、別の周知の クロックゲート７００を示す。クロックゲート７００は、データラッチ３００の 出力パルス信号を、概ね１クロックサイクルの幅に再成形する、フリップ・フロ ップ３０３を削除している。ク ロックゲート７００において、ゲートされたクロック信号ＧＣ２の幅は、フリッ プ・フロップ７０２の自己クリア時間によりセットされる。しかし、この構成は 、好ましからず盲点幅を広げる、すなわち時間フリップ・フロップ７０１はクリ アされたままであり、入力データ遷移を受け入れられない。 図８に示す、別の従来技術のクロックゲート８００は、図４に示すデータラッ チ４００に類似した構成を有する。特に、クロックゲート８００には、３つのフ リップ・フロップ８０１、８０２、及び８０３、及びＮＯＲゲート８０４が含ま れる。クロックゲート８００には更に、クロック信号を与える線８０７、及びフ リップ・フロップ８０３のクロック入力端子ＣＫに結合されるインバータ・ゲー ト８５０が含まれる。図８Ｂを参照すると、波形８０５wで示す、ゲートされた クロック信号ＧＣ３は、完全クロック周波数（すなわち、クロックサイクル毎に 繰り返されるゲート動作）でさえも、下流でのエッジ活性化回路構成を刻時する のに特に有利である、return-to-zero（ＲＺ）の特徴を示す。従って、図８Ｂに 示すように、全入力データビット８１１、８１２、８１３、８１４、及び８１５ は、それぞれ出力パルス８１６、８１７、８１８、８１９、及び８２０で明示さ れるように、クロックゲート８００により検出される。しかし、クロックゲート ８００は、データラッチ４００（図４）と同じ欠点を被る。特に、クロックゲー ト８００は、伝搬遅延がエッジ遷移の方向と独立である（例えば、フリップ・フ ロップ入力クロック端子から、そのＱ出力端子における正の遷移への信号伝搬遅 延は、 クロック入力端子と、Ｑ出力端子における負の遷移との間の信号伝搬遅延に等し い）ので、好適には差動エミッタ結合論理（ＥＣＬ）で実施される。クロックゲ ート８００のデータウィンドウ境界は、以下の期間により交互に規定される。 １．フリップ・フロップ８０１のクロック入力端子ＣＫから、そのＱ出力端子 における論理１への、線８０６の論理１信号の伝搬遅延に、フリップ・フロップ ８０２のＤ入力端子における論理１のセットアップ時間を加えた時間、または、 ２．フリップ・フロップ８０１のクロック入力端子ＣＫから、そのＱ出力端子 における論理０への、線８０６の論理０信号の伝搬遅延に、フリップ・フロップ ８０２のＤ入力端子における論理０のセットアップ時間を加えた時間。 差動ＥＣＬ論理において、期間１及び２は実質的に等しい。ＥＣＬは、ＣＭＯ Ｓ論理よりも、物理的に大きく、かなり多くの電力を消費するという欠点を有す る。しかし、クロックゲート８００が、シングルエンド型のＣＭＯＳ技術で実施 された場合、期間１及び２に対して実質的に等しい時間遅延を達成することは困 難であり、しばしば、奇数ビット・ウィンドウと、偶数ビット・ウィンドウとの 間の寸法におけるスキューに帰結する。 図９Ａは、データラッチ８００に類似した構成を有する、クロックゲート９０ ０を示す。クロックゲート９００には、フリップ・フロップ９０１及び９０２が 含まれる。入力データが、フリップ・フロップ９０１のクロック端子ＣＫへの線 ９０６に与えられる。フリ ップ・フロップ９０１のＱ／出力端子は、それ自身のデータ入力端子Ｄに結合さ れる。Ｑ出力端子は更に、フリップ・フロップ９０２のデータ入力端子Ｄだけで なく、ＮＯＲゲート９０４の一方の入力端子にも結合される。クロック信号が、 フリップ・フロップ９０２のクロック端子ＣＫへの線９０７に与えられる。フリ ップ・フロップ９０２のＱ／出力端子は、ＮＯＲゲート９０４の他方の入力端子 に結合される。ＮＯＲゲート９０４は、結果としてのゲートされたクロック信号 ＧＣ４を線９０５に与える。図９Ｂに示すように、ゲートされたクロック信号Ｇ Ｃ４を表す波形９１０は、変化するデューティサイクル（入力パルス位置の関数 として）を有するが、タイミング情報を担持する、立ち上がりエッジ９３０の位 置は、図８Ｂの波形８１０で示す立ち上がりエッジ８３０に関連して、保存され る。しかし、クロックゲート９００は、図８Ａ及び図９Ａを参照して上記した（ 従って、ここでは詳細に説明しない）、同一の欠点を有する。 図１０Ａは、線１００５のインバータ１０７０が、フリップ・フロップ１００ ８及び１０１１へのクロック信号を反転することを除いて、図５に示すデータラ ッチ５００に等しい構成を有する、本発明によるクロックゲート１０００を示す 。図１０Ｂに波形１０１７wで示す、クロック信号のこの発明は、図５Ｂにパル ス５６１で示す完全クロック周期の代わりに、１クロック周期幅の１／２である 、例えばパルス１０６１、１０６２、及び１０６３の出力パルスを作り出す。こ の短縮されたパルス周期により、クロックゲート１００ ０を、下流の回路構成に対するゲートされたクロック源として、使用することが 可能となる。 本発明によるゲート回路、すなわちデータラッチ、及びクロックゲートは更に 、実質的に完全開放のパルス捕捉ウィンドウを提供する。 本発明によるデータラッチ１１００の他の実施例を図１１Ａに示す。データラ ッチ１１００には、差動ＥＣＬフリップ・フロップ１１０１と１１０２、差動Ｅ ＣＬ−ＣＭＯＳ変換器１１０３と１１０６、標準ＣＭＯＳフリップ・フロップ１ １０４、及びＮＯＲゲート１１０５が含まれる。当該技術において周知なように 、差動ＥＣＬにおける信号は、２本の線で表される。一方の線の論理信号の状態 は、他方の線の信号の補数である。例えば、図１１Ａを参照すると、入力データ 線１１０７Ａの信号が、ハイからローに遷移すると、入力データ線１１０７Ｂの 信号は、ローからハイに遷移する。論理決定は、２つの電圧が他方の状態に遷移 する場合に、２つの電圧が交差する点においてなされる。換言すると、２つの電 圧が交差する点は、差動ＥＣＬ論理に対する等価閾値点である。ＥＣＬ−ＣＭＯ Ｓ変換器１１０３及び１１０６が、適切な信号形式を確保するために、差動ＥＣ Ｌフリップ・フロップ１１０１と１１０２、及びＣＭＯＳフリップ・フロップ１ １０４間に配置される。 データラッチ１１００は、データラッチ４００（図４Ａ）に類似して機能する 。特に、データラッチ１１００は、奇数及び偶数データパルスを分割する。例え ば、データラッチ１１００は、奇数ビッ トを立ち上がりエッジに変形し、偶数ビットを立ち下がりエッジに変形させる。 しかし、データラッチ１１００は、その完全に対称で平衡な伝搬遅延論理のため に、立ち上がり、及び立ち下がりエッジを等しく解釈する。従って、データラッ チ１１００により与えられるウィンドウは、同一寸法であることが確保され、そ れによってデータラッチの性能を最適化する。 データラッチ１１００は、データラッチ４００よりも幾つかの利点を有する。 特に、Ｑ出力信号が論理１に遷移している場合における、クロック入力端子から そのＱ出力端子への伝搬遅延は、Ｑ出力信号が論理０に遷移している場合におけ る、クロック入力端子からそのＱ出力端子への伝搬遅延に等しい。従って、閾値 点は、論理状態に関わらない時間における同一点で生じる。この実施例において 、差動ＥＣＬフリップ・フロップ１１０１及び１１０２は、偶数及び奇数データ パルスの分割を実行し、それにより立ち上がり、及び立ち下がりエッジの解釈が 、大いに改善されることを可能にする、従来技術のデータラッチの周波数の半分 で、この動作の発生を可能にする。比較的大きく、高電力の差動ＥＣＬ回路構成 によりなされる、この分割動作の後、比較的小さく、低電力のＣＭＯＳ回路構成 に信号が与えられる。従って、データラッチ１１００は、ＣＭＯＳ論理よりも速 い差動ＥＣＬ論理によりなされる、全てのタイミング決定を有することによって 、大いに性能を改善する。 図１１Ｂに示すように、ＥＣＬ−ＣＭＯＳ変換器１１０６への入力信号を逆に する（すなわち、入力線１１０８Ｂではなく、入力線 １１０８Ａの信号を反転する）ことにより、図８に示すクロックゲート８００に 機能的に類似した、クロックゲートにデータラッチ１１００が変形される。 上記の説明は、例示であって、制限すること意図したものではない。当業者は 、詳細な説明、及び添付図面の検討に基づき、本発明の範囲内で他の構成を工夫 することが可能である。例えば、図１２に示すように、本発明の他の実施例にお ける組み合わせ論理１２００には、ＮＡＮＤゲート５１４／５１５（図５）、又 はＮＡＮＤゲート１０１４／１０１５（図１０）に対して置換されるＡＮＤゲー ト１２０１／１２０２、及びＮＡＮＤゲート５１６、又はＮＡＮＤゲート１０１ ６に対して置換されるＯＲゲート１２０３が含まれる。本発明の他の実施例にお いて、フリップ・フロップの反転端子は、非反転端子（図５Ａ及び図１０Ａに示 す）の代わりに、別のフリップ・フロップのデータ入力端子に結合される。これ らの実施例において、他の適当な組み合わせ論理が、正確な出力信号を与えるた めに使用される。更に、上記のゲート回路をＣＭＯＳ技術で示したが、本発明の 他の実施例では、Ｉ²Ｌ及びＴＴＬのような、他の技術も使用される。本発明は 、添付の特許請求項に記載される。

Claims (1)

1. 【特許請求の範囲】 １．同期データを与えるためのデータラッチにおいて、 第１の論理状態信号を与えるために、偶数データパルスによりトリガされ、 第２の論理状態信号を与えるために、奇数データパルスによりトリガされる、第 １の経路と、 前記第２の論理状態信号を与えるために、前記偶数データパルスによりトリ ガされ、前記第１の論理状態信号を与えるために、前記奇数データパルスにより トリガされる、第２の経路と、 前記同期データを与えるために、前記第１の経路、及び前記第２の経路を結 合する、組み合わせ論理と、 からなるデータラッチ。 ２．前記第１の経路が、第１の複数の、結合されたフリップ・フロップからなる 、請求項１に記載のデータラッチ。 ３．前記第１の複数のフリップ・フロップには、第１、第２、及び第３のフリッ プ・フロップが含まれ、各フリップ・フロップは、データ入力端子、クロック入 力端子、及び第１の出力端子を有する、請求項２に記載のデータラッチ。 ４．前記第１のフリップ・フロップには、第２の出力端子が含まれ、更に前記第 １のフリップ・フロップの前記第１の出力端子は、前記第２のフリップ・フロッ プの前記データ入力端子に結合され、前記第１のフリップ・フロップの前記第２ の出力端子は、前記第１のフリップ・フロップの前記データ入力端子に結合され 、前記第２のフリップ・フロップの前記第１の出力端子 は、前記第３のフリップ・フロップの前記データ入力端子に結合される、請求項 ３に記載のデータラッチ。 ５．前記第２の経路が、第２の複数の、結合されたフリップ・フロップからな る、請求項４に記載のデータラッチ。 ６．前記第２の複数のフリップ・フロップには、第４、第５、及び第６のフリ ップ・フロップが含まれ、各フリップ・フロップは、データ入力端子、クロック 入力端子、及び第１の出力端子を有する、請求項５に記載のデータラッチ。 ７．前記第４のフリップ・フロップの前記第１の出力端子は、前記第５のフリ ップ・フロップの前記データ入力端子に結合され、前記第５のフリップ・フロッ プの前記第１の出力端子は、前記第６のフリップ・フロップの前記データ入力端 子に結合される、請求項６に記載のデータラッチ。 ８．データ入力線、及びクロック入力信号線を更に含む、請求項７に記載のデ ータラッチ。 ９．前記第１及び前記第４のフリップ・フロップの前記クロック入力端子は、 前記データ入力線に結合される、請求項８に記載のデータラッチ。 １０．前記第２、第３、第５、及び第６のフリップ・フロップの前記クロック入 力端子は、前記クロック入力信号線に結合される、請求項９に記載のデータラッ チ。 １１．リセット信号線を更に含み、前記フリップ・フロップの各々が更に、前記 リセット信号線に結合されるリセット端子を含む、 請求項１０に記載のデータラッチ。 １２．前記第１のフリップ・フロップの前記データ入力端子は、インバータを介 して、前記第４のフリップ・フロップの前記入力端子に結合される、請求項１０ に記載のデータラッチ。 １３．前記組み合わせ論理には、第１、第２、及び第３のＮＡＮＤゲートが含ま れ、各ＮＡＮＤゲートは、第１の入力端子、第２の入力端子、及び出力端子を有 する、請求項１２に記載のデータラッチ。 １４．前記第３のフリップ・フロップの前記第１の出力端子は、前記第１のＮＡ ＮＤゲートの前記第２の入力端子に結合される、請求項１３に記載のデータラッ チ。 １５．前記第２のフリップ・フロップの前記第１の出力端子は、前記第１のＮＡ ＮＤゲートの前記第１の入力端子に結合される、請求項１４に記載のデータラッ チ。 １６．前記第６のフリップ・フロップの前記第１の出力端子は、前記第２のＮＡ ＮＤゲートの前記第２の入力端子に結合される、請求項１５に記載のデータラッ チ。 １７．前記第５のフリップ・フロップの前記第１の出力端子は、前記第２のＮＡ ＮＤゲートの前記第１の入力端子に結合される、請求項１６に記載のデータラッ チ。 １８．前記第１のＮＡＮＤゲートの前記出力端子は、前記第３のＮＡＮＤゲート の前記第１の入力端子に結合され、前記第２のＮＡＮＤゲートの前記出力端子は 、前記第３のＮＡＮＤゲートの 前記第２の入力端子に結合される、請求項１７に記載のデータラッチ。 １９．前記第３のＮＡＮＤゲートの前記出力線は、前記同期データ信号を与える 、請求項１８に記載のデータラッチ。 ２０．前記組み合わせ論理には、第１と第２のＡＮＤゲート、及びＯＲゲートが 含まれ、各ＡＮＤゲート、及び前記ＯＲゲートは、第１の入力端子、第２の入力 端子、及び出力端子を有する、請求項１２に記載のデータラッチ。 ２１．前記第３のフリップ・フロップの前記第１の出力端子は、前記第１のＡＮ Ｄゲートの前記第２の入力端子に結合される、請求項２０に記載のデータラッチ 。 ２２．前記第２のフリップ・フロップの前記第１の出力端子は、前記第１のＡＮ Ｄゲートの前記第１の入力端子に結合される、請求項２１に記載のデータラッチ 。 ２３．前記第６のフリップ・フロップの前記第１の出力端子は、前記第２のＡＮ Ｄゲートの前記第２の入力端子に結合される、請求項２２に記載のデータラッチ 。 ２４．前記第５のフリップ・フロップの前記第１の出力端子は、前記第２のＡＮ Ｄゲートの前記第１の入力端子に結合される、請求項２３に記載のデータラッチ 。 ２５．前記第１のＡＮＤゲートの前記出力端子は、前記ＯＲゲートの前記第１の 入力端子に結合され、前記第２のＡＮＤゲートの前記出力端子は、前記ＯＲゲー トの前記第２の入力端子に結合 される、請求項２４に記載のデータラッチ。 ２６．前記ＯＲゲートの前記出力線は、前記同期データ信号を与える、請求項１ ８に記載のデータラッチ。 ２７．ゲートされたクロック信号を与えるためのクロックゲートにおいて、 第１の論理状態信号を与えるために、偶数データパルスによりトリガされ 、第２の論理状態信号を与えるために、奇数データパルスによりトリガされる、 第１の経路と、 前記第２の論理状態信号を与えるために、前記偶数データパルスによりト リガされ、前記第１の論理状態信号を与えるために、前記奇数データパルスによ りトリガされる、第２の経路と、 前記ゲートされたクロック信号を与えるために、前記第１の経路、及び前 記第２の経路を結合する、組み合わせ論理と、 からなるクロックゲート。 ２８．前記第１の経路が、第１の複数の、結合されたフリップ・フロップからな る、請求項２７に記載のクロックゲート。 ２９．前記第１の複数のフリップ・フロップには、第１、第２、及び第３のフリ ップ・フロップが含まれ、各フリップ・フロップは、データ入力端子、クロック 入力端子、及び第１の出力端子を有する、請求項２８に記載のクロックゲート。 ３０．前記第１のフリップ・フロップには更に、第２の出力端子が含まれ、更に 前記第１のフリップ・フロップの前記第１の出力端子は、前記第２のフリップ・ フロップの前記データ入力端子 に結合され、前記第１のフリップ・フロップの前記第２の出力端子は、前記第１ のフリップ・フロップの前記データ入力端子に結合され、前記第２のフリップ・ フロップの前記第１の出力端子は、前記第３のフリップ・フロップの前記データ 入力端子に結合される、請求項２９に記載のクロックゲート。 ３１．前記第２の経路が、第２の複数の、結合されたフリップ・フロップからな る、請求項３０に記載のクロックゲート。 ３２．前記第２の複数のフリップ・フロップには、第４、第５、及び第６のフリ ップ・フロップが含まれ、各フリップ・フロップは、データ入力端子、クロック 入力端子、及び第１の出力端子を有する、請求項３１に記載のクロックゲート。 ３３．前記第４のフリップ・フロップの前記第１の出力端子は、前記第５のフリ ップ・フロップの前記データ入力端子に結合され、前記第５のフリップ・フロッ プの前記第１の出力端子は、前記第６のフリップ・フロップの前記データ入力端 子に結合される、請求項３２に記載のクロックゲート。 ３４．データ入力線、及びクロック入力信号線を更に含む、請求項３３に記載の クロックゲート。 ３５．前記第１及び前記第４のフリップ・フロップの前記クロック入力端子は、 前記データ入力線に結合される、請求項３４に記載のクロックゲート。 ３６。第１のインバータを更に含み、前記第２及び第５のフリップ・フロップの 前記クロック入力端子は、前記クロック入力信号 線に結合され、前記第３及び第６のフリップ・フロップの前記クロック入力端子 は、前記第１のインバータを介して、前記クロック入力信号線に結合される、請 求項３５に記載のクロックゲート。 ３７．リセット信号線を更に含み、前記フリップ・フロップのラックが更に、前 記リセット信号線に結合されるリセット端子を含む、請求項３６に記載のクロッ クゲート。 ３８．第２のインバータを更に含み、前記第１のフリップ・フロップの前記第１ の出力端子は、前記第２のインバータを介して、前記第４のフリップ・フロップ の前記入力端子に結合される、請求項３６に記載のクロックゲート。 ３９．前記組み合わせ論理には、第１、第２、及び第３のＮＡＮＤゲートが含ま れ、各ＮＡＮＤゲートは、第１の入力端子、第２の入力端子、及び出力端子を有 する、請求項３６に記載のクロックゲート。 ４０．前記第３のフリップ・フロップの前記第１の出力端子は、前記第１のＮＡ ＮＤゲートの前記第２の入力端子に結合される、請求項３９に記載のクロックゲ ート。 ４１．前記第２のフリップ・フロップの前記第１の出力端子は、前記第１のＮＡ ＮＤゲートの前記第１の入力端子に結合される、請求項４０に記載のクロックゲ ート。 ４２．前記第６のフリップ・フロップの前記第１の出力端子は、前記第２のＮＡ ＮＤゲートの前記第２の入力端子に結合される、 請求項４１に記載のクロックゲート。 ４３．前記第５のフリップ・フロップの前記第１の出力端子は、前記第２のＮＡ ＮＤゲートの前記第１の入力端子に結合される、請求項４２に記載のクロックゲ ート。 ４４．前記第１のＮＡＮＤゲートの前記出力端子は、前記第３のＮＡＮＤゲート の前記第１の入力端子に結合され、前記第２のＮＡＮＤゲートの前記出力端子は 、前記第３のＮＡＮＤゲートの前記第２の入力端子に結合される、請求項４３に 記載のクロックゲート。 ４５．前記第３のＮＡＮＤゲートの前記出力線は、前記ゲートされたクロック信 号を与える、請求項４４に記載のクロックゲート。 ４６．前記組み合わせ論理には、第１と第２のＡＮＤゲート、及びＯＲゲートが 含まれ、各ＡＮＤゲート、及び前記ＯＲゲートは、第１の入力端子、第２の入力 端子、及び出力端子を有する、請求項３６に記載のクロックゲート。 ４７．前記第３のフリップ・フロップの前記第１の出力端子は、前記第１のＡＮ Ｄゲートの前記第２の入力端子に結合される、請求項４６に記載のクロックゲー ト。 ４８．前記第２のフリップ・フロップの前記第１の出力端子は、前記第１のＡＮ Ｄゲートの前記第１の入力端子に結合される、請求項４７に記載のクロックゲー ト。 ４９．前記第６のフリップ・フロップの前記第１の出力端子は、前記第２のＡＮ Ｄゲートの前記第２の入力端子に結合される、請 求項４８に記載のクロックゲート。 ５０．前記第５のフリップ・フロップの前記第１の出力端子は、前記第２のＡＮ Ｄゲートの前記第１の入力端子に結合される、請求項４９に記載のクロックゲー ト。 ５１．前記第１のＡＮＤゲートの前記出力端子は、前記ＯＲゲートの前記第１の 入力端子に結合され、前記第２のＡＮＤゲートの前記出力端子は、前記ＯＲゲー トの前記第２の入力端子に結合される、請求項５０に記載のクロックゲート。 ５２．前記ＯＲゲートの前記出力線は、前記ゲートされたクロック信号を与える 、請求項４４に記載のクロックゲート。 ５３．同期データを与えるためのデータラッチであり、 奇数及び偶数データパルスを分割するための手段と、 前記奇数及び偶数データパルスを受信し、前記同期データを出力するため の手段と、 からなるデータラッチにおいて、 前記分割手段が、差動ＥＣＬ技術で実施され、前記受信手段が、ＣＭＯＳ 技術で実施されることを特徴とする、データラッチ。 ５４．前記差動ＥＣＬ技術からの信号を、前記ＣＭＯＳ技術における信号に変換 するための手段から更になる、請求項５３に記載のデータラッチ。 ５５．前記分割手段には、第１と第２の差動ＥＣＬフリップ・フロップが含まれ 、各フリップ・フロップは、入力端子、出力端子、 及びクロック端子を有する、請求項５４に記載のデータラッチ。 ５６．前記受信手段には、入力端子、出力端子、及びクロック端子を有する、Ｃ ＭＯＳフリップ・フロップが含まれる、請求項５５に記載のデータラッチ。 ５７．前記変換手段には、第１と第２のＥＣＬ−ＣＭＯＳ変換器が含まれる、請 求項５６に記載のデータラッチ。 ５８．前記第１の差動ＥＣＬフリップ・フロップの前記データ端子は、前記第１ の差動ＥＣＬフリップ・フロップの前記出力端子、及び前記第２の差動ＥＣＬフ リップ・フロップの前記データ端子に結合される、請求項５７に記載のデータラ ッチ。 ５９．前記第２の差動ＥＣＬフリップ・フロップの前記クロック端子、及び前記 第２のＥＣＬ−ＣＭＯＳ変換器に結合される、クロック入力信号を与えるための 手段を更に含む、請求項５８に記載のデータラッチ。 ６０．前記第１の差動ＥＣＬ−ＣＭＯＳ変換器は、前記第２の差動ＥＣＬフリッ プ・フロップの前記出力端子に結合される、請求項５９に記載のデータラッチ。 ６１．前記第１と、第２の差動ＥＣＬ−ＣＭＯＳ変換器は、前記ＣＭＯＳフリッ プ・フロップの前記データ端子と、前記ＣＭＯＳフリップ・フロップの前記クロ ック端子にそれぞれ結合される、請求項６０に記載のデータラッチ。 ６２．前記受信手段には更に、前記第１の差動ＥＣＬ−ＣＭＯＳ変換器、及び前 記ＣＭＯＳフリップ・フロップの前記出力端子に 結合される、ＣＭＯＳ排他的ＯＲゲートが含まれる、請求項６１に記載のデータ ラッチ。 ６３．前記ＣＭＯＳ排他的ＯＲゲートは、前記同期データを与える、請求項６２ に記載のデータラッチ。 ６４．ゲートされたクロック信号を与えるためのクロックゲートであり、 奇数及び偶数データパルスを分割するための手段と、 前記奇数及び偶数データパルスを受信し、前記クロック信号を出力するた めの手段と、 からなるクロックゲートにおいて、 前記分割手段が、差動ＥＣＬ技術で実施され、前記受信手段が、ＣＭＯＳ 技術で実施されることを特徴とする、クロックゲート。 ６５．前記差動ＥＣＬ技術からの信号を、前記ＣＭＯＳ技術における信号に変換 するための手段から更になる、請求項６４に記載のクロックゲート。 ６６．前記分割手段には、第１と第２の差動ＥＣＬフリップ・フロップが含まれ 、各フリップ・フロップは、入力端子、出力端子、及びクロック端子を有する、 請求項６５に記載のクロックゲート。 ６７．前記受信手段には、入力端子、出力端子、及びクロック端子を有する、Ｃ ＭＯＳフリップ・フロップが含まれる、請求項６６に記載のクロックゲート。 ６８．前記変換手段には、第１と第２のＥＣＬ−ＣＭＯＳ変換器が含まれる、請 求項６７に記載のクロックゲート。 ６９．前記第１の差動ＥＣＬフリップ・フロップの前記データ端子は、前記第１ の差動ＥＣＬフリップ・フロップの前記出力端子、及び前記第２の差動ＥＣＬフ リップ・フロップの前記データ端子に結合される、請求項６８に記載のクロック ゲート。 ７０．前記第２の差動ＥＣＬフリップ・フロップの前記クロック端子、及び前記 第２のＥＣＬ−ＣＭＯＳ変換器に結合される、クロック入力信号を与えるための 手段を更に含む、請求項６９に記載のクロックゲート。 ７１．前記第１の差動ＥＣＬ−ＣＭＯＳ変換器は、前記第２の差動ＥＣＬフリッ プ・フロップの前記出力端子に結合される、請求項７０に記載のクロックゲート 。 ７２．前記第１と、第２の差動ＥＣＬ−ＣＭＯＳ変換器は、前記ＣＭＯＳフリッ プ・フロップの前記データ端子と、前記ＣＭＯＳフリップ・フロップの前記クロ ック端子にそれぞれ結合される、請求項７１に記載のクロックゲート。 ７３．前記受信手段には更に、前記第１の差動ＥＣＬ−ＣＭＯＳ変換器、及び前 記ＣＭＯＳフリップ・フロップの前記出力端子に結合される、ＣＭＯＳ排他的Ｏ Ｒゲートが含まれる、請求項７２に記載のクロックゲート。 ７４．前記ＣＭＯＳ排他的ＯＲゲートは、前記ゲートされたクロック信号を与え る、請求項７３に記載のクロックゲート。 ７５．同期データを与えるための方法であり、 奇数及び偶数データパルスを割するステップと、 前記奇数データパルスを、信号の立ち上がり、又は立ち下がりエッジのど ちらかに変形するステップと、 前記偶数データパルスを、前記奇数データパルスにより形成されない、信 号のエッジに変形するステップと、 前記信号を、組み合わせ論理に与えるステップと、 前記組み合わせ論理から前記同期データを出力するステップと、 を含む方法において、 分割、及び変形するステップが、差動ＥＣＬ回路構成で実行され、前記信 号を与えるステップが、ＣＭＯＳ回路構成で実行されることを特徴とする、方法 。 ７６．同期データを与える方法であり、 第１の論理状態信号を与えるために、偶数データパルスにより、第２の論 理状態信号を与えるために、奇数データパルスにより、第１の経路をトリガする ステップと、 前記第２の論理状態信号を与えるために、前記偶数データパルスにより、 前記第１の論理状態信号を与えるために、前記奇数データパルスにより、第２の 経路をトリガするステップと、 前記第１と第２の経路を組み合わせ論理に結合し、該組み合わせ論理が、 前記同期データを与えるステップと、 を含む方法。 ７７．ゲートされたクロック信号を与えるための方法であり、 奇数及び偶数データパルスを分割するステップと、 前記奇数データパルスを、信号の立ち上がり、又は立ち下がりエッジのど ちらかに変形するステップと、 前記偶数データパルスを、前記奇数データパルスにより形成されない、信 号のエッジに変形するステップと、 前記信号を、組み合わせ論理に与えるステップと、 前記組み合わせ論理から前記クロック信号を出力するステップと、 を含む方法において、 分割、及び変形するステップが、差動ＥＣＬ回路構成で実行され、前記信 号を与えるステップが、ＣＭＯＳ回路構成で実行されることを特徴とする、方法 。 ７８．ゲートされたクロック信号を与える方法であり、 第１の論理状態信号を与えるために、偶数データパルスにより、第２の論 理状態信号を与えるために、奇数データパルスにより、第１の経路をトリガする ステップと、 前記第２の論理状態信号を与えるために、前記偶数データパルスにより、 前記第１の論理状態信号を与えるために、前記奇数データパルスにより、第２の 経路をトリガするステップと、 前記第１と第２の経路を組み合わせ論理に結合し、該組み合わせ論理が、 前記クロック信号を与えるステップと、 を含む方法。