JP3343148B2 - 位相検出回路 - Google Patents
位相検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、データ再生回路等にお
けるクロック信号とＮＲＺ（Non Return toZero）変調
等されたデータ信号との間の位相を検出する位相検出回
路に関するものである。
けるクロック信号とＮＲＺ（Non Return toZero）変調
等されたデータ信号との間の位相を検出する位相検出回
路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（IEEE Journal of Solid-Stat
e Circuits）、２６［１０］（１９９１−１０）、
（米）、Ｈａｎｓ Ｒａｎｓｉｊｎ・Ｐｏｕｌ Ｏ´Ｃ
ｏｎｎｏｒ著“ア ピーエルエル−ベイスト ２．５ギ
ガビット／セカンド ジイエイエイエス クロッデータ
リジェネレイタ アイシイ（APLL-Based 2.5Gb/s GaA
s Lock and Data Regenerator IC）”Ｐ．１３４５−１
３５３ 図２は、従来の位相検出回路の一構成例を示す回路図で
ある。この位相検出回路は、クロック信号ＣＫとデータ
信号ＤＴ間の位相を検出する回路であり、データ信号Ｄ
Ｔの入力端子１、クロック信号ＣＫの入力端子２、及び
出力端子３を有している。これらの端子１〜３間には、
データ信号ＤＴをクロック信号ＣＫの１／２周期遅らせ
て出力する１／２周期遅延回路１１、排他的論理和ゲー
ト（以下「ＸＯＲ」という。）１２，１３、及び低域通
過フィルタ（以下「ＬＰＦ」という。）１４が設けられ
ている。入力端子１には、１／２周期遅延回路１１と、
該遅延回路１１の出力信号Ｓ１１とデータ信号ＤＴとの
排他的論理和を求めるＸＯＲ１２の一方の入力端子とが
接続され、その１／２周期遅延回路１１の出力端子が、
ＸＯＲ１２の他方の入力端子に接続されている。ＸＯＲ
１２の出力端子は、入力端子２と共にＸＯＲ１３の入力
端子に接続され、該ＸＯＲ１３の出力端子がＬＰＦ１４
に接続されている。ＬＰＦ１４の出力端子は、出力端子
３に接続されている。なお、図２中のＳ１２はＸＯＲ１
２の出力信号、Ｓ１３はＸＯＲ１３の出力信号、Ｓ１４
はＬＰＦ１４の出力信号である。
例えば、次のような文献に記載されるものがあった。 文献；アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（IEEE Journal of Solid-Stat
e Circuits）、２６［１０］（１９９１−１０）、
（米）、Ｈａｎｓ Ｒａｎｓｉｊｎ・Ｐｏｕｌ Ｏ´Ｃ
ｏｎｎｏｒ著“ア ピーエルエル−ベイスト ２．５ギ
ガビット／セカンド ジイエイエイエス クロッデータ
リジェネレイタ アイシイ（APLL-Based 2.5Gb/s GaA
s Lock and Data Regenerator IC）”Ｐ．１３４５−１
３５３ 図２は、従来の位相検出回路の一構成例を示す回路図で
ある。この位相検出回路は、クロック信号ＣＫとデータ
信号ＤＴ間の位相を検出する回路であり、データ信号Ｄ
Ｔの入力端子１、クロック信号ＣＫの入力端子２、及び
出力端子３を有している。これらの端子１〜３間には、
データ信号ＤＴをクロック信号ＣＫの１／２周期遅らせ
て出力する１／２周期遅延回路１１、排他的論理和ゲー
ト（以下「ＸＯＲ」という。）１２，１３、及び低域通
過フィルタ（以下「ＬＰＦ」という。）１４が設けられ
ている。入力端子１には、１／２周期遅延回路１１と、
該遅延回路１１の出力信号Ｓ１１とデータ信号ＤＴとの
排他的論理和を求めるＸＯＲ１２の一方の入力端子とが
接続され、その１／２周期遅延回路１１の出力端子が、
ＸＯＲ１２の他方の入力端子に接続されている。ＸＯＲ
１２の出力端子は、入力端子２と共にＸＯＲ１３の入力
端子に接続され、該ＸＯＲ１３の出力端子がＬＰＦ１４
に接続されている。ＬＰＦ１４の出力端子は、出力端子
３に接続されている。なお、図２中のＳ１２はＸＯＲ１
２の出力信号、Ｓ１３はＸＯＲ１３の出力信号、Ｓ１４
はＬＰＦ１４の出力信号である。
【０００３】次に、図２の位相検出回路の動作を説明す
る。入力端子１から入力されたデータ信号ＤＴは、２つ
に分岐されて一方が、そのままＸＯＲ１２に入力され
る。また、その他方の信号は、１／２周期遅延回路１１
によって遅延され、該１／２周期遅延回路１１の出力信
号Ｓ１１としてＸＯＲ１２へ出力される。このＸＯＲ１
２において、データ信号ＤＴと出力信号Ｓ１１が、排他
的論理和演算され、その結果が、ＸＯＲ１２の出力信号
Ｓ１２としてＸＯＲ１３へ出力される。ＸＯＲ１３で
は、出力信号Ｓ１２とクロック信号ＣＫが排他的論理和
演算され、その結果が、ＸＯＲ１３の出力信号Ｓ１３と
してＬＰＦ１４へ出力される。ＬＰＦ１４は、出力信号
Ｓ１３をその論理レベルに応じた直流電圧に変換し、そ
の変換された信号が、ＬＰＦ１４の出力信号Ｓ１４とし
て出力端子３へ出力される。ここで、この位相検出回路
内の各信号の論理レベルの遷移を図３を参照しつつ説明
する。
る。入力端子１から入力されたデータ信号ＤＴは、２つ
に分岐されて一方が、そのままＸＯＲ１２に入力され
る。また、その他方の信号は、１／２周期遅延回路１１
によって遅延され、該１／２周期遅延回路１１の出力信
号Ｓ１１としてＸＯＲ１２へ出力される。このＸＯＲ１
２において、データ信号ＤＴと出力信号Ｓ１１が、排他
的論理和演算され、その結果が、ＸＯＲ１２の出力信号
Ｓ１２としてＸＯＲ１３へ出力される。ＸＯＲ１３で
は、出力信号Ｓ１２とクロック信号ＣＫが排他的論理和
演算され、その結果が、ＸＯＲ１３の出力信号Ｓ１３と
してＬＰＦ１４へ出力される。ＬＰＦ１４は、出力信号
Ｓ１３をその論理レベルに応じた直流電圧に変換し、そ
の変換された信号が、ＬＰＦ１４の出力信号Ｓ１４とし
て出力端子３へ出力される。ここで、この位相検出回路
内の各信号の論理レベルの遷移を図３を参照しつつ説明
する。
【０００４】図３は、図２の位相検出回路の動作を示す
タイムチャートである。図３において、横軸には、時刻
ｔ１〜ｔ２０がとらている。なお、ＣＫ１は、クロック
信号ＣＫが半クロック周期以下のτ１時間遅れたときの
クロック信号の論理レベルを示し、Ｓ１３1 は、クロッ
ク信号ＣＫがクロック信号ＣＫ1 となったときの出力信
号Ｓ１３の論理レベルを示している。まず、図３のよう
なデータ信号ＤＴが入力されると、出力信号Ｓ１１の論
理レベルは、データ信号ＤＴの論理レベルを半クロック
周期ずらした論理レベルとなる。出力信号Ｓ１２は、デ
ータ信号ＤＴと出力信号Ｓ１１の論理レベルから排他的
論理和をとったものであり、データ信号ＤＴの論理レベ
ルが、“０”→“１”または“１”→“０”に遷移した
時点で、“０”→“１”に遷移して半クロック後に
“１”→“０”に遷移する。今、データ信号ＤＴの論理
レベルが、“０”→“１”または“１”→“０”に遷移
する時刻にクロック信号ＣＫが、“０”→“１”に立ち
上がるような位相になっているとすると、出力信号Ｓ１
３は、データ信号ＤＴの論理レベルが遷移せずにクロッ
ク信号ＣＫが“０”→“１”に遷移するときに、“０”
→“１”に遷移して半クロック周期後に“１”→“０”
に遷移する論理レベルと等しくなる。
タイムチャートである。図３において、横軸には、時刻
ｔ１〜ｔ２０がとらている。なお、ＣＫ１は、クロック
信号ＣＫが半クロック周期以下のτ１時間遅れたときの
クロック信号の論理レベルを示し、Ｓ１３1 は、クロッ
ク信号ＣＫがクロック信号ＣＫ1 となったときの出力信
号Ｓ１３の論理レベルを示している。まず、図３のよう
なデータ信号ＤＴが入力されると、出力信号Ｓ１１の論
理レベルは、データ信号ＤＴの論理レベルを半クロック
周期ずらした論理レベルとなる。出力信号Ｓ１２は、デ
ータ信号ＤＴと出力信号Ｓ１１の論理レベルから排他的
論理和をとったものであり、データ信号ＤＴの論理レベ
ルが、“０”→“１”または“１”→“０”に遷移した
時点で、“０”→“１”に遷移して半クロック後に
“１”→“０”に遷移する。今、データ信号ＤＴの論理
レベルが、“０”→“１”または“１”→“０”に遷移
する時刻にクロック信号ＣＫが、“０”→“１”に立ち
上がるような位相になっているとすると、出力信号Ｓ１
３は、データ信号ＤＴの論理レベルが遷移せずにクロッ
ク信号ＣＫが“０”→“１”に遷移するときに、“０”
→“１”に遷移して半クロック周期後に“１”→“０”
に遷移する論理レベルと等しくなる。
【０００５】ここで、クロック信号ＣＫが、τ１時間遅
れたときのクロック信号ＣＫ1 となったと仮定する。す
ると、出力信号Ｓ１３の論理レベルは、出力信号Ｓ１２
が遷移する時刻に“０”→“１”に遷移してそのτ１時
間後に“１”→“０”に遷移し、そして、出力信号Ｓ１
２が遷移せずにクロック信号ＣＫ1 が遷移するときは、
そのクロック信号ＣＫ1 の遷移に対応して遷移する論理
レベルで図３の出力信号Ｓ１３1 と等しくなる。出力信
号Ｓ１４は、出力信号Ｓ１３の低域成分を通過させて出
力信号Ｓ１３の論理レベルを平滑化し直流電圧に変換し
たものである。そのため、出力信号Ｓ１４は、データ信
号ＤＴの“０”→“１”あるいは“１”→“０”の遷移
の時刻と、クロック信号ＣＫの“０”→“１”への遷移
の時刻とが一致したとき最も電圧が低くなり、データ信
号ＤＴとクロック信号ＣＫの位相がずれるに従い出力信
号Ｓ１４の電圧が増加する。
れたときのクロック信号ＣＫ1 となったと仮定する。す
ると、出力信号Ｓ１３の論理レベルは、出力信号Ｓ１２
が遷移する時刻に“０”→“１”に遷移してそのτ１時
間後に“１”→“０”に遷移し、そして、出力信号Ｓ１
２が遷移せずにクロック信号ＣＫ1 が遷移するときは、
そのクロック信号ＣＫ1 の遷移に対応して遷移する論理
レベルで図３の出力信号Ｓ１３1 と等しくなる。出力信
号Ｓ１４は、出力信号Ｓ１３の低域成分を通過させて出
力信号Ｓ１３の論理レベルを平滑化し直流電圧に変換し
たものである。そのため、出力信号Ｓ１４は、データ信
号ＤＴの“０”→“１”あるいは“１”→“０”の遷移
の時刻と、クロック信号ＣＫの“０”→“１”への遷移
の時刻とが一致したとき最も電圧が低くなり、データ信
号ＤＴとクロック信号ＣＫの位相がずれるに従い出力信
号Ｓ１４の電圧が増加する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
位相検出回路においては、次のような課題があった。 （１）２つのＸＯＲ１２，１３の入力信号及び出力信号
の帯域は、いずれもクロック信号ＣＫの周波数以上の帯
域のものが動作上必要とされ、この２つのＸＯＲ１２，
１３の帯域が、位相検出回路全体の動作速度を制限して
いた。 （２）位相検出回路を例えばデータ再生回路等に応用し
た場合、データ信号ＤＴの波形劣化が大きいときには、
正常に動作しない。 （３）ＸＯＲ１２における遅延が変動する場合、データ
信号ＤＴとクロック信号ＣＫの位相差に正しく対応する
出力信号が得られない。 本発明は、前記従来技術が持っていた課題として、動作
速度が上げられない、データ信号の波形劣化による誤動
作及び遅延変動による誤動作について解決した位相検出
回路を提供するものである。
位相検出回路においては、次のような課題があった。 （１）２つのＸＯＲ１２，１３の入力信号及び出力信号
の帯域は、いずれもクロック信号ＣＫの周波数以上の帯
域のものが動作上必要とされ、この２つのＸＯＲ１２，
１３の帯域が、位相検出回路全体の動作速度を制限して
いた。 （２）位相検出回路を例えばデータ再生回路等に応用し
た場合、データ信号ＤＴの波形劣化が大きいときには、
正常に動作しない。 （３）ＸＯＲ１２における遅延が変動する場合、データ
信号ＤＴとクロック信号ＣＫの位相差に正しく対応する
出力信号が得られない。 本発明は、前記従来技術が持っていた課題として、動作
速度が上げられない、データ信号の波形劣化による誤動
作及び遅延変動による誤動作について解決した位相検出
回路を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、クロック信号とデータ信号との間の位相
を検出して位相検出信号を出力すると共に再生信号を出
力する位相検出回路であって、各々の差分が前記クロッ
ク信号の周期の１／２未満になるように設定された異な
る遅延時間で前記データ信号をそれぞれ遅延する複数の
遅延回路と、前記クロック信号に基づき前記複数の遅延
回路の出力信号をラッチして同一のタイミングでそれぞ
れ出力する複数のフリップフロップ回路（以下「ＦＦ」
という。）と、前記複数のＦＦ中の所定のＦＦの出力信
号に基づき前記再生信号を出力すると共に、該再生信号
と他のＦＦの出力信号とを比較して前記クロック信号と
前記データ信号との位相のずれに応じた論理レベルの前
記位相検出信号を出力する排他的論理和回路（以下「Ｘ
ＯＲ回路」という。）または排他的否定論理和回路（以
下「ＸＮＯＲ回路」という。）とを備えている。
決するために、クロック信号とデータ信号との間の位相
を検出して位相検出信号を出力すると共に再生信号を出
力する位相検出回路であって、各々の差分が前記クロッ
ク信号の周期の１／２未満になるように設定された異な
る遅延時間で前記データ信号をそれぞれ遅延する複数の
遅延回路と、前記クロック信号に基づき前記複数の遅延
回路の出力信号をラッチして同一のタイミングでそれぞ
れ出力する複数のフリップフロップ回路（以下「ＦＦ」
という。）と、前記複数のＦＦ中の所定のＦＦの出力信
号に基づき前記再生信号を出力すると共に、該再生信号
と他のＦＦの出力信号とを比較して前記クロック信号と
前記データ信号との位相のずれに応じた論理レベルの前
記位相検出信号を出力する排他的論理和回路（以下「Ｘ
ＯＲ回路」という。）または排他的否定論理和回路（以
下「ＸＮＯＲ回路」という。）とを備えている。
【０００８】
【作用】本発明では、以上のように位相検出回路を構成
したので、異なる遅延時間をもつ複数の遅延回路によっ
てデータ信号がそれぞれ遅延される。各遅延回路の出力
信号は、各ＦＦにより、クロック信号に同期してラッチ
され、同一のタイミングで出力される。ＸＯＲ回路また
はＸＮＯＲ回路は、複数のＦＦ中の所定のＦＦの出力信
号に基づき再生信号を出力すると共に、その再生信号の
位相と他のＦＦの出力信号の位相とを比較して、その位
相のずれに応じた論理レベルの位相検出信号を出力す
る。
したので、異なる遅延時間をもつ複数の遅延回路によっ
てデータ信号がそれぞれ遅延される。各遅延回路の出力
信号は、各ＦＦにより、クロック信号に同期してラッチ
され、同一のタイミングで出力される。ＸＯＲ回路また
はＸＮＯＲ回路は、複数のＦＦ中の所定のＦＦの出力信
号に基づき再生信号を出力すると共に、その再生信号の
位相と他のＦＦの出力信号の位相とを比較して、その位
相のずれに応じた論理レベルの位相検出信号を出力す
る。
【０００９】
【実施例】図１は、本発明の実施例を示す位相検出回路
の回路図である。この位相検出回路は、ＮＲＺ等で変調
されたデータ信号ＤＴとクロック信号ＣＫとの間の位相
のずれを検出すると共にデータ信号ＤＴを再生して出力
する回路であり、半導体集積回路等で構成されている。
この位相検出回路は、データ信号ＤＴの入力端子２１
と、クロック信号ＣＫの入力端子２２と、再生信号ＯＵ
Ｔの出力端子２３と、位相検出信号を出力する出力端子
２４，２５とを有している。入力端子２１には、異なっ
た遅延時間τ１，τ２，τ３をそれぞれもつ遅延線等で
構成され出力信号Ｓ３１，Ｓ３２，Ｓ３３をそれぞれ出
力する遅延回路３１，３２，３３が接続されている。こ
こで、τ１，τ２，τ３は、τ１＜τ２＜τ３であり、
τ２−τ１且つτ３−τ２がクロック信号ＣＫの周期の
１／２未満である。遅延回路３１，３２，３３の出力端
子は、遅延型フリップフロップ回路（以下「Ｄ−ＦＦ」
という。）４１，４２，４３の入力端子Ｄにそれぞれ接
続されている。各Ｄ−ＦＦ４１，４２，４３は、入力端
子Ｄとクロック信号用の入力端子Ｃと出力端子Ｑを有し
ており、その各入力端子Ｃがクロック信号ＣＫの入力端
子２２と接続されている。Ｄ−ＦＦ４１〜４３の出力端
子Ｑには、ＸＯＲ回路５０が接続されている。 ＸＯＲ回
路５０は、ＸＯＲ５１とＸＯＲ５２を有しており、前記
Ｄ−ＦＦ４２の出力端子Ｑが、ＸＯＲ５１とＸＯＲ５２
のそれぞれの一方の入力端子に接続されていると共に出
力端子２３に接続されている。ＸＯＲ５１の他方の入力
端子には、Ｄ−ＦＦ４１の出力端子Ｑが接続され、その
ＸＯＲ５１の出力端子が出力端子２４に接続されてい
る。また、ＸＯＲ５２の他方の入力端子には、Ｄ−ＦＦ
４３の出力端子Ｑが接続され、そのＸＯＲ５２の出力端
子が出力端子２５に接続されている。
の回路図である。この位相検出回路は、ＮＲＺ等で変調
されたデータ信号ＤＴとクロック信号ＣＫとの間の位相
のずれを検出すると共にデータ信号ＤＴを再生して出力
する回路であり、半導体集積回路等で構成されている。
この位相検出回路は、データ信号ＤＴの入力端子２１
と、クロック信号ＣＫの入力端子２２と、再生信号ＯＵ
Ｔの出力端子２３と、位相検出信号を出力する出力端子
２４，２５とを有している。入力端子２１には、異なっ
た遅延時間τ１，τ２，τ３をそれぞれもつ遅延線等で
構成され出力信号Ｓ３１，Ｓ３２，Ｓ３３をそれぞれ出
力する遅延回路３１，３２，３３が接続されている。こ
こで、τ１，τ２，τ３は、τ１＜τ２＜τ３であり、
τ２−τ１且つτ３−τ２がクロック信号ＣＫの周期の
１／２未満である。遅延回路３１，３２，３３の出力端
子は、遅延型フリップフロップ回路（以下「Ｄ−ＦＦ」
という。）４１，４２，４３の入力端子Ｄにそれぞれ接
続されている。各Ｄ−ＦＦ４１，４２，４３は、入力端
子Ｄとクロック信号用の入力端子Ｃと出力端子Ｑを有し
ており、その各入力端子Ｃがクロック信号ＣＫの入力端
子２２と接続されている。Ｄ−ＦＦ４１〜４３の出力端
子Ｑには、ＸＯＲ回路５０が接続されている。 ＸＯＲ回
路５０は、ＸＯＲ５１とＸＯＲ５２を有しており、前記
Ｄ−ＦＦ４２の出力端子Ｑが、ＸＯＲ５１とＸＯＲ５２
のそれぞれの一方の入力端子に接続されていると共に出
力端子２３に接続されている。ＸＯＲ５１の他方の入力
端子には、Ｄ−ＦＦ４１の出力端子Ｑが接続され、その
ＸＯＲ５１の出力端子が出力端子２４に接続されてい
る。また、ＸＯＲ５２の他方の入力端子には、Ｄ−ＦＦ
４３の出力端子Ｑが接続され、そのＸＯＲ５２の出力端
子が出力端子２５に接続されている。
【００１０】以上のように構成される位相検出回路は、
データ信号ＤＴを再生して再生信号ＯＵＴを出力すると
共に、データ信号ＤＴとクロック信号ＣＫの位相が最適
のときには、出力端子２４，２５での出力論理レベルが
“０”で、位相のずれに対応して出力端子２４，２５の
いずれか一方の論理レベルが“１”となる位相検出回路
として動作する。以下、この位相検出回路内の各信号の
論理レベルの遷移を図４を参照しつつ説明する。図４
は、図１の位相検出回路の動作を示すタイムチャートで
ある。この図４には、ＤＴ１，ＤＴ２，…からなるデー
タ信号ＤＴ、クロック信号ＣＫの位相とデータ信号ＤＴ
の位相のずれが、遅延時間τ１，τ２，τ３で定まる位
相のずれの検知領域より小さいときのクロック信号ＣＫ
11、クロック信号ＣＫがデータ信号ＤＴに対して位相の
ずれの検知領域より進んだときのクロック信号ＣＫ12、
クロック信号ＣＫがデータ信号ＤＴに対して位相のずれ
の検知領域より遅れたときのクロック信号ＣＫ13 の各論
理レベルが示されている。また、ｔ１〜ｔ３は、それぞ
れ出力信号Ｓ３１〜Ｓ３３がＣＫ11，ＣＫ12，ＣＫ13に
基づき、Ｄ−ＦＦ４１〜４３にラッチされるタイミング
を示している。
データ信号ＤＴを再生して再生信号ＯＵＴを出力すると
共に、データ信号ＤＴとクロック信号ＣＫの位相が最適
のときには、出力端子２４，２５での出力論理レベルが
“０”で、位相のずれに対応して出力端子２４，２５の
いずれか一方の論理レベルが“１”となる位相検出回路
として動作する。以下、この位相検出回路内の各信号の
論理レベルの遷移を図４を参照しつつ説明する。図４
は、図１の位相検出回路の動作を示すタイムチャートで
ある。この図４には、ＤＴ１，ＤＴ２，…からなるデー
タ信号ＤＴ、クロック信号ＣＫの位相とデータ信号ＤＴ
の位相のずれが、遅延時間τ１，τ２，τ３で定まる位
相のずれの検知領域より小さいときのクロック信号ＣＫ
11、クロック信号ＣＫがデータ信号ＤＴに対して位相の
ずれの検知領域より進んだときのクロック信号ＣＫ12、
クロック信号ＣＫがデータ信号ＤＴに対して位相のずれ
の検知領域より遅れたときのクロック信号ＣＫ13 の各論
理レベルが示されている。また、ｔ１〜ｔ３は、それぞ
れ出力信号Ｓ３１〜Ｓ３３がＣＫ11，ＣＫ12，ＣＫ13に
基づき、Ｄ−ＦＦ４１〜４３にラッチされるタイミング
を示している。
【００１１】データ信号ＤＴに対し、クロック信号ＣＫ
がＣＫ11の位相関係を持つとき、出力信号Ｓ３１〜Ｓ３
３の各論理レベルは、時刻ｔ１にそれぞれＤ−ＦＦ４１
〜４３にラッチされるので、該Ｄ−ＦＦ４１〜４３の各
出力信号の論理レベルは、同一の論理レベルとなる。そ
のため、ＸＯＲ５１とＸＯＲ５２の排他的論理和演算の
結果は、ともに“０”の論理レベルとなる。データ信号
ＤＴに対してクロック信号ＣＫがＣＫ12の位相関係を持
つとき、出力信号Ｓ３１〜Ｓ３３は時刻ｔ２にＤ−ＦＦ
４１〜４３にラッチされる。このとき、Ｄ−ＦＦ４１と
Ｄ−ＦＦ４２の出力信号は同一論理レベルであるが、Ｄ
−ＦＦ４３の出力信号の論理レベルは、１つ前の周期の
データ信号ＤＴの論理レベルとなる。そのため、ＸＯＲ
５１の出力信号は“０”の論理レベルのままであるが、
ＸＯＲ５２の出力信号は、データ信号ＤＴの遷移に伴い
“１”の論理レベルに変化する。
がＣＫ11の位相関係を持つとき、出力信号Ｓ３１〜Ｓ３
３の各論理レベルは、時刻ｔ１にそれぞれＤ−ＦＦ４１
〜４３にラッチされるので、該Ｄ−ＦＦ４１〜４３の各
出力信号の論理レベルは、同一の論理レベルとなる。そ
のため、ＸＯＲ５１とＸＯＲ５２の排他的論理和演算の
結果は、ともに“０”の論理レベルとなる。データ信号
ＤＴに対してクロック信号ＣＫがＣＫ12の位相関係を持
つとき、出力信号Ｓ３１〜Ｓ３３は時刻ｔ２にＤ−ＦＦ
４１〜４３にラッチされる。このとき、Ｄ−ＦＦ４１と
Ｄ−ＦＦ４２の出力信号は同一論理レベルであるが、Ｄ
−ＦＦ４３の出力信号の論理レベルは、１つ前の周期の
データ信号ＤＴの論理レベルとなる。そのため、ＸＯＲ
５１の出力信号は“０”の論理レベルのままであるが、
ＸＯＲ５２の出力信号は、データ信号ＤＴの遷移に伴い
“１”の論理レベルに変化する。
【００１２】データ信号ＤＴに対してクロック信号ＣＫ
がＣＫ13の位相関係を持つとき、出力信号Ｓ３１〜Ｓ３
３は時刻ｔ３にＤ−ＦＦ４１〜４３にラッチされる。こ
のとき、Ｄ−ＦＦ４３とＤ−ＦＦ４２の出力信号は同一
論理レベルであるが、Ｄ−ＦＦ４２の論理レベルは、１
つ後の周期のデータ信号ＤＴの論理レベルとなる。その
ため、ＸＯＲ５２の出力信号は“０”の論理レベルのま
まであるが、ＸＯＲ５１の出力信号は、データ信号ＤＴ
の遷移に伴い“１”の論理レベルに変化する。以上のよ
うに、本実施例では、次のような利点がある。 （１）ＸＯＲ５１，５２にそれぞれ入力される２つの信
号の帯域は、クロック信号ＣＫの周波数の１／２であ
る。そして、その２つの信号は、同一のクロック信号Ｃ
Ｋにより駆動されるＤ−ＦＦ４１〜４３で同期化された
ものであり、ＸＯＲ５１，５２の出力信号の帯域もクロ
ック信号ＣＫの周波数の１／２となる。そのため位相検
出回路の動作速度を上げることができる。 （２）データ信号ＤＴが、Ｄ−ＦＦ４２によって波形整
形されてＸＯＲ５１，５２に入力されるので、該ＸＯＲ
５１，５２の動作が確実なものとなる。 （３）本実施例において遅延の変動が問題となるのは、
遅延回路３１〜３３同志の相対遅延の変動のみとなり、
これは、例えば遅延線のような受動素子等を使用するこ
とにより、変動を極力低く抑えることができる。しか
も、位相検出回路自体が再生信号ＯＵＴを出力するた
め、その遅延変動も再生機能に対して影響が少ない。
がＣＫ13の位相関係を持つとき、出力信号Ｓ３１〜Ｓ３
３は時刻ｔ３にＤ−ＦＦ４１〜４３にラッチされる。こ
のとき、Ｄ−ＦＦ４３とＤ−ＦＦ４２の出力信号は同一
論理レベルであるが、Ｄ−ＦＦ４２の論理レベルは、１
つ後の周期のデータ信号ＤＴの論理レベルとなる。その
ため、ＸＯＲ５２の出力信号は“０”の論理レベルのま
まであるが、ＸＯＲ５１の出力信号は、データ信号ＤＴ
の遷移に伴い“１”の論理レベルに変化する。以上のよ
うに、本実施例では、次のような利点がある。 （１）ＸＯＲ５１，５２にそれぞれ入力される２つの信
号の帯域は、クロック信号ＣＫの周波数の１／２であ
る。そして、その２つの信号は、同一のクロック信号Ｃ
Ｋにより駆動されるＤ−ＦＦ４１〜４３で同期化された
ものであり、ＸＯＲ５１，５２の出力信号の帯域もクロ
ック信号ＣＫの周波数の１／２となる。そのため位相検
出回路の動作速度を上げることができる。 （２）データ信号ＤＴが、Ｄ−ＦＦ４２によって波形整
形されてＸＯＲ５１，５２に入力されるので、該ＸＯＲ
５１，５２の動作が確実なものとなる。 （３）本実施例において遅延の変動が問題となるのは、
遅延回路３１〜３３同志の相対遅延の変動のみとなり、
これは、例えば遅延線のような受動素子等を使用するこ
とにより、変動を極力低く抑えることができる。しか
も、位相検出回路自体が再生信号ＯＵＴを出力するた
め、その遅延変動も再生機能に対して影響が少ない。
【００１３】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１）図１のＸＯＲ回路５０中のＸＯＲ５１，５２を排
他的否定論理和ゲート （以下「ＸＮＯＲ」という。）に
置き換えてＸＮＯＲ回路で構成してもよい。この場合に
は、ＸＮＯＲ出力が逆相となるが、位相検出機能及び再
生機能は、同様に発揮される。 （２）Ｄ−ＦＦ４１〜４３は、ＪＫフリップフロップ回
路等の他のＦＦで構成してもよい。 （３）図１は、個別回路で構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１）図１のＸＯＲ回路５０中のＸＯＲ５１，５２を排
他的否定論理和ゲート （以下「ＸＮＯＲ」という。）に
置き換えてＸＮＯＲ回路で構成してもよい。この場合に
は、ＸＮＯＲ出力が逆相となるが、位相検出機能及び再
生機能は、同様に発揮される。 （２）Ｄ−ＦＦ４１〜４３は、ＪＫフリップフロップ回
路等の他のＦＦで構成してもよい。 （３）図１は、個別回路で構成してもよい。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、データ信号を複数の遅延回路により、各々の差分
がクロック信号の周期１／２未満になるように設定され
た異なる遅延時間でそれぞれ遅延し、それら遅延された
データ信号を複数のＦＦにより同一のタイミングでラッ
チし、ＸＯＲ回路またはＸＮＯＲ回路から、位相検出信
号を２値の論理レベルを有するデジタル信号として出力
する構成にしたので、次のような効果がある。 （ａ）ＸＯＲ回路またはＸＮＯＲ回路にそれぞれ入力さ
れる複数の信号の帯域は、クロック信号の周波数の１／
２である。そして、その複数の信号は、同一のクロック
信号により駆動される複数のＦＦで同期化されたもので
あり、ＸＯＲ回路またはＸＮＯＲ回路の出力信号の帯域
もクロック信号の周波数の１／２となる。そのため、位
相検出回路の動作速度を上げることができる。 （ｂ）データ信号が、所定のＦＦにより波形整形されて
再生信号が生成され、それがＸＯＲ回路またはＸＮＯＲ
回路に入力されるので、該ＸＯＲ回路またはＸＮＯＲ回
路の動作が確実なものとなる。 （ｃ）本発明において遅延の変動が問題となるのは、複
数の遅延回路同志の相対遅延の変動のみとなり、これ
は、例えば遅延線のような受動素子等を使用することに
より、変動を極力低く抑えることができる。しかも、位
相検出回路自体が再生信号を出力するため、その遅延変
動も再生機能に対して影響が少ない。
れば、データ信号を複数の遅延回路により、各々の差分
がクロック信号の周期１／２未満になるように設定され
た異なる遅延時間でそれぞれ遅延し、それら遅延された
データ信号を複数のＦＦにより同一のタイミングでラッ
チし、ＸＯＲ回路またはＸＮＯＲ回路から、位相検出信
号を２値の論理レベルを有するデジタル信号として出力
する構成にしたので、次のような効果がある。 （ａ）ＸＯＲ回路またはＸＮＯＲ回路にそれぞれ入力さ
れる複数の信号の帯域は、クロック信号の周波数の１／
２である。そして、その複数の信号は、同一のクロック
信号により駆動される複数のＦＦで同期化されたもので
あり、ＸＯＲ回路またはＸＮＯＲ回路の出力信号の帯域
もクロック信号の周波数の１／２となる。そのため、位
相検出回路の動作速度を上げることができる。 （ｂ）データ信号が、所定のＦＦにより波形整形されて
再生信号が生成され、それがＸＯＲ回路またはＸＮＯＲ
回路に入力されるので、該ＸＯＲ回路またはＸＮＯＲ回
路の動作が確実なものとなる。 （ｃ）本発明において遅延の変動が問題となるのは、複
数の遅延回路同志の相対遅延の変動のみとなり、これ
は、例えば遅延線のような受動素子等を使用することに
より、変動を極力低く抑えることができる。しかも、位
相検出回路自体が再生信号を出力するため、その遅延変
動も再生機能に対して影響が少ない。
【図１】本発明の実施例を示す位相検出回路の回路図で
ある。
ある。
【図２】従来の位相検出回路の回路図である。
【図３】図２のタイムチャートである。
【図４】図１のタイムチャートである。
２１ データ信号入力端子 ２２ クロック信号入力端子 ２３ 再生信号出力端子 ２４，２５ 位相検出信号出力端子 ３１，３２，３３ 遅延回路 ４１，４２，４３ Ｄ−ＦＦ ５０ ＸＯＲ回路 ５１，５２ ＸＯＲ
Claims (1)
- 【請求項１】 クロック信号とデータ信号との間の位相
を検出して位相検出信号を出力すると共に再生信号を出
力する位相検出回路であって、各々の差分が前記クロック信号の周期の１／２未満にな
るように設定された 異なる遅延時間で前記データ信号を
それぞれ遅延する複数の遅延回路と、 前記クロック信号に基づき前記複数の遅延回路の出力信
号をラッチして同一のタイミングでそれぞれ出力する複
数のフリップフロップ回路と、 前記複数のフリップフロップ回路中の所定のフリップフ
ロップ回路の出力信号に基づき前記再生信号を出力する
と共に、該再生信号と他のフリップフロップ回路の出力
信号とを比較して前記クロック信号と前記データ信号と
の位相のずれに応じた論理レベルの前記位相検出信号を
出力する排他的論理和回路または排他的否定論理和回路
と、 を 備えたことを特徴とする位相検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06965893A JP3343148B2 (ja) | 1993-03-29 | 1993-03-29 | 位相検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06965893A JP3343148B2 (ja) | 1993-03-29 | 1993-03-29 | 位相検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283985A JPH06283985A (ja) | 1994-10-07 |
| JP3343148B2 true JP3343148B2 (ja) | 2002-11-11 |
Family
ID=13409160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06965893A Expired - Fee Related JP3343148B2 (ja) | 1993-03-29 | 1993-03-29 | 位相検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3343148B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10924119B1 (en) | 2019-12-10 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock data recovery circuit and apparatus including the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69929016D1 (de) | 1998-10-07 | 2006-01-26 | Fujitsu Ltd | Phasenkomparatorschaltung |
-
1993
- 1993-03-29 JP JP06965893A patent/JP3343148B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10924119B1 (en) | 2019-12-10 | 2021-02-16 | Samsung Electronics Co., Ltd. | Clock data recovery circuit and apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283985A (ja) | 1994-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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