KR100226825B1 - 데이터 복원장치 - Google Patents

Abstract

데이터 복원장치가 제공된 바, 기존의 비교레벨에 의한 3치 판정으로 해결할 수 없는 PR4 신호측정을 이용하여 BER를 줄일 수 있다. 즉, 입력되는 등화된 신호를 BER(Bit Error Rate)를 가장 작게 하는 비교값과 비교하여 양의 부와 음의 부로 분리하여 출력하는 제 1 비교수단 ; 입력되는 등화된 신호를 상기 비교값보다 높게 설정된 기준비교값에 의해 에러의 발생이 없는 신뢰성 있는 값으로 결정하여 양의 부와 음의 부로 분리하여 출력하는 제 2 비교수단과 ; 상기 제 1, 2 비교수단에서 출력되는 각각의 양의 부와 음의 부의 출력을 인가받아 짝수열과 홀수열을 판정하여 각각 출력하는 제 1, 2판정수단; 상기 판정수단에서 출력되는 홀수열과 짝수열신호를 일 클럭신호에 따라 다중화하여 출력하는 다중화수단; 상기 다중화수단에서 출력되는 신호를 일 클럭신호에 따라 래치하여 원래의 데이타를 출력하는 래치수단; 복원된 클럭을 일정크기로 분주하여 상기 판정수단, 다중화수단 및 래치수단에 분주된 클럭신호를 제공하는 분주수단으로 구성하여 동작의 신뢰성을 높을 수 있도록 한 것이다.

Description

데이터 복원장치

본 발명은 데이타 복원장치에 관한 것으로서, 특히 디지탈 데이타 복원장치에서의 리던던시(Redundancy) 특성을 이용한 파셜 리스펀스 클래스 -4 신호 검출장치에 관한 것이다.

이하, 종래 기술에 따른 디지탈 데이타 복원장치에 대하여 첨부된 도면을 참조하여 설명하기로 한다.

도 1 은 종래 기술에 따른 디지탈 자기기록 재생장치를 나타낸 블록 구성도이고, 도 2 는 도 1 에서의 슬라이스부에 대한 상세 블록 구성도이며, 도 3 은 도 1 에서의 PLL에 대한 상세 블록 구성도이다.

도 1 을 참조하여 그 구성을 살펴보면, 등화부(10), 슬라이스부(20), 래치부(50), 지연부(40), 및 PLL(30)로 구성된다.

우선, 디지탈로 테이프나 디스크에 기록된 신호는 재생헤드(미도시)를 이용해 신호를 읽는다.

상기 재생헤드에 의해 읽혀진 신호는 재생앰프(미도시)에 의해 원하는 신호의 크기로 증폭되어 출력된다.

증폭된 재생신호는 아날로그 신호이므로 원래의 데이타로 복원하기 위해서는 등화부(10)를 통해 최적등화가 이루어져야만 하는 것이다.

상기 등화부(10)는 헤드나 테이프의 변화에 따라 파형의 변화를 보상하기 위해 이들의 변화에 따라 외부에서 사용자에 의해 조정이 이루어진다.

상기 조정된 신호는 인접신호간의 부호간 간섭을 제거하기 위해 펄스폭이 Tb가 되도록 에러를 자동검출해서 계수값을 자동적으로 조정해 준다.

여기서, 상기 Tb는 기록되는 최단 펄스폭을 의미한다.

이렇게 최적등화된 신호는 슬라이스부(20)로 인가되어 슬라이싱이 이루어진다.

그러면, 여기서 상기 슬라이스부(20)의 상세 구성과 그 동작을 살펴보기로 한다.

도 2 에 도시된 바와 같이, 슬라이스부(20)는 상기 등화부(10)에서 출력되는 신호를 원래의 디지탈 데이타로 변환하기 위하여 외부의 비교레벨 입력에 따라 디지탈 데이타로 변환하는 3레벨 비교부(21)와; 상기 3 레벨 비교부(21)에서 출력되는 신호를 논리합하는 오어게이트(22)로 구성된다.

여기서, 상기 3 레벨 비교부(21)는 상기 등화부(10)에서 출력되는 신호를 반전 및 비반전 증폭하여 출력하는 제 1, 2 증폭부(21a, 21b)와; 상기 제 1 증폭부(21a)에서 출력되는 신호와 상기 외부에서 입력되는 비교레벨신호를 비교하여 상기 오어게이트(22)로 출력하는 제 1 비교부(21c)와; 상기 제 2 증폭부(21b)에서 출력되는 신호와 상기 외부에서 입력되는 비교레벨신호를 비교하여 상기 오어게이트(22)로 출력하는 제 2 비교부(21b)로 구성된다.

상기와 같이 구성된 슬라이스부(20)의 동작을 살펴보기로 한다.

동화부(10)에서 출력되는 신호는 각각 제 1, 2 증폭부(21a, 21b)를 통해 반전 및 비반전 증폭되어 각각 제 1, 2 비교부(21c, 21d)로 입력된다.

제 1 비교부(21c)는 상기 제 1 증폭부(21a)의 출력이 입력되는 비교레벨보다 크면 하이를 출력하고, 상기 입력되는 비교레벨이 상기 증폭 출력신호보다 크면 로우를 출력한다.

마찬가지로, 제 2 비교부(21d)에서도 제 2 증폭부(21b)에서 출력되는 신호가 비교레벨보다 크면은 하이를 출력하고, 그렇지 않으면 로우를 출력하는 것이다.

제 1, 2 비교부(21c, 21d)에서 출력되는 신호는 오어게이트(22)에서 논리합(OR)되어 원래의 클럭을 복원하기 위해 PLL(50)에 입력되고, 또한 원래의 데이타로 복원하기 위하여 래치부(50)로 입력된다.

여기서, 상기 PLL(30)의 구성 및 동작을 도 3 을 참조하여 설명하기로 한다.

먼저, 그 구성을 살펴보면 상기 슬라이스부(20)에서 출력되는 슬라이스된 신호를 일정 Tb폭 만큼 지연시키는 지연부(31)와; 상기 지연된 신호와 슬라이스부(20)에서 출력되는 슬라이스된 신호를 배타적 논리합하는 익스클러시브 오어게이트(32)와; 입력주파수에 의해 발진주파수를 가변으로 하는 VCO(Voltage Controlled Oscilator)(35)와; VCO(35)에서 출력되는 클럭과 상기 익스클러시브 오어게이트(32)에서 출력되는 신호의 위상을 비교하여 위상오차를 검출하는 위상 검출부(33)와; 검출된 위상오차에 대해 저역필터링(Low Pass Filtering)하는 필터부(34)로 구성된다.

상기 구성의 동작을 살펴보면, 우선 PLL(30)은 슬라이스부(20)에서 슬라이스된 신호와 VCO(35)에서 출력되는 신호의 위상을 비교하여 위상오차를 최소화하도록 하여 원래의 클럭을 복원하는 회로이다.

상기 슬라이스부(20)에서 슬라이스된 입력신호는 클럭성분을 많이 가지도록 지연부(31)에서 일정 Tb만큼 지연된다.

상기 지연부(31)에서 지연된 신호와 슬라이스부(20)에서 슬라이스된 신호는 논리회로 익스클러시브 오어게이트(32)에서 배타적 논리합되어 클럭성분을 가지도록 한다.

이때, 위상검출부(33)에서는 상기 익스클러시브 오어게이크(32)에서 출력되는 신호와 VCO(35)에서 출력되는 클럭성분의 신호의 위상을 비교하여 위상오차를 검출한다.

검출된 위상오차는 필터부(34)에서 지역필터링되어 VCO(35)의 발진 주파수를 가변시키는 것이다.

이때, 슬라이스부(20)에서 출력되는 데이타중 데이타가 없는 경우 즉, 0이나 1이 계속되는 경우에는 상기 익스클러시브 오어게이트(32)에서 지연된 신호와 익스클러시브 오어링을 하여도 상기 구성에서는 클럭 성분이 없게 되는 것이다.

따라서, 위상오차가 감소하지 않고 계속적으로 파형이 흔들리게 되는 것이다.

여기서, 상기 위상검출부(33)는 익스클러시브 오어게이트(32)의 출력이 하이일 때만 위상비교를 하여 위상오차를 검출하는 것이다.

상기한 바와 같이, PLL(30)에서 원래의 클럭을 추출하고 추출한 클럭을 지연부(40)에서 외부조정단자에 의해 지연량을 조정하여 래치부(50)로 입력된다.

상기 래치부(50)는 상기 슬라이스부(20)의 오어게이트(22)의 출력을 지연부(40)출력클럭에 따라서 래치한다.

이러한 과정을 모두 수행하여 재생데이타와 재생클럭을 얻는 것이다.

이 두 신호는 디지탈 신호 처리블록으로 입력되어 원하는 화면을 얻을 수 있는 것이다.

종래 기술에 따른 디지탈 자기기록 재생장치는 한 개의 비교레벨을 이용하여 신호를 검출하므로서 PR-4의 리던던시 특성을 이용하지 못하였다.

본 발명은 상기한 종래 기술에 따른 제반 문제점을 해결하기 위해 안출된 것으로 본 발명의 목적은 파셜 리스핀스 클래스-4 시스템을 이용한 데이타의 전송 및 재생장치에서 리던던시(Redundancy) 성질을 이용하여 보다 신뢰성 있는 원래의 데이타를 검출 할 수 있도록 한 데이타 복원장치를 제공함에 있다.

제1도는 종래 기술에 따른 디지탈 데이타 복원장치를 나타낸 블록 구성도

제2도는 종래 기술에 따른 제1도에서의 슬라이스부에 대한 상세 블록 구성도

제3도는 제1도에서의 PLL에 대한 상세 블록 구성도

제4도는 본 발명에 따른 디지탈 데이타 복원장치에서의 파셜 리스펀스 클래스 -4신호 검출장치를 나타낸 블록 구성도

제5도는 제4도의 제 1, 2판정회로의 상세 블록 구성도

제6a도와 제6b도는 본 발명에 따른 제4도 및 제5도의 각부 출력 타이밍도

제7a도와 제7b도는 발명에 따른 제4도의 제 1, 2 판정회로의 각부 출력 타이밍도

도면의 주요부분에 대한 부호의 설명

100, 200 : 제 1, 2 비교부 300, 400 : 제 1, 2 판정회로

500 : 분주부 600 : 다중화부

700 : 래치부

본 발명에 따른 데이타 복원장치의 특징은 입력되는 디지탈 데이타를 짝수열과 홀수열로 분리하는 제 1, 2 판정수단을 이용하여 입력데이타의 슬라이스 레벨을 결정할 수 있도록 하는 데 그 특징이 있다.

본 발명의 다른 특징은 상기 짝수열과 홀수열을 분리하는데 있어서, 입력데이타의 동기를 위해 PLL에서 출력되는 클럭을 2분주함을 특징으로 한다.

이하, 본 발명에 따른 PR-4신호 검출장치에 대하여 첨부된 도면을 참조하여 설명하기로 한다.

도 4 는 본 발명에 따른 디지탈 데이타 복원장치에서의 파셜 리스펀스 클래스 - 4 신호 검출장치를 나타낸 블록 구성도이고, 도 5 는 도 4 의 제 1, 2 판정회로의 상세 블록구성도이다.

우선, 도 4 를 참조하여 그 구성을 살펴보면, 입력되는 등화된 신호를 BER(Bir Error Rate)를 가장 작게 하는 비교레벨과 비교하여 양의 부와 음의 부로 분리하여 출력하는 제 1 비교부(100)와; 입력되는 등화된 신호를 상기 제 1 비교부(100)의 비교값보다 높게 설정된 기준비교값에 의해 에러의 발생이 없는 신뢰성 있는 값으로 결정하여 양의 부와 음의 부로 분리하여 출력하는 제 2 비교부(200)와; 상기 제 1, 2 비교부(100, 200)에서 출력되는 각각의 양의 부와 음의 부의 출력을 인가받아 짝수열과 홀수열을 판정하여 각각 출력하는 제 1, 2 판정부(300, 400)와; 상기 제 1, 2 판정부(300, 400)에서 출력되는 홀수열과 짝수열신호를 일정크기로 분주된 클럭신호에 따라 다중화하여 출력하는 다중화부(600)와; 상기 다중화부(600)에서 출력되는 신호를 일정크기로 분주된 클럭신호에 따라 래치하여 원래의 재생데이타를 출력하는 래치부(700)와; 복원된 클럭을 일정크기로 분주하여 상기 제 1, 2 판정부(300, 400), 다중화부(600) 및 래치부(700)에 분주된 클럭신호를 제공하는 분주부(500)로 구성된다.

여기서, 상기 제 1, 2 판정회로(300, 400)는 도 5 에서와 같은 동일한 회로 구성을 가지므로 여기서는 제 1 판정부(300)에 대해서만 설명하기로 한다.

도 5 를 참조하여 제 1 판정부(300)의 구성을 살펴보면, 상기 제 1, 2 비교부(100, 200)에서 출력되는, 양, 음출력을 상기 분주부(500)에서 분주되어 출력되는 신호에 따라 입력신호의 타이밍을 조정하도록 다수개로 구성된 제 1, 2, 3, 4플립플롭(301, 302, 303, 304)과; 상기 플립플롭(301, 302, 303, 304)각각에서 출력되는 신호를 상기 분주부(500)에서 분주되어 출력되는 신호에 따라 일정 펄스폭 딜레이 되도록 다수개로 구성된 제 5, 6, 7, 8플립플롭(305, 306, 307, 308)과; 상기 제 6 플립플롭(306)과 제 7 플립플롭(307)의 출력을 입력으로 래치하는 제 1 래치부(309)와; 상기 제 5 플립플롭(305)의 출력과 제 8 플립플롭(308)의 출력을 입력으로 래치하는 제 2 래치부(310)와; 상기 제 1 플립플롭(301)의 출력과 제 1 래치부(309)의 출력을 논리곱하는 제 1 AND게이트(311); 상기 제 2 플립플롭(302)의 출력과 제 2 래치부의 출력을 논리곱하는 제 2 AND게이트(312)와; 상기 제 1, 2 AND게이트(311, 312)의 출력을 논리합하는 OR게이트(313)와; 상기 OR게이트(313)의 출력을 분주부(500)에서 분주된 분주클럭에 따라 래치하여 상기 다중화부(600)로 출력하는 제 9 플립플롭(314)으로 구성되는 것이다.

여기서, 상기 제 1 판정부(300)는 짝수열 판정회로이고, 제 2 판정부(400)는 홀수열 판정회로이다.

상기와 같이 구성된 본 발명에 따른 PR-4 신호 검출장치의 동작을 도 4 및 도 5 를 참조하여 설명하기로 한다.

먼저, PR-4 신호는 시간적으로 펄스폭 Tb에 따라서 짝수열과 홀수열로 분리했을 때 상기 짝수열과 홀수열 각각에서 0이 아닌 모든 심볼은 바로전의 0이 아닌 심볼과는 서로 다른 특성을 가지는 리던던시 성질을 가지고 있다.

따라서, 이 성질을 이용하여 먼저 PR-4로 등화된 입력이 도 4 의 제 1 비교부(비교기)로 인가되면, 두개의 비교부(100, 200)를 거치게 된다.

우선, 제 1 비교부(100)는 그 비교값이 BER을 가장 작게 하는 레벨로 결정되도록 정한다.

그리고, 제 2 비교부(200)(기준 비교기)는 그 비교값이 상기 제 1 비교부(100)의 비교값보다 높은 값으로 설정하므로서, 에러의 발생이 없는 신뢰성 있는 값으로 결정하는 것이다.

이렇게 하여, 제 1, 2 비교부(100, 200)를 통과한 출력은 양의 부와 음의 부로 분리되며, 이 분리된 4개의 출력은 출력된 신호의 짝수열만을 판정하는 제 1 판정부(300)와 홀수열만을 판정하는 제 2 판정부(400)로 입력된다.

여기서, 상기 제 1 판정부(300)와 제 2 판정부(400)의 회로 구성은 도 5 에서와 같은 동일한 회로구성을 갖는다.

상기 제 1 판정부(300)에 입력되는 클럭은 분주부(500)에서 복원한 클럭의 2 분주된 클럭을 사용하며, 제 2 판정부(400)에 입력되는 클럭은 상기 제 1 판정부(300)에 입력되는 클럭의 반전된 클럭이 입력된다.

이렇게 반전된 클럭으로 제 1 비교부(100)와 제 2 비교부(200)의 출력을 래치하므로서, 짝수열과 홀수열을 분리할 수 있는 것이다.

상기 제 1, 2 판정부(300, 400)는 상술한 바와 같이, 짝수열과 홀수열로 분리했을 때 짝수열과 홀수열 각각에서 0이 아닌 모든 심볼은 바로 전의 0이 아닌 심볼과는 서로 다른 극성을 가지는 특성을 이용하도록 제 2 비교부(200)의 출력을 도 5 의 제 3, 4 플립플롭(303, 304)에서 래치한 값을 분주부(500)에서 2 분주된 클럭을 이용하여 제 7, 8 플립플롭(307, 308)에서 한 펄스열 지연시켜 제 1 비교부(100)의 래치한 값을 판정하는 것이다.

예를 들어, 제 3 플립플롭(303)에서 래치한 제 2 비교부(200) 양의 출력값을 제 7 플립플롭(307)에서 한 펄스열 지연한 값이 1이라면 현재 출력될 수 있는 래치한 제 1 비교부(100)의 출력값은 0 또는 제 1 비교부(100)의 음의 출력이다.

따라서, 상기의 경우 제 1 래치부(309)를 이용하여 제 2 비교부(200)의 양의 출력값을 한 펄스열 지연한 값이 1이라면 제 1 래치부(309)의 출력은 0으로 되는 것이다.

이 신호를 래치한 제 1 비교부(100)양의 출력 즉, 제 1 플립플롭(301)의 출력을 제 1 AND게이트(311)에서 논리곱 함으로써, 1의 데이타가 나올 수 없도록 해주는 것이다.

그리고, 상기 제 1 래치부(309)는 래치한 제 1 비교부(100)의 음의 출력을 한 펄스열 지연한 신호가 1이 되면, 제 1 래치부(309)의 출력은 1로 되고, 제 1 AND게이트(311)의 입력은 1로 되어 래치된 양의 출력을 받을 수 있게 해주는 것이다. 마찬가지로 제 3, 4 플립플롭(303, 304)을 통해 래치한 제 2 비교부(200)의 음의 값을 제 7, 8 플립플롭(307, 308)을 통해 한 펄스열 지연한 값이 1이라면, 현재 출력될 수 있는 래치한 제 1 비교부(100)의 값은 0 또는 래치한 비교부(100)의 양의 출력이다.

따라서, 상기의 경우 제 4 플립플롭(304)를 이용하여 래치한 제 2 비교부(200)의 음의 값을 제 8 플립플롭(308)을 이용하여 한 펄스열 지연한 값이 1이라면 제 2 래치부(310)의 출력은 0으로 된다.

이 신호와 제 2 플립플롭(302)을 통해 래치한 제 1 비교부(100)의 음의 출력을 제 2 AND게이트(312)를 통해 논리적 AND함으로써, 1의 데이타가 나올 수 없도록 해 주는 것이다.

그리고, 제 1 플립플롭(301)을 통해 래치한 제 1 비교부(100)의 양의 출력을 제 5 플립플롭(305)을 통해 한 펄스열 지연한 신호가 즉, 제 5 플립플롭(305)의 출력이 1이라면, 제 2 래치부(310)의 출력이 1로 되어 제 2 플립플롭(302)에서 래치된 제 1 비교부(100)의 음의 출력을 받을 수 있도록 해 주는 것이다.

상기 두 경우의 출력값 즉, 제 1, 2 AND게이트(311, 312)의 출력값을 OR게이트(313)를 통해 논리합하면, 에러가 없는 신호를 복원할 수 있게 되는 것이다.

이렇게 제 1, 2 판정부(300, 400)에서 출력되는 짝수열과 홀수열을 분주부(500)에서 2분주된 클럭에 따라 다중화부(600)에서 다중화 하여 래치부(700)를 통해 출력하므로서 에러가 없는 최종 사용자 데이타를 얻을 수 있는 것이다.

결과적으로 상기의 동작을 요약하면, 래치한 제 2 비교부(200)의 양의 출력값 또는 음의 출력값이 1인 경우 래치한 제 1 비교부(100)의 음의 값 또는 양의 값이 1이 되지 않는 한 제 1 판정부(300) 또는 제 2 판정부(400)의 출력은 0으로 되는 것이다.

따라서, 입력이 0 이나 1 이 계속되는 데이타의 경우에 노이즈(Noise)에 의한 에러를 최소화하는 것이다.

상기한 본 발명에 따른 PR-4 신호검출장치의 동작을 첨부된 도면의 타이밍도를 참조하여 상세히 설명하기로 한다.

도 6a 와 도 6b 는 본 발명에 따른 도 4 및 도 5 의 각부 출력 타이밍도이고, 도 7a 와 도 7b는 발명에 따른 도 4 의 제 1, 2 판정회로의 각부 출력 타이밍도이다.

도 6a 의 a 는 입력이다.

즉, a는 원래의 PR-4신호에 노이즈 성분이 부가된 동화된 입력신호이다.

이 데이타를 복원하면 110000이 반복되는 데이타가 검출되어야 한다.

그러나, 노이즈에 의해 이 신호는 110100이 검출된다.

따라서, 미리 에러를 넣고 에러가 복구되는 과정을 설명하기로 한다.

입력 a는 제 1 비교부(100)와 제 2 비교부(200)에 입력된다.

상시 입력 a는 제 1 비교부(100)내에서 디퍼런셜(Differential)신호로 되어 각각 같은 비교값 즉, 도 4 의 비교레벨의 의해 비교되는 것이다.

그래서 출력은 상기 비교레벨보다 클 때는 1로 출력하고, 나머지의 경우에는 0으로 출력한다.

이때, 출력이 도 6a 의 b에서처럼 양인 경우와 음인 경우의 두개의 출력을 가지는 것이다.

제 2 비교부(200)도 상기의 제 1 비교부(100)와 마찬가지로 동작한다.

즉, 입력이 양인 경우(도 6a 의 d)와 입력이 음인 경우(도 6a 의 e)이다.

그러나, 여기서 도 4 의 기준비교값은 제 1 비교부(100)의 비교레벨에 비해 높은 값으로 설정되어야 한다.

왜냐하면, 제 1 비교부(200)가 1로 검출했다면, 이 값은 제 1 비교부(100)의 출력값을 판정할 때의 기준으로 사용되기 때문에 제 1 비교부(100)의 비교레벨보다 높은 값으로 설정해야 하는 것이다.

그 값의 결정은 실험을 통해 최적의 값이 되도록 결정한다.

이렇게 결정된 제 1 비교부(100)와 제 2 비교부(200)의 4개의 출력은 제 1, 2 판정부(300, 400)로 입력된다.

여기서, 제 1 판정부(300)에 입력되는 클럭은 위상동기 루프(PLL)에 의해 복원된 클럭을 2분주한 클럭이다.

그리고, 제 2 판정부(400)에 입력되는 클럭은 상기 제 1 판정부(300)에 입력되는 클럭의 반전 클럭을 이용한다.

이렇게 함으로써, 같은 회로로 클럭의 위상차에 의해 짝수열과 홀수열을 분리할 수 있는 것이다.

여기서, 도 5 의 제 1 비교부(100)의 양의 출력(도 7a, 도 7b의 m), 제 1 비교부(100)의 음의 출력(도 7a, 도 7b의 n), 제 2 비교부(200)의 양의 출력(도 7a, 도 7b의 o), 제 2 비교부(200) 음의 출력(도 7a, 도 7b의 p)은 제 1, 2, 3, 4 플립플롭(301, 302, 303, 304)에서 분주부(500)에서 2분주된 클럭(도 7a, 도 7b의 g, h)에 의해 래치된다.

상기 각각의 출력은 도 6a, 도 6b, 도 7a, 도 7b의 g, r, s, t이다.

다음에 출력 q와 r은 데이타의 판정을 위해 제 1, 2 AND게이트(311, 312)에 각각 입력된다.

또한, 제 1, 2 래치부(309, 310)를 리셋하기 위한 신호를 만들기 위해 한 펄스 지연시키는 제 5, 6 플립플롭(305, 306)에 각각 입력된다.

그리고, 출력 s와 t는 제 1, 2 래치부(309, 310)를 세트하기 위한 신호를 만들기 위해 한 펄스 지연시키는 제 7, 8플립플롭(307, 308)에 각각 입력된다.

그 출력파형은 도 6b의 q', r', s', t'이다.

상기 출력 q', r', s', t'는 상기 제 1, 2 래치부(309, 310)에 입력되어 제 1 비교부(100)의 출력을 판정하기 위한 컨트롤 신호를 만드는 것이다.

상술한 바와 같이, 예를 들어 래치한 제 2 비교부(200)양의 출력 s를 한 펄스열 지연시킨 값 s'가 1이라면, 현재 출력된 수 있는 래치한 제 1 비교부(100) 값 q와 r은 0 또는 제 1 비교부(100)의 음의 출력이 되는 것이다.

따라서, 위의 경우 제 1 래치부(309)의 반전단자 출력 u는 0으로 되는 것이다.

이 신호를 래치한 제 1 비교부(100)의 양의 출력과 제 1 AND게이트(311)에서 논리곱함으로써, 제 1 비교부(100)의 양의 출력이 1 나올 수 없도록 해준다.

그리고, 제 1 래치부(309)는 래치한 제 2 비교부(200)의 음의 출력 r을 한 펄스열 지연시킨 신호 r'가 1이 되면, 반전단자 출력 u는 1로 되고 앞의 제 1 AND게이트(311)의 입력은 1로 되어 래치된 제 1 비교부(100)의 양의 출력 q의 값이 그대로 출력된다.

마찬가지로, 래치한 제 2 비교부(200) 음의 값 t를 한 펄스열 지연한 값 t'가 1이라면, 현재 출력될 수 있는 래치한 제 1 비교부(100)의 값 q와 r은 0 도는 제 1 비교부(100)의 양의 출력이다.

따라서, 위의 경우 제 2 래치부(310)의 반전단자 출력 v는 0으로 되는 것이다.

이 신호를 래치한 제 1 비교부(100) 음의 출력 r과 제 2 AND게이트(312)에서 논리곱함으로써, 제 1 비교부(100)의 음의 출력이 1이 나올 수 없도록 해 주는 것이다.

그리고, 제 2 래치부(310)는 래치한 제 1 비교부(100) 양의 출력 q를 한 펄스열 지연한 신호 q'가 1이 되면, 반전단자 출력 v는 1로 되고 앞의 제 2 AND게이트(312)의 입력은 1로 되어 래치된 제 1 비교부(100) 음의 출력 r의 값이 그대로 출력되는 것이다.

상기 제 1, 2 AND게이트(311, 312)은 도 7a, 도 7b의 w와 x이고 이 신호는 OR게이트(313)에서 논리합되어 도 6b의 y와 같은 출력이 된다.

상기 출력 y는 타이밍을 위해 제 9 플립플롭(314)에서 래치되어 도 4의 다중화부(600)로 입력된다.

상기 다중화부(600)는 제 1, 2 판정부(300, 400)의 출력(도 5a의 i, j)을 2분주 클럭 g에 따라 g가 1일 때 제 1 판정부(300)는 출력을 하고, g가 0일 때 제 2 판정부(400)는 출력을 하므로서, 원래의 짝수열과 홀수열로 분리한 데이타를 원래의 데이타로 복원하여 주는 것이다.

그 출력은 도 4 의 래치부(700)에서 래치함으로써, 타이밍을 맞추어 주는 것이다.

그 출력파형은 도 6a의 1 과 같다.

이 출력회로를 상기 제 1, 2 판정부(300, 400)를 이용하지 않고 래치만 하는 경우의 데이타인 도 6a의 k와 비교해 보면 에러가 발생하지 않음을 알 수 있다.

본 발명에 따른 데이타 복원장치는 다음과 같은 효과를 가지고 있다.

첫째, 종래의 비교기와 기준비교기의 출력을 PLL에서 복원한 클럭을 2분주한 클럭을 이용하여 래치함으로써, 간단히 짝수열과 홀수열로 분리 할 수 있다.

둘째, 상기 짝수열과 홀수열을 분리함으로써 에러를 판정하는 회로를 구성하기 쉬울 뿐만 아니라 동작의 신뢰성을 높일 수 있다.

세째, 각각의 펄스열에서 에러판정을 위해 한 펄스열 전의 데이타만 이용하는 것이 아니라 기준비교기의 양의 출력다음에 비교기의 음의 출력이 올 때까지 또는 기준비교기 음의 출력 다음에 비교기의 양의 출력이 올 때까지 계속해서 검출 에러를 보정할 수 있는 것이다.

네째, 비교기, 래치, 논리회로로 구성함으로서 회로 구성이 단순화된 것이다.

Claims (6)

1. 파셜 리스펀스 클래스-4 신호 검출장치에 있어서, 입력되는 등화된 신호를 BER(Bit Error Rate)를 가장 작게 하는 비교값과 비교하여 양의 부와 음의 부로 분리하여 출력하는 제 1 비교수단; 입력되는 등화된 신호를 상기 비교값보다 높게 설정된 기준비교값에 의해 에러의 발생이 없는 신뢰성 있는 값으로 결정하여 양의 부와 음의 부로 분리하여 출력하는 제 2 비교수단; 상기 제 1, 2 비교수단에서 출력되는 각각의 양의 부와 음의 부의 출력을 인가받아 짝수열과 홀수열을 판정하여 각각 출력하는 제 1, 2판정수단; 상기 판정수단에서 출력되는 홀수열과 짝수열신호를 일정크기로 분주된 클럭 신호에 따라 다중화하여 출력하는 다중화수단; 상기 다중화수단에서 출력되는 신호를 일정크기로 분주된 클럭신호에 따라 래치하여 원래의 데이타를 출력하는 래치수단; 복원된 클럭을 일정크기로 분주하여 상기 판정수단, 다중화수단 및 래치수단에 분주된 클럭신호를 제공하는 분주수단을 포함하여 구성됨을 특징으로 하는 파셜 리스펀스 클래스-4 신호 검출장치.
2. 제1항에 있어서, 제 1 판정수단은 상기 제 1, 2 비교수단에서 출력되는 양, 음 출력을 상기 분주수단에서 분주되어 출력되는 신호에 따라 신호의 타이밍을 조정하도록 다수개로 구성된 제 1, 2, 3, 4플립플롭; 상기 플립플롭 각각에서 출력되는 신호를 상기 분주수단에서 분주되어 출력되는 신호에 따라 일정 펄스폭 딜레이 되도록 다수개로 구성된 제 5, 6, 7, 8 플립플롭; 상기 제 6 플립플롭과 제 7 플립플롭의 출력을 입력을 래치하는 제 1 래치부와; 상기 제 5 플립플롭의 출력과 제 8 플립플롭의 출력을 입력으로 래치하는 제 2 래치부; 상기 제 1 플립플롭의 출력과 제 1 래치부의 출력을 논리곱하는 제 1 AND게이트; 상기 제 2 플립플롭의 출력과 제 2 래치부의 출력을 논리곱하는 제 2 AND게이트; 상기 제 1, 2 AND게이트의 출력을 논리합하는 OR게이트; 상기 OR 게이트의 출력을 분주부에서 분주된 분주클럭에 따라 래치하여 상기 다중화 수단으로 출력하는 제 9 플립플롭으로 구성됨을 특징으로 하는 파셜 리스펀스 클래스-4 신호 검출장치.
3. 제2항에 있어서, 상기 제 1, 2 래치부 SR래치로 이루어짐을 특징으로 하는 파셜 리스펀스 클래스 -4 신호 검출장치.
4. 제1항에 있어서, 제 2 판정수단은 상기 제 1, 2 비교수단에서 출력되는 양, 음출력을 상기 분주수단에서 분주되어 출력되는 신호에 따라 신호의 타이밍을 조정하도록 다수개로 구성된 제 1, 2, 3, 4 플립플롭; 상기 플립플롭 각각에서 출력되는 신호를 상기 분주수단에서 분주되어 출력되는 신호에 따라 일정 펄스폭 딜레이 되도록 다수개로 구성된 제 5, 6, 7, 8 플립플롭; 상기 제 6 플립플롭과 제 7 플립플롭의 출력을 입력으로 래치하는 제 1 래치부와; 상기 제 5 플립플롭의 출력과 제 8 플립플롭의 출력을 입력으로 래치하는 제 2 래치부; 상기 제 1 플립플롭의 출력과 제 1 래치부의 출력을 논리곱하는 제 1 AND게이트; 상기 제 2 플립플롭의 출력과 제 2 래치부의 출력을 논리곱하는 제 2 AND게이트; 상기 제 1, 2 AND게이트의 출력을 논리합하는 OR게이트; 상기 OR게이트의 출력을 분주부에서 분주된 분주클럭에 따라 래치하여 상기 다중화수단으로 출력하는 제 9 플립플롭으로 구성됨을 특징으로 하는 파셜 리스펀스 클래스 -4 신호 검출장치.
5. 제4항에 있어서, 제 1, 2 래치부는 SR래치로 이루어짐을 특징으로 하는 파셜 리스펀스 클래스 -4 신호 검출장치.
6. 제1항에 있어서, 상기 분주수단은 복원된 클럭을 2 분주함을 특징으로 하는 파셜 리스펀스 클래스 -4 신호 검출장치.