JPH07211010A - クロック再生装置 - Google Patents
クロック再生装置Info
- Publication number
- JPH07211010A JPH07211010A JP1568994A JP1568994A JPH07211010A JP H07211010 A JPH07211010 A JP H07211010A JP 1568994 A JP1568994 A JP 1568994A JP 1568994 A JP1568994 A JP 1568994A JP H07211010 A JPH07211010 A JP H07211010A
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- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- pulse
- delay
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- Withdrawn
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】欠落したパルスを安定して再生することができ
ると共に、応答性の早いクロック再生装置の提供。 【構成】再生信号からクロック信号を検出するクロック
検出手段と、該クロック検出手段から出力された出力信
号を所定の期間遅延させる一又は複数の遅延手段と、前
記クロック検出手段の出力信号と前記一又は複数の遅延
手段の出力信号との論理和をとり、これを出力する手段
と、を備える。
ると共に、応答性の早いクロック再生装置の提供。 【構成】再生信号からクロック信号を検出するクロック
検出手段と、該クロック検出手段から出力された出力信
号を所定の期間遅延させる一又は複数の遅延手段と、前
記クロック検出手段の出力信号と前記一又は複数の遅延
手段の出力信号との論理和をとり、これを出力する手段
と、を備える。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルＶＴＲ（デジ
タルビデオテープレコーダ）等にデジタル記録されたク
ロック信号を再生するクロック再生装置に関する。
タルビデオテープレコーダ）等にデジタル記録されたク
ロック信号を再生するクロック再生装置に関する。
【０００２】
【従来の技術】デジタルＶＴＲでは、磁気ヘッドから再
生された再生信号に同期したクロック信号に基づいて復
調信号の３値判別を行っており、記録された信号を正確
な元のデータに復元するためにクロック信号は重要であ
る。
生された再生信号に同期したクロック信号に基づいて復
調信号の３値判別を行っており、記録された信号を正確
な元のデータに復元するためにクロック信号は重要であ
る。
【０００３】例えば、再生信号が連続したロウレベル又
はハイレベルである場合にはこの区間における変化点の
検出が行なえず、再生信号から一定の周期のクロック信
号を生成することができなくなるため、何らかの手段で
クロック信号を生成しなければならない。
はハイレベルである場合にはこの区間における変化点の
検出が行なえず、再生信号から一定の周期のクロック信
号を生成することができなくなるため、何らかの手段で
クロック信号を生成しなければならない。
【０００４】従来、このように、ロウ又はハイレベルが
連続した時のクロック信号の生成手段として、例えば、
特開平4-259963号公報が開示されている。図３は、この
従来例のブロック図である。同図を参照しながら動作説
明を行う。入力された再生信号は、選択回路１１にて信
号の切替えが行われる。再生信号がロウからハイ又はハ
イからロウに変化する変化点の時刻では、選択回路１１
から再生信号が出力され、再生信号の変化点でない場合
には、電圧制御発振器１４からの再生クロックが出力さ
れる。
連続した時のクロック信号の生成手段として、例えば、
特開平4-259963号公報が開示されている。図３は、この
従来例のブロック図である。同図を参照しながら動作説
明を行う。入力された再生信号は、選択回路１１にて信
号の切替えが行われる。再生信号がロウからハイ又はハ
イからロウに変化する変化点の時刻では、選択回路１１
から再生信号が出力され、再生信号の変化点でない場合
には、電圧制御発振器１４からの再生クロックが出力さ
れる。
【０００５】位相周波数比較器１２、高域遮断フィルタ
１３、及び電圧制御発振器１４は、ＰＬＬ回路を構成
し、周波数及び位相の安定した再生クロックが出力され
る。図４は、図３の回路における入出力信号を示す波形
図である。
１３、及び電圧制御発振器１４は、ＰＬＬ回路を構成
し、周波数及び位相の安定した再生クロックが出力され
る。図４は、図３の回路における入出力信号を示す波形
図である。
【０００６】
【発明が解決しようとする課題】前記従来例によれば、
選択回路１１において、再生信号と再生クロックを選択
的に切替えており、再生信号のレベルがロウの区間にお
いては、電圧制御発振器の出力信号をレベルがロウの区
間に挿入することにより、再生信号の無い期間に対して
クロック信号の再生を行なっている。しかしながら、選
択回路の切替えタイミングの遅れによってＰＬＬ回路の
同期が外れる場合があり、不安定性要因を有していると
いう問題点がある。
選択回路１１において、再生信号と再生クロックを選択
的に切替えており、再生信号のレベルがロウの区間にお
いては、電圧制御発振器の出力信号をレベルがロウの区
間に挿入することにより、再生信号の無い期間に対して
クロック信号の再生を行なっている。しかしながら、選
択回路の切替えタイミングの遅れによってＰＬＬ回路の
同期が外れる場合があり、不安定性要因を有していると
いう問題点がある。
【０００７】また、高域遮断フィルタを形成しているコ
ンデンサの放電を防ぐことにより、ＰＬＬ回路の周期が
外れた場合における電圧制御発振器の発振周波数を安定
にする方法も知られているが、時定数の大きなフィルタ
を用いた構成となるため応答性に劣るという問題点を有
している。
ンデンサの放電を防ぐことにより、ＰＬＬ回路の周期が
外れた場合における電圧制御発振器の発振周波数を安定
にする方法も知られているが、時定数の大きなフィルタ
を用いた構成となるため応答性に劣るという問題点を有
している。
【０００８】したがって、本発明は、上記問題点を解消
し、欠落したパルスを安定して再生することができると
共に、応答性の早いクロック再生装置を提供することを
目的とする。
し、欠落したパルスを安定して再生することができると
共に、応答性の早いクロック再生装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロック再生装置は、再生信号からクロッ
ク信号を検出するクロック検出手段と、該クロック検出
手段から出力された出力信号を所定の期間遅延させる一
又は複数の遅延手段と、前記クロック検出手段の出力信
号と前記一又は複数の遅延手段の出力信号との論理和を
とり、これを出力する手段と、を備える。
め、本発明のクロック再生装置は、再生信号からクロッ
ク信号を検出するクロック検出手段と、該クロック検出
手段から出力された出力信号を所定の期間遅延させる一
又は複数の遅延手段と、前記クロック検出手段の出力信
号と前記一又は複数の遅延手段の出力信号との論理和を
とり、これを出力する手段と、を備える。
【００１０】前記遅延手段が複数段から成る場合には、
前記遅延手段は並列又は直列に接続されることが好まし
い。
前記遅延手段は並列又は直列に接続されることが好まし
い。
【００１１】
【作用】本発明によれば、再生信号から検出されたクロ
ック信号と、このクロック信号を所定のクロック期間遅
延させた遅延クロック信号とを、ＯＲゲートに入力して
クロック信号を取り出している。これにより、欠落した
クロック信号を遅延クロック信号で補間することができ
欠落のないクロック信号を再生することができる。
ック信号と、このクロック信号を所定のクロック期間遅
延させた遅延クロック信号とを、ＯＲゲートに入力して
クロック信号を取り出している。これにより、欠落した
クロック信号を遅延クロック信号で補間することができ
欠落のないクロック信号を再生することができる。
【００１２】また、本発明においては、遅延手段を並列
あるいは直列に接続することにより望ましい遅延期間を
容易に設定することができると共に、遅延時間の異なる
複数の遅延信号を形成することができ、欠落間隔の異な
るクロック信号の補間を確実に行なうことができる。
あるいは直列に接続することにより望ましい遅延期間を
容易に設定することができると共に、遅延時間の異なる
複数の遅延信号を形成することができ、欠落間隔の異な
るクロック信号の補間を確実に行なうことができる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は、本発明の一実施例を示すクロック
再生装置のブロック図である。図２は、本発明によって
再生されるクロック信号を示す波形図である。図１に示
すように、磁気ヘッドによって再生された信号は、増幅
回路１で増幅され、等化回路２において波形整形され、
パーシャルレスポンス復調手段３及びクロック検出回路
４に入力される。パーシャルレスポンス復調手段３で
は、符号間干渉が一定の値となるよう復調が為される。
再生装置のブロック図である。図２は、本発明によって
再生されるクロック信号を示す波形図である。図１に示
すように、磁気ヘッドによって再生された信号は、増幅
回路１で増幅され、等化回路２において波形整形され、
パーシャルレスポンス復調手段３及びクロック検出回路
４に入力される。パーシャルレスポンス復調手段３で
は、符号間干渉が一定の値となるよう復調が為される。
【００１５】クロック検出回路４では、等化された再生
信号のハイ又はロウレベルに基づいて、再生信号を検出
しクロックパルスＣＫを出力する。クロックパルスＣＫ
は、遅延手段５ａ、５ｂ、５ｃに入力されると共に、Ｏ
Ｒゲート６に入力される。
信号のハイ又はロウレベルに基づいて、再生信号を検出
しクロックパルスＣＫを出力する。クロックパルスＣＫ
は、遅延手段５ａ、５ｂ、５ｃに入力されると共に、Ｏ
Ｒゲート６に入力される。
【００１６】遅延手段５ａは、図２に示すように、クロ
ックパルスＣＫに対して丁度１クロック分の遅延時間を
有しており、遅延手段５ｂは２クロック分の遅延時間、
遅延手段５ｃは３クロック分の遅延時間を有している。
遅延手段５ａ、５ｂ、５ｃのそれぞれの出力信号Ｄ１、
Ｄ２、Ｄ３は、遅延のないクロックパルスＣＫと共にＯ
Ｒゲート６に入力され論理和がとられ、図２に示すよう
に、ＯＲゲート６からは、欠落パルスの無いクロック信
号が出力される。
ックパルスＣＫに対して丁度１クロック分の遅延時間を
有しており、遅延手段５ｂは２クロック分の遅延時間、
遅延手段５ｃは３クロック分の遅延時間を有している。
遅延手段５ａ、５ｂ、５ｃのそれぞれの出力信号Ｄ１、
Ｄ２、Ｄ３は、遅延のないクロックパルスＣＫと共にＯ
Ｒゲート６に入力され論理和がとられ、図２に示すよう
に、ＯＲゲート６からは、欠落パルスの無いクロック信
号が出力される。
【００１７】そして、ＯＲゲート６の出力信号は、ＰＬ
Ｌ回路７に入力される。ＰＬＬ回路７には、周期の安定
したクロックパルスが入力されるので、ＰＬＬ回路の同
期が容易に外れることはなく、再生信号に同期した安定
したクロック信号が生成される。
Ｌ回路７に入力される。ＰＬＬ回路７には、周期の安定
したクロックパルスが入力されるので、ＰＬＬ回路の同
期が容易に外れることはなく、再生信号に同期した安定
したクロック信号が生成される。
【００１８】次に、３値判別回路８では、パーシャルレ
スポンス復調手段３の出力信号とＰＬＬ回路７からのク
ロック信号が入力され、設定された閾値レベルに基づい
て再生信号からデジタル情報が判別される。デジタル情
報は、３値判別回路８から出力された後、図示しないメ
モリ手段に格納され各種の信号処理が行われる。
スポンス復調手段３の出力信号とＰＬＬ回路７からのク
ロック信号が入力され、設定された閾値レベルに基づい
て再生信号からデジタル情報が判別される。デジタル情
報は、３値判別回路８から出力された後、図示しないメ
モリ手段に格納され各種の信号処理が行われる。
【００１９】上記に説明したように、本発明の実施例に
おいては、遅延手段を用いることによって欠落したクロ
ックパルスを補正しているので、ＰＬＬ回路に安定した
クロック信号を送出することができる。これにより、３
値判別回路で確実にデジタル情報の判別を行なうことが
できる。
おいては、遅延手段を用いることによって欠落したクロ
ックパルスを補正しているので、ＰＬＬ回路に安定した
クロック信号を送出することができる。これにより、３
値判別回路で確実にデジタル情報の判別を行なうことが
できる。
【００２０】なお、上記実施例において、遅延時間をク
ロックパルスの１クロック単位で設定したが、これに限
定されることなく、１クロック単位と２クロック単位を
混成させてもよい。また、遅延手段は１段でもよく、多
数段並列又は直列に接続してもよく、あるいはフィード
バックをかけた遅延手段で構成してもよい。また、クロ
ック信号の欠落のない状態と欠落した状態が一定の周期
で発生する場合には、欠落した期間分のみクロックパル
スを遅延することにより１つの遅延手段のみで回路を構
成することができる。
ロックパルスの１クロック単位で設定したが、これに限
定されることなく、１クロック単位と２クロック単位を
混成させてもよい。また、遅延手段は１段でもよく、多
数段並列又は直列に接続してもよく、あるいはフィード
バックをかけた遅延手段で構成してもよい。また、クロ
ック信号の欠落のない状態と欠落した状態が一定の周期
で発生する場合には、欠落した期間分のみクロックパル
スを遅延することにより１つの遅延手段のみで回路を構
成することができる。
【００２１】また、本発明は、上記の実施態様にのみ限
定されるものでなく、本発明の原理に準ずる各種実施態
様を含むことはもちろんである。なお、本発明の好適な
実施態様としてデジタルＶＴＲを例に説明したが、本発
明はこの用途以外にクロック再生回路を含む装置全般に
適用可能である。
定されるものでなく、本発明の原理に準ずる各種実施態
様を含むことはもちろんである。なお、本発明の好適な
実施態様としてデジタルＶＴＲを例に説明したが、本発
明はこの用途以外にクロック再生回路を含む装置全般に
適用可能である。
【００２２】
【発明の効果】以上説明した通り、本発明のクロック再
生装置においては、遅延させたクロック信号と元のクロ
ック信号の論理和をとることにより、クロック信号の欠
落を防止でき、欠落の無い安定したクロック信号をＰＬ
Ｌ回路に送出できる。このため、ＰＬＬ回路を安定に動
作させるためにＰＬＬ回路のフィルタの時定数を大きく
するような特別の手段を講じる必要がなくなり、ＰＬＬ
回路の応答性の向上を図ることができる。また、ＰＬＬ
回路内でゲートを切替える必要もないので同期が外れる
ことも回避され、ＰＬＬ回路を安定に作動させることも
可能となる。
生装置においては、遅延させたクロック信号と元のクロ
ック信号の論理和をとることにより、クロック信号の欠
落を防止でき、欠落の無い安定したクロック信号をＰＬ
Ｌ回路に送出できる。このため、ＰＬＬ回路を安定に動
作させるためにＰＬＬ回路のフィルタの時定数を大きく
するような特別の手段を講じる必要がなくなり、ＰＬＬ
回路の応答性の向上を図ることができる。また、ＰＬＬ
回路内でゲートを切替える必要もないので同期が外れる
ことも回避され、ＰＬＬ回路を安定に作動させることも
可能となる。
【図１】本発明における一実施例を示すブロック図であ
る。
る。
【図２】図１によって再生されるクロック信号を示す波
形図である。
形図である。
【図３】従来例のブロック図である。
【図４】従来例における入出力信号を示す波形図であ
る。
る。
１ 増幅回路 ２ 等化回路 ３ パーシャルレスポンス復調手段 ４ クロック検出回路 ５ａ、５ｂ、５ｃ 遅延手段 ６ ＯＲゲート ７ ＰＬＬ回路 ８ ３値判別回路 ＣＫ クロック信号 Ｄ１、Ｄ２、Ｄ３ 遅延手段の出力信号
Claims (2)
- 【請求項１】再生信号からクロック信号を検出するクロ
ック検出手段と、 該クロック検出手段から出力された出力信号を所定の期
間遅延させる一又は複数の遅延手段と、 前記クロック検出手段の出力信号と前記一又は複数の遅
延手段の出力信号との論理和をとり、これを出力する手
段と、 を備えて成るクロック再生装置。 - 【請求項２】前記遅延手段が、並列又は直列に接続され
ることを特徴とする請求項１に記載のクロック再生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1568994A JPH07211010A (ja) | 1994-01-17 | 1994-01-17 | クロック再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1568994A JPH07211010A (ja) | 1994-01-17 | 1994-01-17 | クロック再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211010A true JPH07211010A (ja) | 1995-08-11 |
Family
ID=11895735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1568994A Withdrawn JPH07211010A (ja) | 1994-01-17 | 1994-01-17 | クロック再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7690843B2 (en) * | 2003-03-11 | 2010-04-06 | Intel Corporation | Failsafe mechanism for preventing an integrated circuit from overheating |
-
1994
- 1994-01-17 JP JP1568994A patent/JPH07211010A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7690843B2 (en) * | 2003-03-11 | 2010-04-06 | Intel Corporation | Failsafe mechanism for preventing an integrated circuit from overheating |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |