JP2636349B2 - 位相制御回路 - Google Patents
位相制御回路Info
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- JP2636349B2 JP2636349B2 JP63183710A JP18371088A JP2636349B2 JP 2636349 B2 JP2636349 B2 JP 2636349B2 JP 63183710 A JP63183710 A JP 63183710A JP 18371088 A JP18371088 A JP 18371088A JP 2636349 B2 JP2636349 B2 JP 2636349B2
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- Japan
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- phase
- data
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- phase control
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、入力信号と比較信号との間の位相誤差に応
じて位相制御データを出力する位相制御回路に関する。
じて位相制御データを出力する位相制御回路に関する。
B.発明の概要 本発明は、入力信号と比較信号との間の位相誤差に応
じて位相制御データを出力する位相制御回路において、
入力信号のエッジ検出位相と比較信号位相とを比較して
得られた位相誤差データを遅延させ、入力信号の立上り
エッジに対する位相誤差データを少なくとも１周期後の
立上りエッジ位相制御データとして出力し、入力信号の
立下りエッジに対する位相誤差データを少なくとも１周
期後の立下りエッジ位相制御データとして出力するよう
にしたことにより、立下りエッジと立下りエッジとで位
相誤差がそれぞれ異なる入力信号に対しても良好な制御
がなされる位相制御データを出力することができるよう
にしたものである。
じて位相制御データを出力する位相制御回路において、
入力信号のエッジ検出位相と比較信号位相とを比較して
得られた位相誤差データを遅延させ、入力信号の立上り
エッジに対する位相誤差データを少なくとも１周期後の
立上りエッジ位相制御データとして出力し、入力信号の
立下りエッジに対する位相誤差データを少なくとも１周
期後の立下りエッジ位相制御データとして出力するよう
にしたことにより、立下りエッジと立下りエッジとで位
相誤差がそれぞれ異なる入力信号に対しても良好な制御
がなされる位相制御データを出力することができるよう
にしたものである。
C.従来の技術 一般に、入力信号の位相に基づく電気的な制御を行う
制御系には、入力信号と比較信号との間の位相を比較し
て位相誤差を検出し、この位相誤差に応じた位相制御デ
ータを形成して出力する位相制御回路が用いられてい
る。
制御系には、入力信号と比較信号との間の位相を比較し
て位相誤差を検出し、この位相誤差に応じた位相制御デ
ータを形成して出力する位相制御回路が用いられてい
る。
この種の位相制御回路は、例えばPLL（Phas Locked L
oop）回路等に用いられており、このPLL回路では、入力
信号が供給される位相制御回路からの位相制御データに
応じてクロック発生回路にて生成される出力クロックの
位相が変化するような構成され、上記出力クロックが比
較信号として上記位相制御回路に供給されることによっ
て上記入力信号の位相に一致した出力クロックを得るこ
とができるようになっている。
oop）回路等に用いられており、このPLL回路では、入力
信号が供給される位相制御回路からの位相制御データに
応じてクロック発生回路にて生成される出力クロックの
位相が変化するような構成され、上記出力クロックが比
較信号として上記位相制御回路に供給されることによっ
て上記入力信号の位相に一致した出力クロックを得るこ
とができるようになっている。
D.発明が解決しようとする課題 ところで、従来の位相制御回路では、入力信号と比較
信号との間の位相誤差が入力信号の立上りエッジと立下
りエッジとでそれぞれ異なるときには、上記位相制御回
路から出力される位相制御データによる制御が良好にな
されないという問題点がある。
信号との間の位相誤差が入力信号の立上りエッジと立下
りエッジとでそれぞれ異なるときには、上記位相制御回
路から出力される位相制御データによる制御が良好にな
されないという問題点がある。
すなわち、例えば、コンパクトディスク（CD）から再
生されるRF信号は、再生光学系の特性，アシンメトリ，
スキュー等の原因によって、第６図にＡにて示す例えば
立上りエッジのタイミングtaU1,taU2で立下りエッジの
タイミングtaD1,taD2の正しい信号波形に対して、同図
にＢにて示すように信号波形の立上りエッジのタイミン
グtbU1,tbU2が進むとともに立下りエッジのタイミングt
bD1,tbD2が遅れるような波形歪が生じたり、同図にＣに
て示すように信号波形の立上りエッジのタイミングtcU
1,tcU2が遅れるとともに立上りエッジのタイミングtcD
1,tcD2が進むような波形歪が生じたりすることがある。
このような波形歪が生じたRF信号を入力信号とするなら
ば、その立上りエッジと立下りエッジとで検出される位
相誤差が進みと遅れの方向にそれぞれ異なるために、あ
るエッジに対して生成された位相制御データが次のエッ
ジの位相誤差を大きくしてしまい、上記位相制御回路か
ら出力される位相制御データによる制御が良好になされ
ない。
生されるRF信号は、再生光学系の特性，アシンメトリ，
スキュー等の原因によって、第６図にＡにて示す例えば
立上りエッジのタイミングtaU1,taU2で立下りエッジの
タイミングtaD1,taD2の正しい信号波形に対して、同図
にＢにて示すように信号波形の立上りエッジのタイミン
グtbU1,tbU2が進むとともに立下りエッジのタイミングt
bD1,tbD2が遅れるような波形歪が生じたり、同図にＣに
て示すように信号波形の立上りエッジのタイミングtcU
1,tcU2が遅れるとともに立上りエッジのタイミングtcD
1,tcD2が進むような波形歪が生じたりすることがある。
このような波形歪が生じたRF信号を入力信号とするなら
ば、その立上りエッジと立下りエッジとで検出される位
相誤差が進みと遅れの方向にそれぞれ異なるために、あ
るエッジに対して生成された位相制御データが次のエッ
ジの位相誤差を大きくしてしまい、上記位相制御回路か
ら出力される位相制御データによる制御が良好になされ
ない。
そこで、本発明は、上述の如き課題に鑑み、立上りエ
ッジと立下りエッジとで位相誤差の異なる入力信号に対
しても良好な制御がなされる位相制御データを出力する
ことができる新規な構成の位相制御回路を提供すること
を目的とする。
ッジと立下りエッジとで位相誤差の異なる入力信号に対
しても良好な制御がなされる位相制御データを出力する
ことができる新規な構成の位相制御回路を提供すること
を目的とする。
E.課題を解決するための手段 本発明に係る位相制御回路は、上述の目的を達成する
ために、入力信号の各エッジを検出するエッジ検出手段
と、上記エッジ検出手段による上記入力信号のエッジ検
出位相と比較信号位相とを比較して位相誤差を検出する
位相誤差検出手段と、上記位相誤差検出手段にて得られ
る位相誤差データに所定の遅延量を与えて位相制御デー
タとして出力する遅延手段とを備え、上記エッジ検出手
段によるエッジ検出出力にて上記遅延手段の動作を制御
して、上記位相誤差検出手段にて得られる入力信号の立
上りエッジに対する位相誤差データを少なくとも１周期
後の立上りエッジ位相制御データとして出力し、上記位
相誤差検出手段にて得られる入力信号の立下りエッジに
対する位相誤差データは少なくとも１周期後の立下りエ
ッジ位相制御データとして出力することを特徴とする。
ために、入力信号の各エッジを検出するエッジ検出手段
と、上記エッジ検出手段による上記入力信号のエッジ検
出位相と比較信号位相とを比較して位相誤差を検出する
位相誤差検出手段と、上記位相誤差検出手段にて得られ
る位相誤差データに所定の遅延量を与えて位相制御デー
タとして出力する遅延手段とを備え、上記エッジ検出手
段によるエッジ検出出力にて上記遅延手段の動作を制御
して、上記位相誤差検出手段にて得られる入力信号の立
上りエッジに対する位相誤差データを少なくとも１周期
後の立上りエッジ位相制御データとして出力し、上記位
相誤差検出手段にて得られる入力信号の立下りエッジに
対する位相誤差データは少なくとも１周期後の立下りエ
ッジ位相制御データとして出力することを特徴とする。
F.作用 本発明に係る位相制御回路では、エッジ検出手段によ
る制御により遅延手段が位相誤差データに所定の遅延量
を与える。これにより、入力信号の立上りエッジに対す
る位相誤差データは少なくとも１周期後の立上りエッジ
位相制御データして出力され、入力信号の立下りエッジ
に対する位相誤差データを少なくとも１周期後の立下り
エッジ位相制御データとして出力される。
る制御により遅延手段が位相誤差データに所定の遅延量
を与える。これにより、入力信号の立上りエッジに対す
る位相誤差データは少なくとも１周期後の立上りエッジ
位相制御データして出力され、入力信号の立下りエッジ
に対する位相誤差データを少なくとも１周期後の立下り
エッジ位相制御データとして出力される。
G.実施例 以下、本発明の具体的な実施例について図面を参照し
ながら説明する。
ながら説明する。
第１図は、本発明に係る位相制御回路10の構成を示す
ブロック図である。この第１図において、上記位相制御
回路10は、クロック発生回路30と接続されてPLL（Phase
Locked Loop）回路を構成している。上記位相制御回路
10の入力端子１には、例えば光記録媒体から再生され波
形成形された入力信号Sinが供給される。この入力信号S
inは、ビットクロック周波数ｆbtが例えば4.3218MHz
で、このビットクロックの周期Tbtの整数倍の間隔で各
エッジが得られる。また、入力端子２には、上記ビット
クロック周波数ｆbtの整数倍の周波数（例えば34.5744M
Hz＝8fbt）のマスタクロックCKmsが供給される。このマ
スタクロックCKmsは、上記位相制御回路10および上記ク
ロック発生回路30にそれぞれ供給される。さらに、上記
クロック発生回路30は、上記マスタクロックCKmsに基づ
いて上記ビットクロックの周期Tbtの1/2の周期で生成し
た出力クロックCKoutを出力端子31から出力するととも
に、上記出力クロックCKoutの立上りのタイミングで立
上りと立下りを繰り返す比較信号PLCKを生成して上記位
相制御回路10に供給する。
ブロック図である。この第１図において、上記位相制御
回路10は、クロック発生回路30と接続されてPLL（Phase
Locked Loop）回路を構成している。上記位相制御回路
10の入力端子１には、例えば光記録媒体から再生され波
形成形された入力信号Sinが供給される。この入力信号S
inは、ビットクロック周波数ｆbtが例えば4.3218MHz
で、このビットクロックの周期Tbtの整数倍の間隔で各
エッジが得られる。また、入力端子２には、上記ビット
クロック周波数ｆbtの整数倍の周波数（例えば34.5744M
Hz＝8fbt）のマスタクロックCKmsが供給される。このマ
スタクロックCKmsは、上記位相制御回路10および上記ク
ロック発生回路30にそれぞれ供給される。さらに、上記
クロック発生回路30は、上記マスタクロックCKmsに基づ
いて上記ビットクロックの周期Tbtの1/2の周期で生成し
た出力クロックCKoutを出力端子31から出力するととも
に、上記出力クロックCKoutの立上りのタイミングで立
上りと立下りを繰り返す比較信号PLCKを生成して上記位
相制御回路10に供給する。
上記位相制御回路10は、上記第１図に示すように、各
ラッチ回路11,12,13、各EXOR回路14,15、立上りエッジ
検出回路16、カウンタ17、レジスタ18、遅延回路19、NO
R回路20およびOR回路21を備え、上記遅延回路19の各出
力端が上記クロック発生回路30に接続されている。
ラッチ回路11,12,13、各EXOR回路14,15、立上りエッジ
検出回路16、カウンタ17、レジスタ18、遅延回路19、NO
R回路20およびOR回路21を備え、上記遅延回路19の各出
力端が上記クロック発生回路30に接続されている。
この位相制御回路10の動作について、第２図ないし第
４図を参照しながら説明する。
４図を参照しながら説明する。
第２図に示すタイムチャートは、入力端子１に供給さ
れる入力信号Sinの立上りあるいは立下りエッジのタイ
ミング（t1）に対する上記比較信号PLCKの立下りエッジ
のタイミング（t2）が上記マスタクロックCKmsの1/2周
期分遅れているときの上記位相制御回路10の各部の出力
信号を示すものである。
れる入力信号Sinの立上りあるいは立下りエッジのタイ
ミング（t1）に対する上記比較信号PLCKの立下りエッジ
のタイミング（t2）が上記マスタクロックCKmsの1/2周
期分遅れているときの上記位相制御回路10の各部の出力
信号を示すものである。
この第２図において、上記入力端子１に供給された入
力信号Sinは、第１のラッチ回路11に送られて上記比較
信号PLCKの立上りエッジのタイミング（t3）でラッチさ
れて、上記タイミング（t3）で反転する出力信号Saとな
る。この出力信号Saは、第１のEXOR回路14にて上記入力
信号Sinとの排他的論理和出力信号すなわち上記タイミ
ング（t1）で立上り上記タイミング（t3）で立下る出力
信号Sbとなって、第２のラッチ回路12に送られる。上記
第２のラッチ回路12は、上記入力端子２からのマスタク
ロックCKmsの立上りエッジのタイミング（t4）で上記出
力信号Sbをラッチして、上記タイミング（t2）で立上り
上記タイミング（t4）で立下る出力信号Scを生成してカ
ウンタ17に供給する。
力信号Sinは、第１のラッチ回路11に送られて上記比較
信号PLCKの立上りエッジのタイミング（t3）でラッチさ
れて、上記タイミング（t3）で反転する出力信号Saとな
る。この出力信号Saは、第１のEXOR回路14にて上記入力
信号Sinとの排他的論理和出力信号すなわち上記タイミ
ング（t1）で立上り上記タイミング（t3）で立下る出力
信号Sbとなって、第２のラッチ回路12に送られる。上記
第２のラッチ回路12は、上記入力端子２からのマスタク
ロックCKmsの立上りエッジのタイミング（t4）で上記出
力信号Sbをラッチして、上記タイミング（t2）で立上り
上記タイミング（t4）で立下る出力信号Scを生成してカ
ウンタ17に供給する。
また、上記第１のラッチ回路11から出力された上記出
力信号Saは、第３のラッチ回路13に送られ上記比較信号
PLCKの否定出力信号XPLCKの立上りエッジのタイミング
（t6）でラッチされて、上記タイミング（t6）で反転す
る出力信号Sdとなる。この出力信号Sdは、第２のEXOR回
路15に供給され上記出力信号Saとの排他的論理和出力信
号すなわち上記タイミング（t3）で立上り上記タイミン
グ（t6）で立下る出力信号Seとなって、立上りエッジ検
出回路16に送られる。上記立上りエッジ検出回路16は、
上記出力信号Seの立上りエッジの検出を行い、上記タイ
ミング（t3）で立上りエッジを検出するとそれから上記
マスタクロックCKmsの一周期分遅れたタイミング（t4）
で立下りさらに上記マスタクロックCKmsの一周期分遅れ
たタイミング（t5）で立上るエッジ検出信号Sfを生成す
る。このエッジ検出信号Sfは、上記カウンタ17とレジス
タ18にそれぞれ供給されるようになっている。
力信号Saは、第３のラッチ回路13に送られ上記比較信号
PLCKの否定出力信号XPLCKの立上りエッジのタイミング
（t6）でラッチされて、上記タイミング（t6）で反転す
る出力信号Sdとなる。この出力信号Sdは、第２のEXOR回
路15に供給され上記出力信号Saとの排他的論理和出力信
号すなわち上記タイミング（t3）で立上り上記タイミン
グ（t6）で立下る出力信号Seとなって、立上りエッジ検
出回路16に送られる。上記立上りエッジ検出回路16は、
上記出力信号Seの立上りエッジの検出を行い、上記タイ
ミング（t3）で立上りエッジを検出するとそれから上記
マスタクロックCKmsの一周期分遅れたタイミング（t4）
で立下りさらに上記マスタクロックCKmsの一周期分遅れ
たタイミング（t5）で立上るエッジ検出信号Sfを生成す
る。このエッジ検出信号Sfは、上記カウンタ17とレジス
タ18にそれぞれ供給されるようになっている。
上記カウンタ17は、上記入力端子２からマスタクロッ
クCKmsが供給される３ビットのカウンタで、上記第２の
ラッチ回路12からの出力信号Scがハイ（Ｈ）レベルの期
間に供給される上記マスタクロックCKmsの立上りエッジ
によりカウントアップするとともに、上記立上りエッジ
検出回路16からのエッジ検出信号Sfの立上りにより初期
値『100』に設定される。すなわち、上記カウンタ17
は、上記タイミング（t2）で上記出力信号Scがハイ
（Ｈ）レベルになると初期値『100』から上記マスタク
ロックCKmsの立上りエッジごとに『101』，『110』，
『111』，『000』，『001』と出力データを変化させ
て、上記タイミング（t5）で上記エッジ検出手段Sfが立
上ると再び初期値に設定されて『100』を出力データと
する。
クCKmsが供給される３ビットのカウンタで、上記第２の
ラッチ回路12からの出力信号Scがハイ（Ｈ）レベルの期
間に供給される上記マスタクロックCKmsの立上りエッジ
によりカウントアップするとともに、上記立上りエッジ
検出回路16からのエッジ検出信号Sfの立上りにより初期
値『100』に設定される。すなわち、上記カウンタ17
は、上記タイミング（t2）で上記出力信号Scがハイ
（Ｈ）レベルになると初期値『100』から上記マスタク
ロックCKmsの立上りエッジごとに『101』，『110』，
『111』，『000』，『001』と出力データを変化させ
て、上記タイミング（t5）で上記エッジ検出手段Sfが立
上ると再び初期値に設定されて『100』を出力データと
する。
上記レジスタ18は、上記初期値『100』に設定される
直前の上記カウンタ17からの出力データ『001』を上記
エッジ検出信号Sfの立上りエッジのタイミング（t5）で
取り込んで、この出力データ『001』を次の出力データ
が取り込まれるまで出力するようになっている。
直前の上記カウンタ17からの出力データ『001』を上記
エッジ検出信号Sfの立上りエッジのタイミング（t5）で
取り込んで、この出力データ『001』を次の出力データ
が取り込まれるまで出力するようになっている。
ここで、この実施例において、上記レジスタ18からの
出力データは、上記入力信号Sinに対する上記比較信号P
LCKの位相誤差に応じてその値が次のように変化するも
のである。すなわち、上記入力端子１に供給される入力
信号Sinの立上りあるいは立下りエッジのタイミング（t
1）に対して上記比較信号PLCKの立下りエッジのタイミ
ングが遅れているときには、上述の第２図を用いて説明
したようにそれらの位相誤差が上記マスタクロックCKms
の1/2周期のときには上記レジスタ18から出力データ『0
01』が出力され、上記位相誤差がそれより大きいときに
は出力データとして『010』，『011』が誤差量に応じて
出力される。また、上記入力端子１に供給される入力信
号Sinの立上りあるいは立下りエッジのタイミング（t
1）と上記比較信号PLCKの立下りエッジのタイミングと
が一致しているときには、第３図のタイムチャートに示
すように、上記レジスタ18からは出力データとして『00
0』が出力される。さらにまた、上記入力端子１に供給
される入力信号Sinの立上りあるいは立下りエッジのタ
イミング（t1）に対して上記比較信号PLCKの立下りエッ
ジのタイミングが進んでいるときには、それらの位相誤
差が上記マスタクロックCKmsの1/2周期のときには第４
図に示すように上記レジスタ18から出力データ『111』
が出力され、上記位相誤差がそれより大きいときには出
力データとして『110』，『101』，『100』が誤差量に
応じて出力される。
出力データは、上記入力信号Sinに対する上記比較信号P
LCKの位相誤差に応じてその値が次のように変化するも
のである。すなわち、上記入力端子１に供給される入力
信号Sinの立上りあるいは立下りエッジのタイミング（t
1）に対して上記比較信号PLCKの立下りエッジのタイミ
ングが遅れているときには、上述の第２図を用いて説明
したようにそれらの位相誤差が上記マスタクロックCKms
の1/2周期のときには上記レジスタ18から出力データ『0
01』が出力され、上記位相誤差がそれより大きいときに
は出力データとして『010』，『011』が誤差量に応じて
出力される。また、上記入力端子１に供給される入力信
号Sinの立上りあるいは立下りエッジのタイミング（t
1）と上記比較信号PLCKの立下りエッジのタイミングと
が一致しているときには、第３図のタイムチャートに示
すように、上記レジスタ18からは出力データとして『00
0』が出力される。さらにまた、上記入力端子１に供給
される入力信号Sinの立上りあるいは立下りエッジのタ
イミング（t1）に対して上記比較信号PLCKの立下りエッ
ジのタイミングが進んでいるときには、それらの位相誤
差が上記マスタクロックCKmsの1/2周期のときには第４
図に示すように上記レジスタ18から出力データ『111』
が出力され、上記位相誤差がそれより大きいときには出
力データとして『110』，『101』，『100』が誤差量に
応じて出力される。
上記レジスタ18の出力データは、３入力のNOR回路20
に供給され、上記レジスタ18の出力データが『000』の
ときには『１』となりその他のときには『０』となる論
理和否定データとなってOR回路21に送られる。また、上
記レジスタ18の出力データのうち最上位ビットの出力デ
ータMSBは、遅延回路19にも供給される。なお、この最
上位ビットの出力データMSBは、上記入力信号Sinに対す
る上記比較信号PLCKの立下りエッジのタイミングが遅れ
あるいは同相のときには『０』で、進みのときには
『１』となるデータである。さらにまた、上記OR回路21
は、上記NOR回路20からの論理和否定データと上記立上
りエッジ検出回路16からのエッジ検出信号Sfとから、上
記入力信号Sinの立上りあるいは立下りエッジに位相誤
差が生じているときのみ『１』のパルスとなる論理和デ
ータPLSを形成する。この論理和データPLSは、上記遅延
回路19にデータおよびタイミングパルスとして供給され
る。このように、この実施例では、上記入力信号Sinに
対する上記比較信号PLCKの位相誤差を、その有無を示す
出力データPLSと位相の進み遅れを示す論理和データMSB
とで表すようになっている。
に供給され、上記レジスタ18の出力データが『000』の
ときには『１』となりその他のときには『０』となる論
理和否定データとなってOR回路21に送られる。また、上
記レジスタ18の出力データのうち最上位ビットの出力デ
ータMSBは、遅延回路19にも供給される。なお、この最
上位ビットの出力データMSBは、上記入力信号Sinに対す
る上記比較信号PLCKの立下りエッジのタイミングが遅れ
あるいは同相のときには『０』で、進みのときには
『１』となるデータである。さらにまた、上記OR回路21
は、上記NOR回路20からの論理和否定データと上記立上
りエッジ検出回路16からのエッジ検出信号Sfとから、上
記入力信号Sinの立上りあるいは立下りエッジに位相誤
差が生じているときのみ『１』のパルスとなる論理和デ
ータPLSを形成する。この論理和データPLSは、上記遅延
回路19にデータおよびタイミングパルスとして供給され
る。このように、この実施例では、上記入力信号Sinに
対する上記比較信号PLCKの位相誤差を、その有無を示す
出力データPLSと位相の進み遅れを示す論理和データMSB
とで表すようになっている。
上記遅延回路19は、上記レジスタ18からの出力データ
MSBと上記OR回路21からの論理和データPLSとを、上記タ
イミングパルスとして供給される論理和データPLSが次
に『１』となるまで遅延させて上記クロック発生回路30
に位相制御データとしてそれぞれ供給する。これによ
り、本実施例の位相制御回路10からは、上記出力データ
MSBと上記論理和データPLSとからなる位相制御データ
が、上記入力信号Sinの立上りエッジに対するものが次
の立下りエッジの後に出力され、また、上記入力信号Si
nの立上りッジに対するものが次の立上がりッジの後に
出力されて、上記クロック発生回路30に送られることに
なる。
MSBと上記OR回路21からの論理和データPLSとを、上記タ
イミングパルスとして供給される論理和データPLSが次
に『１』となるまで遅延させて上記クロック発生回路30
に位相制御データとしてそれぞれ供給する。これによ
り、本実施例の位相制御回路10からは、上記出力データ
MSBと上記論理和データPLSとからなる位相制御データ
が、上記入力信号Sinの立上りエッジに対するものが次
の立下りエッジの後に出力され、また、上記入力信号Si
nの立上りッジに対するものが次の立上がりッジの後に
出力されて、上記クロック発生回路30に送られることに
なる。
上記クロック発生回路30は、上記遅延回路19から供給
される位相制御データに応じて、上記入力信号Sinと上
記出力クロックCKoutおよび比較信号PLCKとの間に位相
誤差が生じている場合には、これら出力クロックCKout
および比較信号PLCKの位相が上記入力信号Sinの位相と
一致するように、上記出力クロックCKoutおよび比較信
号PLCKの位相を上記マスタクロックCKmsの1/2周期分ず
つずらして出力するようになっている。
される位相制御データに応じて、上記入力信号Sinと上
記出力クロックCKoutおよび比較信号PLCKとの間に位相
誤差が生じている場合には、これら出力クロックCKout
および比較信号PLCKの位相が上記入力信号Sinの位相と
一致するように、上記出力クロックCKoutおよび比較信
号PLCKの位相を上記マスタクロックCKmsの1/2周期分ず
つずらして出力するようになっている。
このように、本実施例の位相制御回路10では、第５図
に示すように、入力信号Sinの立上りエッジE1に対する
比較信号PLCKの立下りエッジe1の位相誤差φ０を上記立
上りエッジE1とそれに続く比較信号PLCKの立上りエッジ
e2との位相誤差φ１から検出してその位相誤差データを
形成し、上記位相誤差データを入力信号Sinの次の立下
りエッジE2まで遅延させて位相制御データD1として上記
クロック発生回路30に供給する。したがって、上記位相
制御回路10は、上記クロック発生回路30を、上記入力信
号Sinの立上りエッジE1に対する位相制御データD1によ
り、入力信号Sinの１周期後の立上りエッジE3とそれに
対応する比較信号PLCKの立下りエッジe3との位相を一致
させるべく制御する。
に示すように、入力信号Sinの立上りエッジE1に対する
比較信号PLCKの立下りエッジe1の位相誤差φ０を上記立
上りエッジE1とそれに続く比較信号PLCKの立上りエッジ
e2との位相誤差φ１から検出してその位相誤差データを
形成し、上記位相誤差データを入力信号Sinの次の立下
りエッジE2まで遅延させて位相制御データD1として上記
クロック発生回路30に供給する。したがって、上記位相
制御回路10は、上記クロック発生回路30を、上記入力信
号Sinの立上りエッジE1に対する位相制御データD1によ
り、入力信号Sinの１周期後の立上りエッジE3とそれに
対応する比較信号PLCKの立下りエッジe3との位相を一致
させるべく制御する。
同様に、上記位相制御回路10は、入力信号Sinの立下
りエッジE2に対する比較信号PLCKの立下りエッジe4の位
相誤差φ２の位相誤差データを形成し、この位相誤差デ
ータを入力信号Sinの次の立下りエッジE3まで遅延させ
て位相制御データD2として上記クロック発生回路30に供
給する。したがって、上記位相制御回路10は、上記クロ
ック発生回路30を、上記入力信号Sinの次の立下りエッ
ジE2に対する位相誤差データD2によって、入力信号Sin
の立下りエッジE4とそれに対応する比較信号PLCKの立下
りエッジe5との位相を一致させるべく制御する。
りエッジE2に対する比較信号PLCKの立下りエッジe4の位
相誤差φ２の位相誤差データを形成し、この位相誤差デ
ータを入力信号Sinの次の立下りエッジE3まで遅延させ
て位相制御データD2として上記クロック発生回路30に供
給する。したがって、上記位相制御回路10は、上記クロ
ック発生回路30を、上記入力信号Sinの次の立下りエッ
ジE2に対する位相誤差データD2によって、入力信号Sin
の立下りエッジE4とそれに対応する比較信号PLCKの立下
りエッジe5との位相を一致させるべく制御する。
よって、本実施例の位相制御回路10によれば、入力信
号Sinの立上りエッジに対する制御は１周期前の立上り
エッジに対する位相制御データにてなされ、入力信号Si
nの立下りエッジに対する制御は１周期前の立上りエッ
ジに対する位相制御データにてなされるので、立上りエ
ッジと立下りエッジとで位相誤差の異なる入力信号Sin
に対しても良好な制御を行うことができる。
号Sinの立上りエッジに対する制御は１周期前の立上り
エッジに対する位相制御データにてなされ、入力信号Si
nの立下りエッジに対する制御は１周期前の立上りエッ
ジに対する位相制御データにてなされるので、立上りエ
ッジと立下りエッジとで位相誤差の異なる入力信号Sin
に対しても良好な制御を行うことができる。
なお、本実施例では、入力信号Sinの立上りエッジに
対する位相誤差データを次の立上りエッジ位相制御デー
タとして出力し、入力信号Sinの立上りエッジに対する
位相誤差データを次の立下りエッジ位相制御データとし
て出力するようにしたが、それぞれ所定周期後の各エッ
ジ位相制御データとしてもよく、その場合には、上記遅
延回路19の遅延量を大きくする等により実現が可能であ
る。また、本実施例では、上記位相制御データは位相誤
差の有無を示す出力データPLSと上記位相の進み遅れ示
す論理和データMSBとしたが、本考案は上記実施例に限
定されるものではなく、例えば、位相誤差量を示すデー
タであってもよく、また、位相誤差の平均等によるデー
タであってもよい。
対する位相誤差データを次の立上りエッジ位相制御デー
タとして出力し、入力信号Sinの立上りエッジに対する
位相誤差データを次の立下りエッジ位相制御データとし
て出力するようにしたが、それぞれ所定周期後の各エッ
ジ位相制御データとしてもよく、その場合には、上記遅
延回路19の遅延量を大きくする等により実現が可能であ
る。また、本実施例では、上記位相制御データは位相誤
差の有無を示す出力データPLSと上記位相の進み遅れ示
す論理和データMSBとしたが、本考案は上記実施例に限
定されるものではなく、例えば、位相誤差量を示すデー
タであってもよく、また、位相誤差の平均等によるデー
タであってもよい。
H.発明の効果 上述のように本発明に係る位相制御回路では、エッジ
検出手段による制御により遅延手段が位相誤差データに
所定の遅延量を与えることによって、入力信号の立上り
エッジに対する位相誤差データは少なくとも１周期後の
立上りエッジ位相制御データとして出力され、入力信号
の立下りエッジに対する位相誤差データは少なくとも１
周期後の立下りエッジ位相制御データとして出力され
る。
検出手段による制御により遅延手段が位相誤差データに
所定の遅延量を与えることによって、入力信号の立上り
エッジに対する位相誤差データは少なくとも１周期後の
立上りエッジ位相制御データとして出力され、入力信号
の立下りエッジに対する位相誤差データは少なくとも１
周期後の立下りエッジ位相制御データとして出力され
る。
したがって、本発明に係る位相制御回路を用いること
によって、立上りエッジと立下りエッジとで位相誤差の
異なる入力信号に対しても良好な制御がなされる位相制
御データを出力させることができる。
によって、立上りエッジと立下りエッジとで位相誤差の
異なる入力信号に対しても良好な制御がなされる位相制
御データを出力させることができる。
これにより、例えば、上述のコンパクトディスク（C
D）から読み出されるデータのデータ処理等で再生光学
系の特性，アシンメトリ，スキュー等の原因によって再
生RF信号の波形に歪を生じた場合でも、上記データの読
み誤り率（ブロック・エラー・レイト）を大幅に低減す
ることができ、良好な信号処理を実現することができ
る。
D）から読み出されるデータのデータ処理等で再生光学
系の特性，アシンメトリ，スキュー等の原因によって再
生RF信号の波形に歪を生じた場合でも、上記データの読
み誤り率（ブロック・エラー・レイト）を大幅に低減す
ることができ、良好な信号処理を実現することができ
る。
第１図は本発明をビットクロック再生用PLL回路に適用
した実施例の構成を示すブロック図、第２図は入力信号
に対する比較信号の位相が遅れのときの上記実施例の位
相制御回路の各部の波形を示すタイムチャート、第３図
は入力信号と比較信号との位相が一致しているときの上
記位相制御回路の各部の波形を示すタイムチャート、第
４図は入力信号に対する比較信号の位相が進みのときの
上記位相制御回路の各部の波形を示すタイムチャート、
第５図は上記実施例の制御動作を説明するためのタイム
チャートである。 第６図は位相制御回路の従来例を説明するための波形図
である。 10……位相制御回路 11,12,13……ラッチ回路 14,15……EXOR回路 16……立上り検出回路 17……カウンタ 18……レジスタ 19……遅延回路
した実施例の構成を示すブロック図、第２図は入力信号
に対する比較信号の位相が遅れのときの上記実施例の位
相制御回路の各部の波形を示すタイムチャート、第３図
は入力信号と比較信号との位相が一致しているときの上
記位相制御回路の各部の波形を示すタイムチャート、第
４図は入力信号に対する比較信号の位相が進みのときの
上記位相制御回路の各部の波形を示すタイムチャート、
第５図は上記実施例の制御動作を説明するためのタイム
チャートである。 第６図は位相制御回路の従来例を説明するための波形図
である。 10……位相制御回路 11,12,13……ラッチ回路 14,15……EXOR回路 16……立上り検出回路 17……カウンタ 18……レジスタ 19……遅延回路
Claims (1)
- 【請求項１】入力信号の各エッジを検出するエッジ検出
手段と、 上記エッジ検出手段による上記入力信号のエッジ検出位
相と比較信号位相とを比較して位相誤差を検出する位相
誤差検出手段と、 上記位相誤差検出手段にて得られる位相誤差データに所
定の遅延量を与えて位相制御データとして出力する遅延
手段とを備え、 上記エッジ検出手段によるエッジ検出出力にて上記遅延
手段の動作を制御して、上記位相誤差検出手段にて得ら
れる入力信号の立上りエッジに対する位相誤差データを
少なくとも１周期後の立上りエッジ位相制御データとし
て出力し、上記位相誤差検出手段にて得られる入力信号
の立下りエッジに対する位相誤差データを少なくとも１
周期後の立下りエッジ位相制御データとして出力するこ
とを特徴とする位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183710A JP2636349B2 (ja) | 1988-07-25 | 1988-07-25 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183710A JP2636349B2 (ja) | 1988-07-25 | 1988-07-25 | 位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234031A JPH0234031A (ja) | 1990-02-05 |
| JP2636349B2 true JP2636349B2 (ja) | 1997-07-30 |
Family
ID=16140605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183710A Expired - Fee Related JP2636349B2 (ja) | 1988-07-25 | 1988-07-25 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636349B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104378111B (zh) * | 2013-08-12 | 2017-11-14 | 龙芯中科技术有限公司 | 计数器和锁相环 |
-
1988
- 1988-07-25 JP JP63183710A patent/JP2636349B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234031A (ja) | 1990-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |