JPH0428174B2 - - Google Patents
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- JPH0428174B2 JPH0428174B2 JP61090357A JP9035786A JPH0428174B2 JP H0428174 B2 JPH0428174 B2 JP H0428174B2 JP 61090357 A JP61090357 A JP 61090357A JP 9035786 A JP9035786 A JP 9035786A JP H0428174 B2 JPH0428174 B2 JP H0428174B2
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- JP
- Japan
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- signal
- pulse
- circuit
- clock signal
- high level
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、周波数逓倍回路であつて、入力パル
ス信号のハイレベル、ローレベル期間が一定時間
を越えたときにのみ入力パルス信号の周波数を逓
倍して出力することにより、後続回路の異常動作
の防止を可能とする。
ス信号のハイレベル、ローレベル期間が一定時間
を越えたときにのみ入力パルス信号の周波数を逓
倍して出力することにより、後続回路の異常動作
の防止を可能とする。
本発明は、周波数を逓倍する回路に関し、特に
入力周波数が所定周波数を越えたとき逓倍動作を
禁止する周波数逓倍回路に関するものである。
入力周波数が所定周波数を越えたとき逓倍動作を
禁止する周波数逓倍回路に関するものである。
コンピユータの外部記憶装置として、従来より
デイスク装置が用いられている。この装置の記録
媒体であるデイスクにはFM、MFM（モデイフア
ドFM）等の変調を行なわれたデイジタルデータ
が記録されている。デイスク装置の再生回路は第
３図に示す如き構成である。端子１０に入来する
デイスクの再生信号をデータ読取回路１１及び
PLL（フエーズ・ロツクド・ループ）１２に供給
する。PLL１２は再生信号に同期して発振を行
なうことにより、再生信号からクロツク信号を抜
き出し、抜き出されたクロツク信号は周波数逓倍
回路１３で２逓倍される。周波数逓倍回路１３の
出力信号は読取用クロツク信号としてデータ読取
回路１１に供給される。データ読取回路１１は読
取用クロツク信号を用いて再生信号よりクロツク
ビツトとデータビツトとを読み取り、端子１４を
介して後続回路に供給する。
デイスク装置が用いられている。この装置の記録
媒体であるデイスクにはFM、MFM（モデイフア
ドFM）等の変調を行なわれたデイジタルデータ
が記録されている。デイスク装置の再生回路は第
３図に示す如き構成である。端子１０に入来する
デイスクの再生信号をデータ読取回路１１及び
PLL（フエーズ・ロツクド・ループ）１２に供給
する。PLL１２は再生信号に同期して発振を行
なうことにより、再生信号からクロツク信号を抜
き出し、抜き出されたクロツク信号は周波数逓倍
回路１３で２逓倍される。周波数逓倍回路１３の
出力信号は読取用クロツク信号としてデータ読取
回路１１に供給される。データ読取回路１１は読
取用クロツク信号を用いて再生信号よりクロツク
ビツトとデータビツトとを読み取り、端子１４を
介して後続回路に供給する。
上記の周波数逓倍回路１３として、従来は第４
図に示す回路が用いられている。第４図におい
て、端子１５に入来する第５図Ａに示す如きクロ
ツク信号は二分岐され、その一方は直接イクスク
ルーシブオア回路１６に供給される。他方は遅延
回路１７で一定時間遅延された後、インバータ１
８で反転され第５図Ｂに示す如き信号とされてイ
クスクルーシブオア回路１６に供給される。イク
スクルーシブオア回路１６の出力信号はインバー
タ１９で反転され第５図Ｃに示す如きデータ読取
用クロツク信号とされ端子２０より出力される。
図に示す回路が用いられている。第４図におい
て、端子１５に入来する第５図Ａに示す如きクロ
ツク信号は二分岐され、その一方は直接イクスク
ルーシブオア回路１６に供給される。他方は遅延
回路１７で一定時間遅延された後、インバータ１
８で反転され第５図Ｂに示す如き信号とされてイ
クスクルーシブオア回路１６に供給される。イク
スクルーシブオア回路１６の出力信号はインバー
タ１９で反転され第５図Ｃに示す如きデータ読取
用クロツク信号とされ端子２０より出力される。
つまり、入力クロツク信号の立上り、立下がり
夫々でパルスを発生することによりクロツク信号
の周波数を２逓倍した読取用クロツク信号を生成
している。
夫々でパルスを発生することによりクロツク信号
の周波数を２逓倍した読取用クロツク信号を生成
している。
ところで、PLL１２は再生信号にロツク・イ
ンする際に発振周波数が大きく変動する。この変
動によつてクロツク信号の周波数が大となると読
取用クロツク信号のローレベル期間が第５図Ｃの
，夫々に示す如く非常に短かくなる。
ンする際に発振周波数が大きく変動する。この変
動によつてクロツク信号の周波数が大となると読
取用クロツク信号のローレベル期間が第５図Ｃの
，夫々に示す如く非常に短かくなる。
しかし、データ読取回路１１は読取用クロツク
信号があまりにも高周波数であると異常動作を起
こしてしまう。上記，の如き波形の読取用ク
ロツク信号が供給されると、データ読取回路１１
は正常動作を行なうことができず、クロツクビツ
トとデータビツトとの読み取りができないことは
勿論、データ読取エラーを表わすエラー信号さえ
生成できなくなるという問題点があつた。
信号があまりにも高周波数であると異常動作を起
こしてしまう。上記，の如き波形の読取用ク
ロツク信号が供給されると、データ読取回路１１
は正常動作を行なうことができず、クロツクビツ
トとデータビツトとの読み取りができないことは
勿論、データ読取エラーを表わすエラー信号さえ
生成できなくなるという問題点があつた。
本発明は、このような点にかんがみてなされた
もので、データ読取回路１１が異常動作を起こす
ことのない読取用クロツク信号を生成する周波数
逓倍回路を提供することを目的とする。
もので、データ読取回路１１が異常動作を起こす
ことのない読取用クロツク信号を生成する周波数
逓倍回路を提供することを目的とする。
本発明の周波数逓倍回路は、入力パルス信号の
ハイレベル期間が一定時間を越えたとき第１の検
出信号を生成する第１の計時手段と、 入力パルス信号のローレベル期間が一定時間を
越えたとき第２の検出信号を生成する第２の計時
手段と、 第１の検出信号でセツトされ、かつ、第２の検
出信号でリセツトされてゲート信号を生成するゲ
ート信号生成手段、 リセツト時のゲート信号を供給されているとき
入力パルス信号の立上がりを検出して第１のパル
スを生成する第１のパルス生成手段と、 セツト時のゲート信号を供給されているとき入
力パルス信号の立下がりを検出して第２のパルス
を生成する第２のパルス生成手段とよりなる。
ハイレベル期間が一定時間を越えたとき第１の検
出信号を生成する第１の計時手段と、 入力パルス信号のローレベル期間が一定時間を
越えたとき第２の検出信号を生成する第２の計時
手段と、 第１の検出信号でセツトされ、かつ、第２の検
出信号でリセツトされてゲート信号を生成するゲ
ート信号生成手段、 リセツト時のゲート信号を供給されているとき
入力パルス信号の立上がりを検出して第１のパル
スを生成する第１のパルス生成手段と、 セツト時のゲート信号を供給されているとき入
力パルス信号の立下がりを検出して第２のパルス
を生成する第２のパルス生成手段とよりなる。
本発明においては、入力パルス信号のハイレベ
ル期間又はローレベル期間が一定時間以下である
とき、ゲート信号生成手段はセツト又はリセツト
されたままの状態となり、入力パルス信号の立上
がりを検出した第１のパルス、又は立下がりを検
出した第２のパルスの一方のみが生成されて逓倍
動作が禁止されるため、第１のパルス及び第２の
パルスを供給される後続回路が異常動作を起こす
ことが防止される。
ル期間又はローレベル期間が一定時間以下である
とき、ゲート信号生成手段はセツト又はリセツト
されたままの状態となり、入力パルス信号の立上
がりを検出した第１のパルス、又は立下がりを検
出した第２のパルスの一方のみが生成されて逓倍
動作が禁止されるため、第１のパルス及び第２の
パルスを供給される後続回路が異常動作を起こす
ことが防止される。
第１図は本発明回路の一実施例の回路図を示
す。同図中、端子３０に入来する第２図Ｂに示す
如きPLL１２よりのクロツク信号はシフトレジ
スタ３１のデータ端子Ｄ及びリセツト端子に供
給されると共に、インバータ３３及びアンド回路
３５に供給される。インバータ３３は上記のクロ
ツク信号を反転してシフトレジスタ３２のデータ
端子Ｄ及びリセツト端子に供給すると共にアン
ド回路３６に供給する。また、端子３７には第２
図Ａに示す如き、一定周波数の基準信号が入来
し、この基準信号はシフトクロツクとしてシフト
レジスタ３１，３２の夫々のクロツク入力端子
CKに供給される。
す。同図中、端子３０に入来する第２図Ｂに示す
如きPLL１２よりのクロツク信号はシフトレジ
スタ３１のデータ端子Ｄ及びリセツト端子に供
給されると共に、インバータ３３及びアンド回路
３５に供給される。インバータ３３は上記のクロ
ツク信号を反転してシフトレジスタ３２のデータ
端子Ｄ及びリセツト端子に供給すると共にアン
ド回路３６に供給する。また、端子３７には第２
図Ａに示す如き、一定周波数の基準信号が入来
し、この基準信号はシフトクロツクとしてシフト
レジスタ３１，３２の夫々のクロツク入力端子
CKに供給される。
シフトレジスタ３１，３２夫々は、リセツト端
子がハイレベルとなるとリセツト解除され、こ
の後クロツク入力端子CKに基準信号のパルスが
入来する毎に、データ端子Ｄに入来するハイレベ
ルのクロツク信号（又は反転クロツク信号）を取
り込みシフトして、上記クロツク信号（反転クロ
ツク信号）を例えば基準信号の４周期分遅延して
出力する。また、リセツト端子がローレベルと
なるとリセツトされ、夫々の出力はローレベルと
なる。従つて、第２図Ａ，Ｂに示す基準信号、ク
ロツク信号に対して、シフトレジスタ３１は第２
図Ｃに示す如く、入力クロツク信号のハイレベル
期間が基準信号の４周期を越えたときハイレベル
となるセツト信号を生成し、SRフリツプフロツ
プ３４のセツト端子Ｓに供給する。また、シフト
レジスタ３２は第２図Ｄに示す如く、入力クロツ
ク信号のローレベル期間が基準信号の４周期を越
えたときハイレベルとなるリセツト信号を生成
し、フリツプフロツプ３４のリセツト端子Ｒに供
給する。
子がハイレベルとなるとリセツト解除され、こ
の後クロツク入力端子CKに基準信号のパルスが
入来する毎に、データ端子Ｄに入来するハイレベ
ルのクロツク信号（又は反転クロツク信号）を取
り込みシフトして、上記クロツク信号（反転クロ
ツク信号）を例えば基準信号の４周期分遅延して
出力する。また、リセツト端子がローレベルと
なるとリセツトされ、夫々の出力はローレベルと
なる。従つて、第２図Ａ，Ｂに示す基準信号、ク
ロツク信号に対して、シフトレジスタ３１は第２
図Ｃに示す如く、入力クロツク信号のハイレベル
期間が基準信号の４周期を越えたときハイレベル
となるセツト信号を生成し、SRフリツプフロツ
プ３４のセツト端子Ｓに供給する。また、シフト
レジスタ３２は第２図Ｄに示す如く、入力クロツ
ク信号のローレベル期間が基準信号の４周期を越
えたときハイレベルとなるリセツト信号を生成
し、フリツプフロツプ３４のリセツト端子Ｒに供
給する。
フリツプフロツプ３４は、セツト端子Ｓ、リセ
ツト端子Ｒ夫々に入来するセツト信号、リセツト
信号で内部状態を反転させ、Ｑ端子より第２図Ｅ
に示す波形のゲート信号をアンド回路３６に供給
し、かつ端子より反転ゲート信号をアンド回路
３５に供給する。
ツト端子Ｒ夫々に入来するセツト信号、リセツト
信号で内部状態を反転させ、Ｑ端子より第２図Ｅ
に示す波形のゲート信号をアンド回路３６に供給
し、かつ端子より反転ゲート信号をアンド回路
３５に供給する。
アンド回路３５は反転ゲート信号のハイレベル
期間にクロツク信号を取り出す。取り出されたク
ロツク信号は、直接アンド回路３８に供給される
と共に、遅延回路３９で一定時間（例えば基準信
号の２周期分）遅延された後インバータ４０で反
転されアンド回路３８に供給される。これによつ
てアンド回路３８は入力クロツク信号のローレベ
ル期間が基準信号の４周期を越えフリツプフロツ
プ３４の端子出力がハイレベルとなつた後、ク
ロツク信号が立上がると、この立上がりよりパル
ス幅が例えば基準信号の２周期分のパルスを生成
しオア回路４１に供給する。
期間にクロツク信号を取り出す。取り出されたク
ロツク信号は、直接アンド回路３８に供給される
と共に、遅延回路３９で一定時間（例えば基準信
号の２周期分）遅延された後インバータ４０で反
転されアンド回路３８に供給される。これによつ
てアンド回路３８は入力クロツク信号のローレベ
ル期間が基準信号の４周期を越えフリツプフロツ
プ３４の端子出力がハイレベルとなつた後、ク
ロツク信号が立上がると、この立上がりよりパル
ス幅が例えば基準信号の２周期分のパルスを生成
しオア回路４１に供給する。
アンド回路３６はゲート信号のハイレベル期間
にインバータ３３の出力する反転クロツク信号を
取り出す。取り出された反転クロツク信号は、直
接アンド回路４２に供給されると共に、遅延回路
４３で一定時間（基準信号の２周期分）遅延され
た後インバータ４４で反転され、アンド回路４２
に供給される。これによつてアンド回路４２は入
力クロツク信号のハイレベル期間が基準信号の４
周期を越えフリツプフロツプ３４のＱ端子出力が
ハイレベルとなつた後、クロツク信号が立下がる
と、この立下がりよりパルス幅が基準信号の２周
期分のパルスを生成しオア回路４１に供給する。
にインバータ３３の出力する反転クロツク信号を
取り出す。取り出された反転クロツク信号は、直
接アンド回路４２に供給されると共に、遅延回路
４３で一定時間（基準信号の２周期分）遅延され
た後インバータ４４で反転され、アンド回路４２
に供給される。これによつてアンド回路４２は入
力クロツク信号のハイレベル期間が基準信号の４
周期を越えフリツプフロツプ３４のＱ端子出力が
ハイレベルとなつた後、クロツク信号が立下がる
と、この立下がりよりパルス幅が基準信号の２周
期分のパルスを生成しオア回路４１に供給する。
オア回路４１はアンド回路３８，４２夫々の出
力するパルス信号を取り出して、第２図Ｆに示す
読取用クロツク信号とし、端子４５より出力す
る。
力するパルス信号を取り出して、第２図Ｆに示す
読取用クロツク信号とし、端子４５より出力す
る。
ここで、第２図Ｂに示すクロツク信号のハイレ
ベル期間t1、ローレベル期間t2夫々が基準信号の
４周期を越えている場合、クロツク信号の立上が
り、立下がり夫々より基準信号の４周期後にフリ
ツプフロツプ３４はセツト、リセツトされるた
め、クロツク信号のパルスp1の立上がり時にアン
ド回路３８より第２図Ｆに示すパルスq1が出力さ
れ、またパルスp1の立下がり時にアンド回路４２
よりパルスq2が出力される。つまり、パルスp1が
２逓倍されたパルスq1，q2がデータ読取用クロツ
ク信号として出力される。
ベル期間t1、ローレベル期間t2夫々が基準信号の
４周期を越えている場合、クロツク信号の立上が
り、立下がり夫々より基準信号の４周期後にフリ
ツプフロツプ３４はセツト、リセツトされるた
め、クロツク信号のパルスp1の立上がり時にアン
ド回路３８より第２図Ｆに示すパルスq1が出力さ
れ、またパルスp1の立下がり時にアンド回路４２
よりパルスq2が出力される。つまり、パルスp1が
２逓倍されたパルスq1，q2がデータ読取用クロツ
ク信号として出力される。
しかし、第２図Ｂに示すクロツク信号p2のハイ
レベル期間t3が基準信号の４周期以下であれば、
このクロツク信号のパルスp2はシフトレジスタ３
１より出力されない。このため、フリツプフロツ
プ３４はパルスp1の立上がりより基準信号の４周
期後に反転されず端子出力がハイレベルであ
る。従つて、パルスp2，p3の立上がり時に、アン
ド回路３８より第２図Ｆのパルスq3，q4が出力さ
れるが、パルスp2，p3の立下がり時にアンド回路
４２よりパルスは出力されない。つまり、クロツ
ク信号のハイレベル期間が基準信号の４周期以下
であれば、このクロツク信号の２逓倍動作が禁止
されている。
レベル期間t3が基準信号の４周期以下であれば、
このクロツク信号のパルスp2はシフトレジスタ３
１より出力されない。このため、フリツプフロツ
プ３４はパルスp1の立上がりより基準信号の４周
期後に反転されず端子出力がハイレベルであ
る。従つて、パルスp2，p3の立上がり時に、アン
ド回路３８より第２図Ｆのパルスq3，q4が出力さ
れるが、パルスp2，p3の立下がり時にアンド回路
４２よりパルスは出力されない。つまり、クロツ
ク信号のハイレベル期間が基準信号の４周期以下
であれば、このクロツク信号の２逓倍動作が禁止
されている。
また、クロツク信号が第２図Ｇに示す如く、パ
ルスp4のハイレベル期間t4だけが基準信号の４周
期を越え、パルスp5，p6，p7のハイレベル期間及
び夫々に先行するローレベル期間が基準信号の４
周期以下であると、フリツプフロツプ３４はパル
スp5，p6，p7で反転されず、そのＱ端子出力は第
２図Ｈに示す如くなり、パルスp5，p6，p7の２逓
倍動作が禁止される。従つて、パルスp4の立上が
り、立下がりで第２図に示す読取用クロツク信
号のパルスq5，q6が出力された後、パルスp5，
p6，p7夫々の立下がり時にのみパルスq6，q7，
q8，q9が出力される。
ルスp4のハイレベル期間t4だけが基準信号の４周
期を越え、パルスp5，p6，p7のハイレベル期間及
び夫々に先行するローレベル期間が基準信号の４
周期以下であると、フリツプフロツプ３４はパル
スp5，p6，p7で反転されず、そのＱ端子出力は第
２図Ｈに示す如くなり、パルスp5，p6，p7の２逓
倍動作が禁止される。従つて、パルスp4の立上が
り、立下がりで第２図に示す読取用クロツク信
号のパルスq5，q6が出力された後、パルスp5，
p6，p7夫々の立下がり時にのみパルスq6，q7，
q8，q9が出力される。
このように、クロツク信号のハイレベル期間及
びローレベル期間夫々が一定時間（基準信号の４
周期）を越えているときにのみクロツク信号を２
逓倍して読取用クロツク信号を生成し、クロツク
信号のハイレベル期間及びローレベル期間夫々が
一定時間以下のときクロツク信号の立上がり又は
立下がり時にのみデータ読取用クロツク信号が生
成される。このため、読取用クロツク信号の周波
数がデータ読取回路１１が正常動作を行なう上限
の周波数を越えることがなく、データ読取回路１
１の異常動作を防止することが可能である。
びローレベル期間夫々が一定時間（基準信号の４
周期）を越えているときにのみクロツク信号を２
逓倍して読取用クロツク信号を生成し、クロツク
信号のハイレベル期間及びローレベル期間夫々が
一定時間以下のときクロツク信号の立上がり又は
立下がり時にのみデータ読取用クロツク信号が生
成される。このため、読取用クロツク信号の周波
数がデータ読取回路１１が正常動作を行なう上限
の周波数を越えることがなく、データ読取回路１
１の異常動作を防止することが可能である。
逓倍動作が禁止されクロツク信号の立上がり
（又は立下がり）時にのみ読取用クロツク信号が
生成された場合には、第３図示のデータ読取回路
１１は再生信号よりクロツクビツトとデータビツ
トとを読み取ることはできない。しかし、データ
読取エラーを表わすエラー信号を生成することは
可能である。これによつて、デイスク上のデータ
読取エラーの発生部分を再び再生して、そのクロ
ツクビツトとデータビツトとを得ることが可能で
ある。
（又は立下がり）時にのみ読取用クロツク信号が
生成された場合には、第３図示のデータ読取回路
１１は再生信号よりクロツクビツトとデータビツ
トとを読み取ることはできない。しかし、データ
読取エラーを表わすエラー信号を生成することは
可能である。これによつて、デイスク上のデータ
読取エラーの発生部分を再び再生して、そのクロ
ツクビツトとデータビツトとを得ることが可能で
ある。
また、クロツク信号のハイレベル（又はローレ
ベル）期間が一定時間を越えると、クロツク信号
の次の立下がり（又は立上がり）時にデータ読取
用クロツク信号が立上がり、データ読取用クロツ
ク信号はクロツク信号に遅延なく生成される。こ
のため逓倍動作の応答が速く、逓倍禁止動作が確
実に行なわれる。
ベル）期間が一定時間を越えると、クロツク信号
の次の立下がり（又は立上がり）時にデータ読取
用クロツク信号が立上がり、データ読取用クロツ
ク信号はクロツク信号に遅延なく生成される。こ
のため逓倍動作の応答が速く、逓倍禁止動作が確
実に行なわれる。
上述の如く、本発明によれば、入力パルス信号
のハイレベル期間、ローレベル期間が一定時間を
越えたときのみ逓倍が行なわれ、上記一定時間以
下のとき逓倍が禁止されるため出力されるパルス
信号の周波数が後続回路の上限周波数を越えるこ
とがなく、後続回路の異常動作を防止でき、また
出力されるパルス信号は入力パルス信号の立上が
り、立下がり時に遅延なく生成されるため、逓倍
動作の応答が速く、逓倍禁止動作が確実に行なわ
れる。
のハイレベル期間、ローレベル期間が一定時間を
越えたときのみ逓倍が行なわれ、上記一定時間以
下のとき逓倍が禁止されるため出力されるパルス
信号の周波数が後続回路の上限周波数を越えるこ
とがなく、後続回路の異常動作を防止でき、また
出力されるパルス信号は入力パルス信号の立上が
り、立下がり時に遅延なく生成されるため、逓倍
動作の応答が速く、逓倍禁止動作が確実に行なわ
れる。
第１図は本発明になる周波数逓倍回路の一実施
例の回路図、第２図は本発明回路動作説明用波形
図、第３図は本発明回路が適用される装置の一例
のブロツク系統図、第４図は従来回路の一例の回
路図、第５図は従来回路の動作説明用波形図であ
る。 図中において、３１，３２はシフトレジスタ、
３４はSRフリツプフロツプ、３５，３６，３８，
４２はアンド回路、３９，４３は遅延回路、４
０，４４はインバータである。
例の回路図、第２図は本発明回路動作説明用波形
図、第３図は本発明回路が適用される装置の一例
のブロツク系統図、第４図は従来回路の一例の回
路図、第５図は従来回路の動作説明用波形図であ
る。 図中において、３１，３２はシフトレジスタ、
３４はSRフリツプフロツプ、３５，３６，３８，
４２はアンド回路、３９，４３は遅延回路、４
０，４４はインバータである。
Claims (1)
- 【特許請求の範囲】 １ 入力パルス信号のハイレベル期間が一定時間
を越えたとき第１の検出信号を生成する第１の計
時手段３１と、 該入力パルス信号のローレベル期間が一定時間
を越えたとき第２の検出信号を生成する第２の計
時手段３２と、 該第１の検出信号でセツトされ、かつ、該第２
の検出信号でリセツトされてゲート信号を生成す
るゲート信号生成手段３４と、 該リセツト時のゲート信号を供給されていると
き該入力パルス信号の立上がりを検出して第１の
パルスを生成する第１のパルス生成手段３５，３
８，３９，４０と、 該セツト時のゲート信号を供給されているとき
該入力パルス信号の立下がりを検出して第２のパ
ルスを生成する第２のパルス生成手段と３６，４
２，４３，４４よりなり、 該入力パルス信号の周波数を逓倍した信号とし
て該第１のパルス及び第２のパルスを出力するこ
とを特徴とする周波数逓倍回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090357A JPS62253212A (ja) | 1986-04-18 | 1986-04-18 | 周波数逓倍回路 |
| DE8787303274T DE3773980D1 (de) | 1986-04-18 | 1987-04-14 | Schaltungsanordnung zur frequenzvervielfachung. |
| EP87303274A EP0243075B1 (en) | 1986-04-18 | 1987-04-14 | Frequency multiplying circuit |
| US07/039,225 US4777448A (en) | 1986-04-18 | 1987-04-17 | Frequency multiplying circuit |
| KR1019870003721A KR900004192B1 (ko) | 1986-04-18 | 1987-04-18 | 주파수 체배회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090357A JPS62253212A (ja) | 1986-04-18 | 1986-04-18 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253212A JPS62253212A (ja) | 1987-11-05 |
| JPH0428174B2 true JPH0428174B2 (ja) | 1992-05-13 |
Family
ID=13996280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61090357A Granted JPS62253212A (ja) | 1986-04-18 | 1986-04-18 | 周波数逓倍回路 |
Country Status (5)
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|---|---|
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| EP (1) | EP0243075B1 (ja) |
| JP (1) | JPS62253212A (ja) |
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-
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-
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| EP0243075A2 (en) | 1987-10-28 |
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