JP2791509B2

JP2791509B2 - デジタル信号復調装置

Info

Publication number: JP2791509B2
Application number: JP2332159A
Authority: JP
Inventors: 弘之松岡; 健吾須藤
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1990-11-28
Filing date: 1990-11-28
Publication date: 1998-08-27
Anticipated expiration: 2013-08-27
Also published as: JPH04196924A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、デジタル信号復調装置に関し、より特定
的には、所定の変調方式（たとえば、８−10変調方式）
で変調されたデジタル信号を復調するための装置に関す
る。

［従来の技術］第５図は、従来のDAT（デジタル・オーディオ・テー
プレコーダ）における再生系の構成を示す概略ブロック
図である。第６図は、DATシステムで取扱われるデータ
の１パケット分のフォーマットを示す図である。第７図
は、DATシステムにおいて採用されている変調方式を説
明するための図である。

まず、第６図を参照して、１パケットは、同期信号,I
D信号，パリティ，データ等を含む。各信号ないしデー
タは、１ワード（信号ないしデータの最小単位）がそれ
ぞれ８ビットで構成されている。各信号ないしデータ
は、時期テープに記録される前に、８−10変換される。
ここで、８−10変換とは、８ビットのデータを10ビット
のデータに変換する変調方式をいう。たとえば、第６図
に示す同期信号は、第７図（ａ）に示すような「110001
0001」の10ビットのデータに変換される。この10ビット
のデータは、さらにNRZI変換されて、磁気テープに記録
される。第７図（ｂ）は、第７図（ａ）に示すような10
ビットのデータをNRZI変換することによって得られるシ
リアルなデジタル信号を示している。したがって、この
第７図（ｂ）に示すようなデシタル信号が磁気テープに
記録される。ここで、第７図（ｂ）に示すデジタル信号
は、Ｈレベルのパルス（以下、Ｈパルスと称す）および
Ｌレベルのパルス（以下、Ｌパルスと称す）の各パルス
幅がデータとしての意味を有している。したがって、DA
Tの再生系においては、再生信号のパルス幅を計測し、
その計測結果に基づいて再生信号の復調を行なってい
る。

第５図において、磁気テープ１に記録されたデジタル
信号は、回転ヘッド２によって再生された後、ヘッドア
ンプ３で増幅される。ヘッドアンプ３の出力信号PBSG
は、たとえば第７図（ｂ）に示すような信号となる。こ
こで、従来のDATでは、再生信号PBSGの各パルス幅の計
測を以下のようにして行なっていた。

まず、第７図（ｃ）に示すようなクロック信号を発生
する。この第７図（ｃ）に示すクロック信号は、再生信
号PHSGに同期し、かつ一定周期（１周期がＴ）を有する
クロック信号である。そして、このクロック信号の立上
りが再生信号PBSGの各ＨパルスおよびＬパルス部分にい
くつ存在するかを検出することによって各パルスのパル
ス幅を計測している。この計測結果に対して、10−８変
換を行なうことにより、復調されたデジタル信号を得る
ことができる。

第５図に示すDATでは、第７図（ｃ）に示すようなク
ロック信号を発生するために、デジタルPLL（位相同期
ループ）４を用いている。デジタルPLL4から出力される
クロック信号PLLCKは、信号処理回路５に与えられる。
この信号処理回路５は、クロック信号PLLCKを用いて再
生信号PBSGを処理することにより、復調されたデジタル
信号を生成する。

第８図は第５図に示すデジタルPLL4のより詳細な構成
を示すブロック図である。第９図は、第８図に示すデジ
タルPLL4の動作を説明するためのタイミングチャートで
ある。以下、第８図および第９図を参照して、デジタル
PLLの構成ないし動作を説明する。

基本的には、第８図に示すデジタルPLL4は、発振器42
から出力されるマスタクロックMCK（第９図（ａ）参
照）を分周器43で分周することにより、クロック信号PL
LCKを得ている。分周器43の分周比は、再生信号PBSGと
クロック信号PLLCKとの位相差に応じて変更される。こ
れによって、クロック信号PLLCKが再生信号PBSGに同期
する信号となる。再生信号PBSGとクロック信号PLLCKと
の位相差は、Ｄ型フリップフロップ45,49と、ANDゲート
46,410と、カウンタ47とによって検出される。Ｄ型フリ
ップフロップ45は、第９図（ｂ）に示される再生信号PB
SGを第９図（ｃ）に示されるクロック信号PLLCKの立上
りでラッチし、第９図（ｄ）に示されるようなラッチ出
力ａを出力する。このラッチ出力ａは、３入力AND
ゲート46の入力端子の１つに入力される。３入力ANDゲ
ート46の他の入力端子には再生信号PBSGと、マスタクロ
ックMCKとが個別に入力される。

３入力ANDゲート46は、たとえば第９図（ｂ）の再生
信号PBSGがＨレベルの期間a1中で、かつ第９図（ｄ）の
ラッチ出力ａがＨレベルの期間q1中において、マスタ
クロックMCKを順次出力する。さらに、次の再生信号PBS
GがＨレベルの期間a2中で、かつラッチ出力ａがＨレ
ベルの期間q3において、マスタクロックMCKを順次出力
する。したがって、カウンタ47で３入力ANDゲート46の
出力に含まれるパルス数を計数すれば、再生信号PBSGと
クロック信号PLLCKとの位相差を検出することができ
る。

第９図（ｅ）は、位相差検出信号であるカウンタ47の
計数出力CNTOUTを示している。この計数出力CNTOUTに示
された数字は、計数値を表わしている。計数出力CNTOUT
は、レジスタ48のデータ端子ｄに与えられる。レジスタ
48のクロック端子ckには、第９図（ｆ）で示されるリセ
ット信号RSTがANDゲート410から与えられる。リセット
信号RSTの立上り点r1で、カウンタ47の計数出力CNTOUT
のデータ（たとえば「４」）が、レジスタ48にラッチさ
れる。レジスタ48のラッチデータは、リセット信号RST
の次の立上り点r2までの期間（期間d1）保持される。し
たがって、レジスタ48の出力Ｄは、第９図（ｇ）で示さ
れるような出力となる。レジスタ48の出力Ｄは、位相差
検出信号としてデコーダ411に与えられる。

ここで、リセット信号RSTは、Ｄ型フリップフロップ4
5のＱ出力と、このＱ出力をさらに分周器43の出力でラ
ッチするＤ型フリップフロップ49のＱ出力とを、ANDゲ
ート410で論理積処理することにより得られる。リセッ
ト信号RSTによりカウンタ47はリセットされる。したが
って、カウンタ47は、再生信号PBSGの次の立上りで再び
計数動作を開始する。

デコーダ411は、レジスタ48からの位相差検出信号Ｄ
をデコードして、第９図（ｈ）に示すようなロード信号
Ｅを出力する。このロード信号Ｅは、データ切換器412
の一方入力端子に与えられる。データ切換器412の他方
入力端子には、予め定められた分周比である定数Ｎのデ
ータ信号Ｋが与えられる。定数Ｎは、たとえば８であ
る。

データ切換器412は、入力されたロード信号Ｅと定数
データ信号Ｋとを選択的に切換えて出力する。データ切
換器412の切換動作は、フリップフロップ414から出力さ
れる制御信号Ｈによって制御される。デコーダ411から
のロード信号Ｅまたは定数データ信号Ｋのいずれかが、
分周器43の分周比を表わすロード入力信号Ｇとして分周
器43のロードデータ端子LDに与えられる。分周器43のロ
ードクロック端子dckには、論理回路413から出力される
ロードクロック信号Ｆが与えられる。論理回路413は、
第９図（ｉ）に示すように、分周器43の出力▲
▼の立ち下がりと立上りとの間で、トリガパルスを出
力する。したがって、分周器43の出力▲▼と
論理回路413の出力Ｆとの周期は同じである。分周器43
は論理回路413から与えられるロードクロック信号Ｆに
応答してロード入力信号Ｇをロードする。応じて、分周
器43は、ロード入力信号Ｇの設定値に対応する分周器で
マスタクロックMCKを分周する。第９図（ｊ）には、ロ
ード入力信号Ｇの表わす分周比が示されている。

論理回路413から出力されるロードクロック信号Ｆ
は、フリップフロップ414のリセット端子Ｒにも与えら
れている。また、フリップフロップ414のセット入力端
子Ｓには、ANDゲート410からのリセット信号RSTが与え
られている。したがって、フリップフロップ414は、リ
セット信号RSTの立上りでセットされ、ロードクロック
信号Ｆの立ち下がりでリセットされる。そのため、フリ
ップフロップ414の出力端子Ｑから出力される制御信号
Ｈは、第９図（ｋ）で示される波形となる。データ切換
器412は、制御信号ＨがＨレベルであるときレコーダ411
の出力Ｅ（第９図（ｈ）参照）を分周比を表わすロード
入力信号Ｇとして分周器43に与え、制御信号ＨがＬレベ
ルであるとき予め定められた定数Ｎ（ここではＮ＝８）
を分周比を表わすロード入力信号Ｇとして分周器43に与
える。分周器43の出力は、インバータ44で反転された
後、クロック信号PLLCKとして出力される。

以上のように、第８図に示すデジタルPLL4では、クロ
ック信号PLLCKを作成する分周器43は、再生信号PBSGと
クロック信号PLLCKとの位相が一致しているときにマス
タクロックMCKを分周比Ｎ（この例ではＮ＝８）で分周
し、不一致のときはその位相差の大小に応じてマスタク
ロックMCMを分周比Ｎ＋１あるいはＮ−１で分周して、
クロック信号PLLCKの位相を再生信号PBSGの位相に一致
させるように動作する。

［発明が解決しようとする課題］従来のDATにおけるデジタル信号復調装置は、以上の
ように構成されていたため、下記のような問題があっ
た。

まず、従来のデジタル信号復調装置は、デジタルPLL
を用いているため、構成が複雑で、かつ装置が高価にな
るという問題点があった。

また、デジタルPLLでは、十分な分解能を得るため
に、再生信号PBSGに対してマスタクロックMCKの周波数
を十分に高くする。（たとえば数10倍の周波数にする）
必要がある。そのため、マスタクロックMCKの周波数
は、デジタルPLLにおける各論理回路の最高動作周波数
（各論理回路が正常に動作し得る最高周波数）に接近し
て選ばれており、各論理回路はほぼ限界に近い処理速度
で動作している。そのため、再生信号PBSGが、何らかの
原因たとえばジッタによりドリフトしたりすると、デジ
タルPPLはその周波数の変化に追随できず、各論理回路
においてスイッチング不良や遅延による悪影響が生じ、
デジタルPLLの誤動作を招く。実際、第８図に示すデジ
タルPPLでは、上記のドリフトが２〜３％以上でロック
外れの現象が生じる。

それゆえに、この発明の目的は、構成が簡単でかつ安
価であり、しかも変調されたデジタル信号の幅広い周波
数変化に追随し、常に良好な特性で動作し得るようなデ
ジタル信号復調装置を提供することである。

［課題を解決するための手段］この発明にかかるデジタル信号復調装置は、パルス幅
計数手段と、パルス幅値記憶手段と、復調信号生成手段
とを備えている。パルス幅計数手段は、基礎周波数信号
に基づいて、変調されたデジタル信号の各パルス幅を計
数する。パルス幅値記憶手段は、予めパルス幅を規定す
るための値を複数種類記憶しており、パルス幅計数手段
の出力がアドレス信号として入力され、このアドレス信
号に対応するパルス幅値が読出される。復調信号生成手
段は、パルス幅値記憶手段の読出出力に基づいて、復調
されたデジタル信号を生成する。パルス幅値記憶手段に
記憶される各パルス幅値は、パルス幅計数手段の計数結
果の所定範囲ごとにそれぞれ１つのパルス幅値が対応し
ている。

［作用］この発明においては、パルス幅値記憶手段に記憶され
たパルス幅値は、パルス幅計数手段の計数手段の所定範
囲ごとに１つのパルス幅が対応しているので、変調され
たデジタル信号の周波数が多少変化しても、その変化分
はパルス幅値記憶手段において吸収される。また、従来
のようなデジタルPLLを用いることなく、変調されたデ
ジタル信号の各パルス幅値をメモリ制御によって決定し
ているため、回路構成が簡単である。

［実施例］第１図は、この発明の一実施例の構成を示すブロック
図である。図において、DATにおいて磁気テープから再
生された再生信号PBSGは、カウンタ10に与えられるとと
もに、微分回路11に与えられる。微分回路11の出力は、
インバータ12を介してカウンタ10のリセット端子Ｒに与
えられる。カウンタ10のクロック端子CKには、発振器13
の出力信号すなわちマスタクロックMCKが与えられる。
カウンタ10の計数出力は、ラッチ14に与えられる。この
ラッチ14は、微分回路11の出力に応答してカウンタ10の
計数出力をラッチする。ラッチ14の出力は、アドレスデ
ータとしてテーブルROM15に与えられる。

テーブルROM15は、第４図に示すように、４種類のデ
ータ、すなわち「１」，「２」，「３」，「４」，
「０」を記憶している。データ「１」は、アドレスデー
タ３〜12に対応して記憶されている。データ「２」は、
アドレスデータ13〜20に対応して記憶されている。デー
タ「３」は、アドレスデータ21〜28に対応して記憶され
ている。データ「４」は、アドレスデータ29〜36に対応
して記憶されている。データ「０」は、上記以外のアド
レスデータに対応して記憶されている。

テーブルROM15から読出されたデータは、10Tレジスタ
16に与えられる。10Tレジスタ16は、第２図に示すよう
に、10個のシフトレジスタSR1〜SR10が縦属接続されて
構成されている。各シフトレジスタSR1〜SR10は、それ
ぞれ３ビットのデータを保持し得るように構成されてい
る。すなわち、各シフトレジスタは、テーブルROM15か
ら読出されたデータ「１」，「２」，「３」，「４」，
「０」を３ビットの２進コードで記憶し得る。各シフト
レジストSR1〜SR10には、遅延回路17の出力がシフトク
ロックとして与えられる。遅延回路17は、微分回路11の
出力を遅延するもので、その遅延時間はテーブルROM15
におけるアクセス遅延時間とほぼ等しく選ばれている。
シフトレジストSR1〜SR10は、遅延回路17から与えられ
るシフトクロックに同期して、テーブルROM15から読出
されたデータを順次後段のシフトレジストにシフトす
る。シフトレジスタSR1〜SR10の出力（それぞれ３ビッ
トを有している）は、NRZI逆変換回路18に与えられる。
また、シフトレジスタSR1〜SR4の出力は、同期信号検出
回路19に与えられる。同期信号検出回路19は、DATのデ
ータフォーマットの最初に含まれている同期信号がシフ
トレジスタSR1〜SR4にラッチされたことを検出し、その
検出信号をNRZI逆変換回路18に与える。NRZI逆変換回路
18は、同期信号検出回路19からの検出信号に応答して動
作を開始し、それ以後入力されるデータを１ワードごと
NRZI逆変換する。NRZI逆変換回路18の出力A0〜A9は、復
調ROM20に与えられる。復調ROM20は、NRZI逆変換回路18
からの出力データをアドレスとして対応する８ビットの
データD0〜D7を読出することにより、10−８変換を行な
う。復調ROM20の出力データD0〜D7復調信号となる。DAT
をデータレコーダとして用いる場合、復調ROM20から出
力される復調信号は、データ格納メモリ（図示せず）に
書き込まれる。また、DATをオーディト再生装置として
用いる場合、復調ROM20からの復調信号は、アナログ信
号に変換された後、スピーカ（図示せず）に与えられ
る。

第３図は、第１図および第２図に示す実施例の動作を
説明するためのタイミングチャートである。以下、この
第３図を参照して、第１図および第２図に示す実施例の
動作を説明する。

微分回路11は、第３図（ｂ）に示すような再生信号PB
SGを微分することにより、第３図（ｃ）に示すような微
分パルスを出力する。この微分パルスは、インバータ12
で反転された後、カウンタ10のリセット端子Ｒに与えら
れる。カウンタ10は、発振器13から与えられるマスタク
ロックMCKのパルス数を計数するが、インバータ12から
リセットパルスが与えられるごとにリセットされる。し
たがって、カウンタ10の計数出力は、第３図（ｄ）に示
すものとなる。ラッチ14は、微分回路11からの微分パル
スに応答してカウンタ10の計数値をラッチする。したが
って、ラッチ14は再生信号PBSGの１パルス（Ｈパルスま
たはＬパルス）分に含まれるマスタクロックMCKのパル
ス数をラッチすることになり、その出力は第３図（ｅ）
に示すものとなる。ラッチ14の出力は、アドレスデータ
としてテーブルROM15に与えられる。

ここで、再生信号PBSGのＨパルスおよびＬパルスの各
パルス幅は、一定周期Ｔの１倍（＝1T）,2倍（＝2T）,3
倍（＝3T）,4倍（＝4T）のいずれかに選ばれている。テ
ーブルROM15は、ラッチ14にラッチされた１パルス分の
計数値に基づいて、再生信号PBSGの各パルス幅が1T,2T,
3T,4Tのいずれに属するかを検出する。たとえば、ラッ
チ14にラッチされた１パルス分の計数値が３から12のい
ずれかである場合は、テーブルROM15からは、対応する
データ「１」が読出される。このとき、PBSGのパルス幅
が1Tであると判定されたことになる。また、ラッチ14に
ラッチされた１パルス分の計数値が13から20のいずれか
である場合は、テーブルROM15から対応するデータ
「２」が読出され、再生信号PBSGのパルスが2Tであると
判定される。同様に、ラッチ14にラッチされた１パルス
分の計数値が21から28のいずれかである場合はテーブル
ROM15から対応するデータ「３」が読出されて再生信号P
BSGのパルスが3Tであると判定され、ラッチ14にラッチ
された１パルス分の数値が29から36のいずれかである場
合はテーブルROM15から対応するデータ「４」が読出さ
れて再生信号PBSGのパルス幅が4Tであると判定される。
なお、ラッチ14にラッチされた１パルス分の計数値が上
記以外の場合は、テーブルROM15からデータ「０」が読
出される。したがって、テーブルROM15からは、第３図
（ｆ）に示すようなデータが読出される。

テーブルROM15から読出されたデータは、10Tレジスタ
16における最初のシフトレジスタSR1に与えられる。各
シフトレジストSR1〜SR10には、遅延回路17を介して微
分回路11からの微分パルスがシフトクロックとして与え
られているので、各シフトレジスタSR1〜SR10は、テー
ブルROM15から読出されるデータを、再生信号PBSGの１
パルス順次にシフトする。同期信号検出回路19は、第６
図に示すデータパケットの最初に含まれている同期信号
が、シフトレジスタSR1〜SR4にラッチされたことを検出
する。ここで、同期信号は、その記録信号パターンが1
T,4T,4T,1Tのパルス列となるように固定的に定められて
いる。したがって、同期信号検出回路19は、シフトレジ
スタSR4にデータ「１」が、シフトレジスタSR3にデータ
「４」が、シフトレジスタSR2にデータ「４」が、シフ
トレジスタSRにデータ「１」が保持されているときに同
期信号が入力されたことを検出する。同期信号検出回路
19の検出出力は、NRZI逆変換回路18に与えられる。NRZI
逆変換回路18は、同期信号検出回路19から検出出力が与
えられたことに応答して、その動作を開始する。すなわ
ち、NRZI逆変換回路18は、同期信号に続くデータが、10
Tレジスタ16に１ワード分入力されるごとに、その１ワ
ードのデータをNRZI逆変換し、10ビットのデータA0〜A9
に変換する。このとき、NRZI逆変換回路18は、シフトレ
ジスタSR1〜SR10のうち、１ワード分のデータに対応す
る出力のみを判定し、その判定した出力のみをNRZI逆変
換する。他のシフトレジスタの出力については、NRZI逆
変換回路18はダミーデータとして取扱い、NRZI逆変換を
行なわない。たとえば、入力された１ワード分のデータ
のパターンが、2T,3T,1T,2T,2Tの場合は、シフトレジス
タSR1〜SR5が１ワード分のデータを保持することにな
る。したがって、NRZI逆変換回路18は、このときシフト
レジスタSR1〜SR5の出力のみをNRZI逆変換の対象とし、
残りのシフトレジスタSR6〜SR10についてはその出力デ
ータをダミーデータとして取扱う。

NRZI逆変換回路18の出力データA0〜A9は、アドレスデ
ータとして復調ROM20に与えられる。この復調ROM20に
は、各アドレスデータに対応する10−８変換後の８ビッ
トのデータD0〜D7が格納されている。したがって、復調
ROM20は、与えられたアドレスデータに対応する８ビッ
トのデータD0〜D7を読出して出力することにより、復調
動作を行なうことになる。復調ROMの出力データD0〜D7
は復調信号として、図示しない後続の回路に与えられ
る。

第１図および第２図に示す実施例は以上のように構成
されているため、再生信号PBSGがたとえばジッタによっ
て全体的にシフトされても、そのシフト分はテーブルRO
M15において吸収される。すなわち、テーブルROM15に格
納されたパルス幅を表わすデータ「１」，「２」，
「３」，「４」は、それぞれ、再生信号PBSGの１パルス
分の計数値の所定の範囲ごとに対応しているため、たと
え再生信号PBSGが全体的にシフトしても、ほぼ正確なパ
ルス幅がテーブルROM15において判定される。

なお、以上説明した実施例は、この発明をDATの再生
系における復調回路として示したが、この発明は、DAT
に限らず、その他の電子器機における復調回路として用
いることも可能である。

［発明の効果］以上のように、この発明によれば、デジタルPLLを用
いることなく従来とはまったく異なる原理によってデジ
タル信号を復調するようにしているので、構成が簡単で
かつ安価なデジタル信号復調装置を得ることができる。
また、復調すべきデジタル信号に何らかの原因によって
多少の周波数シフトが生じても、そのような周波数シフ
ト分はパルス幅値記録手段によって吸収されるため、復
調すべきデジタル信号の幅広い周波数変化に追随して常
に良好な復調が行なえるデジタル信号復調装置を得るこ
とができる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。第２図は、第１図における10Tレジスタ,NRZI逆変換回
路，同期信号検出回路，復調ROM付近のより詳細な構成
を示すブロック図である。第３図は、第１図および第２図に示す実施例の動作を説
明するためのタイミングチャートである。第４図は、第１図におけるテーブルROM15に格納された
データの内容を示す図である。第５図は、従来のDATにおける再生系の構成を示すブロ
ック図である。第６図は、DATにおいて取扱われるデータパケットのデ
ータフォーマットを示す図である。第７図は、従来のDATにおけるデジタル信号の変調方式
を説明するためのタイミングチャートである。第８図は、第５図におけるデジタルPLL4のより詳細な構
成を示す回路図である。第９図は、第８図に示すデジタルPLLの動作を説明する
ためのタイミングチャートである。図において、10はカウンタ、11は微分回路、13は発振
器、14はラッチ、15はテーブルROM、16は10Tレジスタ、
17は遅延回路、18はNRZI逆変換回路、19は同期信号検出
回路、20は復調ROMを示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 5/08 H03M 7/14

Claims

(57)【特許請求の範囲】

【請求項１】変調されたデジタル信号を復調するための
装置であって、基準周波数信号に基づいて、前記変調されたデジタル信
号の各パルス幅を計数するためのパルス幅計数手段と、予め前記パルス幅を規定するための値を複数種類記憶し
ており、前記パルス幅計数手段の出力がアドレス信号と
して入力され、該アドレス信号に対応するパルス幅値が
読出されるパルス幅値記憶手段と、前記パルス幅値記憶手段の読出出力に基づいて、復調さ
れたデジタル信号を生成する復調信号生成手段とを備
え、前記パルス幅値記憶手段に記憶される各パルス幅値は、
前記パルス幅計数手段の計数結果の所定範囲ごとにそれ
ぞれ１つのパルス幅値が対応している、デジタル信号復
調装置。