JPH036694B2 - - Google Patents
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- JPH036694B2 JPH036694B2 JP55008349A JP834980A JPH036694B2 JP H036694 B2 JPH036694 B2 JP H036694B2 JP 55008349 A JP55008349 A JP 55008349A JP 834980 A JP834980 A JP 834980A JP H036694 B2 JPH036694 B2 JP H036694B2
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- pulse
- constant rate
- signal
- circuit
- clock
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- 238000011069 regeneration method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 10
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- 238000010586 diagram Methods 0.000 description 5
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- 238000011084 recovery Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】
本発明は、パルス列のパルス間隔を順次に計測
し、パルス間隔に変動があつても、つねに直前の
パルス間隔に対して一定比率の遅れ時間を有する
定率遅延パルスを発生させる定率遅延回路を組合
わせて、パルス列に含まれているクロツクパルス
をパルス列におけるパルス間隔の変動に即応して
常時安定確実に再生し得るようにしたクロツク再
生回路に関するものである。
し、パルス間隔に変動があつても、つねに直前の
パルス間隔に対して一定比率の遅れ時間を有する
定率遅延パルスを発生させる定率遅延回路を組合
わせて、パルス列に含まれているクロツクパルス
をパルス列におけるパルス間隔の変動に即応して
常時安定確実に再生し得るようにしたクロツク再
生回路に関するものである。
近来、磁気録画再生装置（VTR）のデイジタ
ル化に伴つて、例えば画像信号の編集に用いる例
えばSMPTEタイムコードなどの編集コードのよ
うな形式のデイジタル情報信号からタイミング情
報を検出する必要が生じている。VTRの定常速
度再生の場合には、再生されたデイジタル情報信
号中のクロツクが等間隔であるので、従来のクロ
ツク再生回路によつてクロツクタイミングの検出
が可能であるが、VTRによる画像信号編集の際
には、高速再生による画像検出や低速再生による
カツトの確認など種々の変速再生時におけるクロ
ツクタイミングの検出およびクロツク再生が必要
である。かかる変速再生時に再生される編集コー
ドのクロツク成分は等間隔ではなく、しかも、高
速再生時と低速再生時とではそのクロツクタイミ
ングの間隔に数百倍の相違があるので、かかるパ
ルス間隔の変動時にも安定確実にクロツクタイミ
ングを検出してクロツク再生を行なえるクロツク
再生回路が必要となつてくる。
ル化に伴つて、例えば画像信号の編集に用いる例
えばSMPTEタイムコードなどの編集コードのよ
うな形式のデイジタル情報信号からタイミング情
報を検出する必要が生じている。VTRの定常速
度再生の場合には、再生されたデイジタル情報信
号中のクロツクが等間隔であるので、従来のクロ
ツク再生回路によつてクロツクタイミングの検出
が可能であるが、VTRによる画像信号編集の際
には、高速再生による画像検出や低速再生による
カツトの確認など種々の変速再生時におけるクロ
ツクタイミングの検出およびクロツク再生が必要
である。かかる変速再生時に再生される編集コー
ドのクロツク成分は等間隔ではなく、しかも、高
速再生時と低速再生時とではそのクロツクタイミ
ングの間隔に数百倍の相違があるので、かかるパ
ルス間隔の変動時にも安定確実にクロツクタイミ
ングを検出してクロツク再生を行なえるクロツク
再生回路が必要となつてくる。
しかして、かかるパルス間隔の変動時にクロツ
クパルスを再生するには、順次のパルス間隔を検
出し、その検出したパルス間隔に対してつねに一
定の比率の時間だけ遅延したパルスを順次に発生
させれば、変速クロツクパルスの再生を行なうこ
とができる。しかしながら、従来は、遅延パルス
を発生させるにあたつて単安定マルチバイブレー
タやCR時定数回路等による遅延パルス発生回路
を用いていたので、パルス間隔に変動がある場合
には、そのパルス間隔の変動に追随して遅延時間
を一定比率で変化させることができず、いわゆる
定率遅延は行なえなかつた。また、従来も、かか
る定率遅延を行なうために、パルス位相ロツク論
理回路すなわちPLL回路を用いて平均パルス間
隔から一定比率の遅延パルスを形成し、あるい
は、直前のパルス間隔を検出して複雑な演算回路
により一定比率の遅延パルスを形成していたが、
パルス間隔の大幅な変動に追随し得ず、また、回
路構成が極めて複雑になるなど、種々の欠点があ
つて、実用するには適しなかつた。
クパルスを再生するには、順次のパルス間隔を検
出し、その検出したパルス間隔に対してつねに一
定の比率の時間だけ遅延したパルスを順次に発生
させれば、変速クロツクパルスの再生を行なうこ
とができる。しかしながら、従来は、遅延パルス
を発生させるにあたつて単安定マルチバイブレー
タやCR時定数回路等による遅延パルス発生回路
を用いていたので、パルス間隔に変動がある場合
には、そのパルス間隔の変動に追随して遅延時間
を一定比率で変化させることができず、いわゆる
定率遅延は行なえなかつた。また、従来も、かか
る定率遅延を行なうために、パルス位相ロツク論
理回路すなわちPLL回路を用いて平均パルス間
隔から一定比率の遅延パルスを形成し、あるい
は、直前のパルス間隔を検出して複雑な演算回路
により一定比率の遅延パルスを形成していたが、
パルス間隔の大幅な変動に追随し得ず、また、回
路構成が極めて複雑になるなど、種々の欠点があ
つて、実用するには適しなかつた。
一方、変速再生を行なうVTRによる編集など
に好適なデイジタル情報信号の形式として、等間
隔のクロツク成分の中間に情報データのビツトを
配置し、かかる中間の情報ビツトの有無によつて
デイジタル情報の“１”、“０”を判別するように
したバイフエーズレベル、バイフエーズマーク、
バイフエーズスペース等のバイフエーズ変調方式
のデイジタル情報信号があり、クロツクタイミン
グに多分のジツタを含み、高速再生、低速再生あ
るいは逆転再生などを行なうVTRにおいても忠
実に情報再生を行ない得るものとして多用されて
いるが、かかるバイフエーズ変調方式のデイジタ
ル情報信号の変速再生時にも、上述した定率遅延
による変速クロツクの再生を安定確実に行なう必
要がある。
に好適なデイジタル情報信号の形式として、等間
隔のクロツク成分の中間に情報データのビツトを
配置し、かかる中間の情報ビツトの有無によつて
デイジタル情報の“１”、“０”を判別するように
したバイフエーズレベル、バイフエーズマーク、
バイフエーズスペース等のバイフエーズ変調方式
のデイジタル情報信号があり、クロツクタイミン
グに多分のジツタを含み、高速再生、低速再生あ
るいは逆転再生などを行なうVTRにおいても忠
実に情報再生を行ない得るものとして多用されて
いるが、かかるバイフエーズ変調方式のデイジタ
ル情報信号の変速再生時にも、上述した定率遅延
による変速クロツクの再生を安定確実に行なう必
要がある。
本発明の目的は、上述した従来の欠点を除去
し、パルス間隔に変動のあるパルス列につき、直
前のパルス間隔に対して一定比率の時間遅れを有
する遅延パルス列の安定確実に発生させる簡単な
構成の定率遅延回路を用いて、バイフエーズ変調
方式のデイジタル情報信号に含まれるクロツクタ
イミングを検出してクロツク再生を行なうように
クロツク再生回路を提供することにある。
し、パルス間隔に変動のあるパルス列につき、直
前のパルス間隔に対して一定比率の時間遅れを有
する遅延パルス列の安定確実に発生させる簡単な
構成の定率遅延回路を用いて、バイフエーズ変調
方式のデイジタル情報信号に含まれるクロツクタ
イミングを検出してクロツク再生を行なうように
クロツク再生回路を提供することにある。
本発明の他の目的は、変速再生したデイジタル
画像信号およびデイジタル音色信号に含まれるク
ロツク情報を検出してクロツクパルスを再生する
に適したクロツク再生回路を提供することにあ
る。
画像信号およびデイジタル音色信号に含まれるク
ロツク情報を検出してクロツクパルスを再生する
に適したクロツク再生回路を提供することにあ
る。
すなわち、本発明クロツク再生回路は、リセツ
ト信号の印加に応じて所定繰返し周期のパルス列
を順次に計数する２進カウンタとラツチ信号の印
加に応じて前記２進カウンタの各桁計数出力信号
をそれぞれラツチして出力するラツチ回路とを設
け、入力符号信号における信号波形の立上りおよ
び立下りに応じて順次に発生させた順次のパルス
を前記ラツチ信号とするとともに、前記順次のパ
ルスを前記繰返し周期を超えない時間だけ遅延さ
せて前記リセツト信号とし、複数個の排他的オア
回路について、一方の入力端子に前記２進カウン
タの各桁計数出力信号を順次にそれぞれ供給する
とともに、他方の入力端子に前記ラツチ回路の各
桁ラツチ出力信号をそれぞれ対応する前記各桁計
数出力信号に対しｍを正の整数としてｍ桁ずつそ
れぞれ繰下げて順次にそれぞれ供給し、前記複数
個の排他的オア回路の出力信号を入力信号とする
ノア回路から前記順次のパルスに対してその順次
のパルスのパルス間隔の1/2mの時間だけ遅延した
第１の定率遅延出力パルスを取出すようにした第
１の定率遅延回路と、当該第１の定率遅延回路か
ら順次に取出した前記第１の定率遅延出力パルス
に対しｎを正の整数としてその順次の第１の定率
遅延出力パルスのパルス間隔の1/2nの時間だけ遅
延した第２の定率遅延出力パルスを取出すように
して前記第１の定率遅延回路と同一に構成した第
２の定率遅延回路とを組合わせて前記第２の定率
遅延出力パルスにより開くとともに前記第１の定
率遅延出力パルスにより閉じるように形成したゲ
ート信号によつて前記順次のパルスをゲートする
ことにより前記入力符号信号に対応したクロツク
パルスを再生するようにしたことを特徴とするも
のである。
ト信号の印加に応じて所定繰返し周期のパルス列
を順次に計数する２進カウンタとラツチ信号の印
加に応じて前記２進カウンタの各桁計数出力信号
をそれぞれラツチして出力するラツチ回路とを設
け、入力符号信号における信号波形の立上りおよ
び立下りに応じて順次に発生させた順次のパルス
を前記ラツチ信号とするとともに、前記順次のパ
ルスを前記繰返し周期を超えない時間だけ遅延さ
せて前記リセツト信号とし、複数個の排他的オア
回路について、一方の入力端子に前記２進カウン
タの各桁計数出力信号を順次にそれぞれ供給する
とともに、他方の入力端子に前記ラツチ回路の各
桁ラツチ出力信号をそれぞれ対応する前記各桁計
数出力信号に対しｍを正の整数としてｍ桁ずつそ
れぞれ繰下げて順次にそれぞれ供給し、前記複数
個の排他的オア回路の出力信号を入力信号とする
ノア回路から前記順次のパルスに対してその順次
のパルスのパルス間隔の1/2mの時間だけ遅延した
第１の定率遅延出力パルスを取出すようにした第
１の定率遅延回路と、当該第１の定率遅延回路か
ら順次に取出した前記第１の定率遅延出力パルス
に対しｎを正の整数としてその順次の第１の定率
遅延出力パルスのパルス間隔の1/2nの時間だけ遅
延した第２の定率遅延出力パルスを取出すように
して前記第１の定率遅延回路と同一に構成した第
２の定率遅延回路とを組合わせて前記第２の定率
遅延出力パルスにより開くとともに前記第１の定
率遅延出力パルスにより閉じるように形成したゲ
ート信号によつて前記順次のパルスをゲートする
ことにより前記入力符号信号に対応したクロツク
パルスを再生するようにしたことを特徴とするも
のである。
いま、適切に選定した繰返し周期のパルス列を
供給した２進カウンタによりリセツトパルスの印
加に応じて０から開始した２進計数の各桁計数出
力をa1、a2、…、aoとすると、a1，a2，…，aoは
０または１であつて、計数結果の10進数Ａは、ｎ
を正の整数としてつぎの(1)式で表わされる。
供給した２進カウンタによりリセツトパルスの印
加に応じて０から開始した２進計数の各桁計数出
力をa1、a2、…、aoとすると、a1，a2，…，aoは
０または１であつて、計数結果の10進数Ａは、ｎ
を正の整数としてつぎの(1)式で表わされる。
Ａ＝a1・２＋a2・22＋a3・23＋…＋ao・2n (1)
かかる各桁計数出力a1、a2、…、aoを並列に供
給したラツチ回路に所望のタイミングでラツチ信
号を印加し、そのタイミングにおける各桁計数出
力a1、a2、…、aoの値１または０を一時記憶して
各桁記憶出力b1、b2、…、boとすると、記憶出力
の10進数Ｂはつぎの(2)式で表わされる。
給したラツチ回路に所望のタイミングでラツチ信
号を印加し、そのタイミングにおける各桁計数出
力a1、a2、…、aoの値１または０を一時記憶して
各桁記憶出力b1、b2、…、boとすると、記憶出力
の10進数Ｂはつぎの(2)式で表わされる。
Ｂ＝b1・２＋b2・22＋b3・23＋…＋bo・2n (2)
このＢの値は、つぎにラツチ信号が印加される
まで維持され、変化しない。
まで維持され、変化しない。
しかして、２進数におけるある桁が“０”のと
きと“１”のときとでは、その桁より下位の各桁
における“０”と“１”との変化が同じパターン
で繰返し行なわれている。したがつて、ある10進
数に対応する２進数における各桁の“０”、“１”
の配列を、１桁繰下げて各桁に配列した形態の２
進数に対応する10進数は、もとの10進数の1/2に
なり、また、２桁繰下げて各桁に配列した形態の
２進数に対応する10進数は、もとの10進数の1/22
になり、一般に、ｍを前述のｎより小さい正の整
数としてｍ桁繰下げて各桁に配列した形態の２進
数に対応する10進数は、もとの10進数の1/2ｍに
なる。例えば、10進数の“12”に対応する２進数
“０…01100”における各桁の“０”、“１”の配列
を、１桁繰下げて各桁に配列した形態の２進数
“０…00110”は10進数の“６”に対応し、２桁繰
下げて各桁に配列した形態の２進数“０…00011”
は10進数の“３”に対応し、それぞれもとの10進
数の1/2と1/4とになつている。
きと“１”のときとでは、その桁より下位の各桁
における“０”と“１”との変化が同じパターン
で繰返し行なわれている。したがつて、ある10進
数に対応する２進数における各桁の“０”、“１”
の配列を、１桁繰下げて各桁に配列した形態の２
進数に対応する10進数は、もとの10進数の1/2に
なり、また、２桁繰下げて各桁に配列した形態の
２進数に対応する10進数は、もとの10進数の1/22
になり、一般に、ｍを前述のｎより小さい正の整
数としてｍ桁繰下げて各桁に配列した形態の２進
数に対応する10進数は、もとの10進数の1/2ｍに
なる。例えば、10進数の“12”に対応する２進数
“０…01100”における各桁の“０”、“１”の配列
を、１桁繰下げて各桁に配列した形態の２進数
“０…00110”は10進数の“６”に対応し、２桁繰
下げて各桁に配列した形態の２進数“０…00011”
は10進数の“３”に対応し、それぞれもとの10進
数の1/2と1/4とになつている。
本発明においては、２進数における上述したよ
うな関係を利用して、クロツクパルスのパルス間
隔を表わすパルス列計数結果の10進数に対して、
その10進数の1/2ｍが表わす遅延時間を求めるた
めに、クロツクパルスのパルス間隔を表わす２進
カウンタの計数結果の２進数をラツチ回路により
一時記憶し、その２進数における各桁の“０”、
“１”の配列をｍ桁繰下げて各桁に配列した形態
の２進数と引続くパルス列計数結果の２進数とを
比較して、双方の２進数における各桁の“０”、
“１”の配列の一致により、もとのパルス間隔の
１／２ｍの時間の経過を検出するようにしている。
うな関係を利用して、クロツクパルスのパルス間
隔を表わすパルス列計数結果の10進数に対して、
その10進数の1/2ｍが表わす遅延時間を求めるた
めに、クロツクパルスのパルス間隔を表わす２進
カウンタの計数結果の２進数をラツチ回路により
一時記憶し、その２進数における各桁の“０”、
“１”の配列をｍ桁繰下げて各桁に配列した形態
の２進数と引続くパルス列計数結果の２進数とを
比較して、双方の２進数における各桁の“０”、
“１”の配列の一致により、もとのパルス間隔の
１／２ｍの時間の経過を検出するようにしている。
すなわち、クロツクパルスのパルス間隔を表わ
す２進数を一時記憶したラツチ回路の各桁記憶出
力をｍ桁繰下げた形態の２進数と引続いてパルス
列を計数した２進カウンタの計数出力の２進数と
の各桁の信号をそれぞれ組合わせて各桁毎に排他
的オア回路に供給すると、排他的オア回路は入力
信号が一致したときに“０”を出力し、一致しな
いときに“１”を出力するのであるから、ラツチ
回路のラツチに引続いてリセツトした２進カウン
タの引続く計数結果の２進数とラツチ回路の記憶
出力をｍ桁繰下げた２進数とが一致したときに、
各桁毎の排他的オア回路の出力がすべて“０”と
なる。したがつて、それらの排他的オア回路の出
力を入力とするノア回路の出力は、もとのパルス
間隔に対し1/2ｍの時間が経過したときに“１”
を出力し、定率1/2ｍの遅延時間を示すこになる。
す２進数を一時記憶したラツチ回路の各桁記憶出
力をｍ桁繰下げた形態の２進数と引続いてパルス
列を計数した２進カウンタの計数出力の２進数と
の各桁の信号をそれぞれ組合わせて各桁毎に排他
的オア回路に供給すると、排他的オア回路は入力
信号が一致したときに“０”を出力し、一致しな
いときに“１”を出力するのであるから、ラツチ
回路のラツチに引続いてリセツトした２進カウン
タの引続く計数結果の２進数とラツチ回路の記憶
出力をｍ桁繰下げた２進数とが一致したときに、
各桁毎の排他的オア回路の出力がすべて“０”と
なる。したがつて、それらの排他的オア回路の出
力を入力とするノア回路の出力は、もとのパルス
間隔に対し1/2ｍの時間が経過したときに“１”
を出力し、定率1/2ｍの遅延時間を示すこになる。
上述したような動作原理に基づく本発明クロツ
ク再生回路の構成に用いる定率遅延回路の構成例
を第１図ａ，ｂに示し、その各部動作波形を第２
図に示す。
ク再生回路の構成に用いる定率遅延回路の構成例
を第１図ａ，ｂに示し、その各部動作波形を第２
図に示す。
第１図ａに示す本発明に用いる定率遅延回路の
基本的構成においては、パルス発生器６により、
定率遅延の対象とするパルス列のパルス間隔に比
して格段の短かい適切な繰返し周期を有するパル
ス列を発生させ、そのパルス列を定率遅延のため
の論理演算におけるクロツクパルスとして２進カ
ウンタ３に供給し、その２進カウンタ３によるク
ロツク計数結果の２進数における前述した各桁計
数出力信号a1、a2、…、aoを並列にラツチ回路４
に供給する。第２図には1/2の定率遅延を行なう
場合における第１図示の構成の各部信号波形の例
を示すが、上述した各桁計数出力信号a1、a2、
a3、a4は第２図の波形ｄ、ｅ、ｆ、ｇにそれぞれ
示すようになる。
基本的構成においては、パルス発生器６により、
定率遅延の対象とするパルス列のパルス間隔に比
して格段の短かい適切な繰返し周期を有するパル
ス列を発生させ、そのパルス列を定率遅延のため
の論理演算におけるクロツクパルスとして２進カ
ウンタ３に供給し、その２進カウンタ３によるク
ロツク計数結果の２進数における前述した各桁計
数出力信号a1、a2、…、aoを並列にラツチ回路４
に供給する。第２図には1/2の定率遅延を行なう
場合における第１図示の構成の各部信号波形の例
を示すが、上述した各桁計数出力信号a1、a2、
a3、a4は第２図の波形ｄ、ｅ、ｆ、ｇにそれぞれ
示すようになる。
一方、第２図の波形ａに示すようなバイフエー
ズ変調の入力デイジタル情報信号を微分パルス発
生器１に供給し、そのデイジタル信号波形の立上
りおよび立下り毎に第２図の波形ｂに示すように
微分パルスを発生させ、その微分パルスを、ラツ
チ信号としてラツチ回路４に印加するとともに、
遅延回路２に供給して、第２図の波形ｄに示した
パルス列のパルス幅に等しい論理演算用クロツク
パルスの繰返し周期に比し十分に短かいわずかの
時間だけ遅延させ、第２図の波形ｃに示すその遅
延した微分パルスをリセツト信号として２進カウ
ンタ３に印加する。したがつて、第２図の波形ｂ
〜ｇから判るように、２進カウンタ３からの各桁
計数出力信号a1、a2、a3、a4をラツチ信号の印加
に応じてラツチ回路４により一時記憶して各桁記
憶出力信号b1、b2、b3、b4として出力した直後
に、リセツト信号の印加に応じて２進カウンタ３
がリセツトされ、再び波形ｄ〜ｇに示したような
クロツク計数が繰返される。
ズ変調の入力デイジタル情報信号を微分パルス発
生器１に供給し、そのデイジタル信号波形の立上
りおよび立下り毎に第２図の波形ｂに示すように
微分パルスを発生させ、その微分パルスを、ラツ
チ信号としてラツチ回路４に印加するとともに、
遅延回路２に供給して、第２図の波形ｄに示した
パルス列のパルス幅に等しい論理演算用クロツク
パルスの繰返し周期に比し十分に短かいわずかの
時間だけ遅延させ、第２図の波形ｃに示すその遅
延した微分パルスをリセツト信号として２進カウ
ンタ３に印加する。したがつて、第２図の波形ｂ
〜ｇから判るように、２進カウンタ３からの各桁
計数出力信号a1、a2、a3、a4をラツチ信号の印加
に応じてラツチ回路４により一時記憶して各桁記
憶出力信号b1、b2、b3、b4として出力した直後
に、リセツト信号の印加に応じて２進カウンタ３
がリセツトされ、再び波形ｄ〜ｇに示したような
クロツク計数が繰返される。
上述のようにして入力デイジタル情報信号波形
のクロツクタイミング毎にクロツク計数を繰返す
２進カウンタ３の各桁計数出力信号a1、a2、…、
aoを排他的オア回路５−１，５−２，…，５−ｎ
におけるそれぞれの一方の入力端子に供給すると
ともに、それぞれの他方の入力端子c1，c2，…，
coにはラツチ回路４の各桁記憶出力信号b1、b2、
…、boを供給するのであるが、入力デイジタル情
報信号のクロツクタイミングをそのクロツク周期
の1/2ｍの時間だけ定率遅延させて取出すために
は、各桁記憶出力信号b1、b2、…、boをｍ桁だけ
繰下げて、各入力端子c1，c2，…，co-nにそれぞ
れ各桁記憶出力信号b1+n、b2+n、…、boを供給す
るように接続する。なお、かかる接続により記憶
出力信号が供給されない残余の入力端子co-n+1、
co-n+2、…、coには低論理レベルＬを供給してお
くものとする。したがつて、例えば、入力デイジ
タル情報信号のクロツクタイミングをそのクロツ
ク周期の1/2の時間だけ定率遅延させて取出すた
めには、各入力端子c1，c2，…，co-1にそれぞれ
各桁記憶出力信号b2、b3、…、boを供給するとと
もに、入力端子coには低論理レベルＬを供給する
ことになる。
のクロツクタイミング毎にクロツク計数を繰返す
２進カウンタ３の各桁計数出力信号a1、a2、…、
aoを排他的オア回路５−１，５−２，…，５−ｎ
におけるそれぞれの一方の入力端子に供給すると
ともに、それぞれの他方の入力端子c1，c2，…，
coにはラツチ回路４の各桁記憶出力信号b1、b2、
…、boを供給するのであるが、入力デイジタル情
報信号のクロツクタイミングをそのクロツク周期
の1/2ｍの時間だけ定率遅延させて取出すために
は、各桁記憶出力信号b1、b2、…、boをｍ桁だけ
繰下げて、各入力端子c1，c2，…，co-nにそれぞ
れ各桁記憶出力信号b1+n、b2+n、…、boを供給す
るように接続する。なお、かかる接続により記憶
出力信号が供給されない残余の入力端子co-n+1、
co-n+2、…、coには低論理レベルＬを供給してお
くものとする。したがつて、例えば、入力デイジ
タル情報信号のクロツクタイミングをそのクロツ
ク周期の1/2の時間だけ定率遅延させて取出すた
めには、各入力端子c1，c2，…，co-1にそれぞれ
各桁記憶出力信号b2、b3、…、boを供給するとと
もに、入力端子coには低論理レベルＬを供給する
ことになる。
上述のようにして、各桁毎の排他的オア回路５
−１，５−２，…，５−ｎにおける各入力端子
c1，c2，…，coには、第２図の波形ｂに示すよう
なラツチパルス印加の度毎に、その時点における
２進カウンタ３の各桁計数出力信号を一時記憶し
たラツチ回路４の各桁記憶出力信号がｍ桁ずつ繰
下げて供給され、第２図示の信号波形に示すＣ点
のように、各ラツチパルスが印加されるまでその
まま保持される。したがつて、入力デイジタル情
報信号におけるクロツクタイミングが変化したと
きには、その都度、新たなクロツク周期に対応し
た定率遅延時間がラツチ回路４により記憶され
て、次のクロツク周期の期間中各桁毎に排他的オ
ア回路５に供給されていることになる。これに対
し、排他的オア回路５の一方の入力端子にそれぞ
れ供給される２進カウンタ３からの各桁計数出力
信号a1、a2、…、aoは、第２図の波形ｂに示すラ
ツチパルスよりわずかに遅れた波形ｃのリセツト
パルスにより、前回のクロツク周期長計数結果の
一時記憶の直後に２進カウンタ３がリセツトされ
るので、引続いて新たなクロツク周期長の計数が
繰返され、したがつて、それら一方の入力端子に
供給されている各桁計数出力信号a1、a2、…、ao
は刻々変化していることになる。
−１，５−２，…，５−ｎにおける各入力端子
c1，c2，…，coには、第２図の波形ｂに示すよう
なラツチパルス印加の度毎に、その時点における
２進カウンタ３の各桁計数出力信号を一時記憶し
たラツチ回路４の各桁記憶出力信号がｍ桁ずつ繰
下げて供給され、第２図示の信号波形に示すＣ点
のように、各ラツチパルスが印加されるまでその
まま保持される。したがつて、入力デイジタル情
報信号におけるクロツクタイミングが変化したと
きには、その都度、新たなクロツク周期に対応し
た定率遅延時間がラツチ回路４により記憶され
て、次のクロツク周期の期間中各桁毎に排他的オ
ア回路５に供給されていることになる。これに対
し、排他的オア回路５の一方の入力端子にそれぞ
れ供給される２進カウンタ３からの各桁計数出力
信号a1、a2、…、aoは、第２図の波形ｂに示すラ
ツチパルスよりわずかに遅れた波形ｃのリセツト
パルスにより、前回のクロツク周期長計数結果の
一時記憶の直後に２進カウンタ３がリセツトされ
るので、引続いて新たなクロツク周期長の計数が
繰返され、したがつて、それら一方の入力端子に
供給されている各桁計数出力信号a1、a2、…、ao
は刻々変化していることになる。
なお、第１図ａの回路構成における遅延回路２
は、例えば第１図ｂに示すように構成し、微分パ
ルス発生器１からの波形ｂに示したような微分パ
ルスをシフトレジスタ１４に供給し、パルス発生
器１５からの適切な繰返し周期のクロツクパルス
を印加してその微分パルスをその繰返し周期で順
次に移動させ、その順次シフト出力QA、QB、QC
を順次の２個ずつ排他的オア回路１６および１７
に供給し、それら２個の排他的オア回路１６およ
び１７におけるそれぞれ２個の入力が互いに異な
るときに得られる１周期差の高論理レベルパルス
をそれぞれラツチ信号およびリセツト信号とす
る。なお、パルス発生器１５は、第１図ａの回路
構成におけるパルス発生器６の出力パルス列を逓
倍し、もしくはそのまま流用したものに替えるこ
ともできる。
は、例えば第１図ｂに示すように構成し、微分パ
ルス発生器１からの波形ｂに示したような微分パ
ルスをシフトレジスタ１４に供給し、パルス発生
器１５からの適切な繰返し周期のクロツクパルス
を印加してその微分パルスをその繰返し周期で順
次に移動させ、その順次シフト出力QA、QB、QC
を順次の２個ずつ排他的オア回路１６および１７
に供給し、それら２個の排他的オア回路１６およ
び１７におけるそれぞれ２個の入力が互いに異な
るときに得られる１周期差の高論理レベルパルス
をそれぞれラツチ信号およびリセツト信号とす
る。なお、パルス発生器１５は、第１図ａの回路
構成におけるパルス発生器６の出力パルス列を逓
倍し、もしくはそのまま流用したものに替えるこ
ともできる。
前述したようにして２進カウンタ３からの各桁
計数出力信号a1、a2、…、ao-nとラツチ回路４か
らの各桁記憶出力信号b1+n、b2+n、…、boとをそ
れぞれ順次に供給した各排他的オア回路５−１，
５−２，…，５−ｎにおいては、それぞれの２入
力信号が一致したときのみそれぞれの出力が低論
理レベルＬとなり、それぞれの２入力信号が互い
に異なるときはそれぞれの出力が高論理レベルＨ
となる。したがつて、相隣る２個のラツチ信号の
間隔が表わす入力デイジタル情報信号におけるク
ロツクパルス間隔に対して1/2ｍの定率遅延出力
パルスを取出す場合には、ｍ桁繰下げた各桁記憶
出力信号b1+n、b2+n、…、boと引続くクロツクパ
ルス周期における論理演算用クロツクパルスの計
数結果の各桁計数出力信号a1、a2、…、ao-nとが
それぞれ一致したときに、各桁用排他的オア回路
５−１，５−２，…，５−ｎの出力がすべて
“０”すなわち低論理レベルＬとなり、それらの
各“０”出力信号を入力信号とするノア回路７か
らは“１”すなわち高論理レベルＨの定率遅延出
力パルスが得られる。
計数出力信号a1、a2、…、ao-nとラツチ回路４か
らの各桁記憶出力信号b1+n、b2+n、…、boとをそ
れぞれ順次に供給した各排他的オア回路５−１，
５−２，…，５−ｎにおいては、それぞれの２入
力信号が一致したときのみそれぞれの出力が低論
理レベルＬとなり、それぞれの２入力信号が互い
に異なるときはそれぞれの出力が高論理レベルＨ
となる。したがつて、相隣る２個のラツチ信号の
間隔が表わす入力デイジタル情報信号におけるク
ロツクパルス間隔に対して1/2ｍの定率遅延出力
パルスを取出す場合には、ｍ桁繰下げた各桁記憶
出力信号b1+n、b2+n、…、boと引続くクロツクパ
ルス周期における論理演算用クロツクパルスの計
数結果の各桁計数出力信号a1、a2、…、ao-nとが
それぞれ一致したときに、各桁用排他的オア回路
５−１，５−２，…，５−ｎの出力がすべて
“０”すなわち低論理レベルＬとなり、それらの
各“０”出力信号を入力信号とするノア回路７か
らは“１”すなわち高論理レベルＨの定率遅延出
力パルスが得られる。
例えば、第２図の波形ｂおよびｄ〜ｇに示すよ
うに、ラツチ回路４にラツチ信号が印加された時
点Ｃにおける２進カウンタ３の計数結果が表わす
直前のクロツクパルス間隔が10進数の“14”に相
当する２進数“０…01110”であつたときに、ｍ
＝１すなわち1/2の定率遅延出力パルスを取出す
場合には、その２進数“０…01110”をラツチし
て１桁繰下げて、もとの10進数“14”の1/2すな
わち“７”に相当する形となつた２進数“０…
00111”を上述したラツチの時点Ｃにおいて各排
他的オア回路５−１，５−２，…，５−ｎの各入
力端子c1，c2，…，coに供給するとともに、その
ラツチの直後にリセツトした２進カウンタ３にお
ける次のクロツク周期の計数出力２進数を各排他
的オア回路５−１，５−２，…，５−ｎにそれぞ
れ供給しておくと、それらの排他的オア回路５−
１，５−２，…，５−ｎの各出力信号d1、d2、
…、doは、計数出力２進数の“０…00000”から
の順次の変化に伴つて、第２図の波形ｈ〜ｋに示
すように順次に変化し、上述した直前のクロツク
パルス間隔の1/2の時間が経過した時点において
その計数出力２進数が“０…00111”となり、ラ
ツチ出力２進数と完全に一致するので、各出力信
号d1、d2、…、doがすべて“０”すなわち低論理
レベルＬとなり、上述したようにして1/2の定率
遅延出力パルスが得られる。
うに、ラツチ回路４にラツチ信号が印加された時
点Ｃにおける２進カウンタ３の計数結果が表わす
直前のクロツクパルス間隔が10進数の“14”に相
当する２進数“０…01110”であつたときに、ｍ
＝１すなわち1/2の定率遅延出力パルスを取出す
場合には、その２進数“０…01110”をラツチし
て１桁繰下げて、もとの10進数“14”の1/2すな
わち“７”に相当する形となつた２進数“０…
00111”を上述したラツチの時点Ｃにおいて各排
他的オア回路５−１，５−２，…，５−ｎの各入
力端子c1，c2，…，coに供給するとともに、その
ラツチの直後にリセツトした２進カウンタ３にお
ける次のクロツク周期の計数出力２進数を各排他
的オア回路５−１，５−２，…，５−ｎにそれぞ
れ供給しておくと、それらの排他的オア回路５−
１，５−２，…，５−ｎの各出力信号d1、d2、
…、doは、計数出力２進数の“０…00000”から
の順次の変化に伴つて、第２図の波形ｈ〜ｋに示
すように順次に変化し、上述した直前のクロツク
パルス間隔の1/2の時間が経過した時点において
その計数出力２進数が“０…00111”となり、ラ
ツチ出力２進数と完全に一致するので、各出力信
号d1、d2、…、doがすべて“０”すなわち低論理
レベルＬとなり、上述したようにして1/2の定率
遅延出力パルスが得られる。
なお、時点Ｃにおいてラツチした計数結果が例
えば10進数の“15”に相当する２進数“０…
01111”であつた場合には、もとの10進数“15”
の1/2すなわち“7.5”に対してその小数点以下を
切り上げた形の10進数“８”に相当する計数出力
２進数“０…00111”となつた時点で1/2の定率遅
延出力パルスが取出されることになる。
えば10進数の“15”に相当する２進数“０…
01111”であつた場合には、もとの10進数“15”
の1/2すなわち“7.5”に対してその小数点以下を
切り上げた形の10進数“８”に相当する計数出力
２進数“０…00111”となつた時点で1/2の定率遅
延出力パルスが取出されることになる。
したがつて、本発明に用いる定率遅延回路にお
いては、ラツチの時点の計数結果による直前の情
報信号クロツクパルス間隔に所望の定率を乗じた
時間だけラツチの時点から遅延した定率遅延パル
スが、直前のクロツクパルス間隔の変化に即応し
て、つねに安定確実に取出される。
いては、ラツチの時点の計数結果による直前の情
報信号クロツクパルス間隔に所望の定率を乗じた
時間だけラツチの時点から遅延した定率遅延パル
スが、直前のクロツクパルス間隔の変化に即応し
て、つねに安定確実に取出される。
つぎに、上述した定率遅延回路を用いて、例え
ばデイジタル化したVTRによるデイジタル画像
信号の編集時に使われるIEC規格のバイフエーズ
マーク方式のデイジタル情報信号などのデイジタ
ル周波数変調信号から大幅にパルス間隔が変化す
るクロツクパルスを検出するようにしたクロツク
再生回路の構成例を第３図に示し、その各部信号
波形を第４図に示す。
ばデイジタル化したVTRによるデイジタル画像
信号の編集時に使われるIEC規格のバイフエーズ
マーク方式のデイジタル情報信号などのデイジタ
ル周波数変調信号から大幅にパルス間隔が変化す
るクロツクパルスを検出するようにしたクロツク
再生回路の構成例を第３図に示し、その各部信号
波形を第４図に示す。
画像信号のVTRによる編集時には、VTRの速
送り、巻戻しなどの再生速度の大幅な変動があ
り、したがつて、再生デイジタル情報信号に含ま
れるクロツクパルスの間隔には大幅な変化が生ず
るので、つねに、直前のクロツクパルス間隔を検
出して予測した次のタイミングで安定確実にクロ
ツク情報を抽出することにより、デイジタル情報
信号からのクロツク再生を行なう必要がある。第
３図に示す構成のクロツク再生回路は、直前のク
ロツクパルス間隔から予測される次のクロツクパ
ルスタイミングを一定の比率の時間間隔で前後に
挾んで、次のクロツクパルスをゲートして抽出す
るためのゲートパルスを形成するにあたり、その
ゲートパルスの立上りおよび立下りのタイミング
を、上述した定率遅延回路により、直前のパルス
間隔検出の結果に追随して安定確実に設定するよ
うにしたものである。
送り、巻戻しなどの再生速度の大幅な変動があ
り、したがつて、再生デイジタル情報信号に含ま
れるクロツクパルスの間隔には大幅な変化が生ず
るので、つねに、直前のクロツクパルス間隔を検
出して予測した次のタイミングで安定確実にクロ
ツク情報を抽出することにより、デイジタル情報
信号からのクロツク再生を行なう必要がある。第
３図に示す構成のクロツク再生回路は、直前のク
ロツクパルス間隔から予測される次のクロツクパ
ルスタイミングを一定の比率の時間間隔で前後に
挾んで、次のクロツクパルスをゲートして抽出す
るためのゲートパルスを形成するにあたり、その
ゲートパルスの立上りおよび立下りのタイミング
を、上述した定率遅延回路により、直前のパルス
間隔検出の結果に追随して安定確実に設定するよ
うにしたものである。
第３図に示す構成のクロツク再生回路におい
て、微分パルス発生回路８および１１は、第１図
示の構成における微分パルス発生器１と遅延回路
２とを組合わせと同様に構成して第１図示の構成
におけると同様に作用するラツチ信号およびリセ
ツト信号を発生させる。また、1/4遅延回路１０
および1/2遅延回路１２は、いずれも、第１図示
の構成における２進カウンタ３、ラツチ回路４、
排他的オア回路５およびノア回路６の組合わせと
同様に構成して、入力パルス列を、直前のパルス
間隔に対し、それぞれ1/4および1/2の時間だけ定
率遅延させる。第４図の波形a′に示すようなバイ
フエーズ変調方式の入力デイジタル情報信号を微
分パルス発生回路８に供給して、第４図の波形ｍ
に共通にして示すように、入力デイジタル情報信
号波形の立上りおよび立下りに対応したラツチパ
ルスおよびリセツトパルスを発生させ、それらの
ラツチパルスおよびリセツトパルスをゲート回路
９を介して1/4遅延回路１０に印加し、第１図示
の構成におけると同様にパルス発生器６から供給
した演算処理用クロツクパルスを用いて第１図に
つき前述したと同様にして、入力デイジタル情報
信号中のクロツクタイミングパルス列に対して1/
４の定率遅延を施し、第４図の波形ｎに示すよう
な1/4遅延タイミングパルス列を形成する。その
１／４遅延タイミングパルス列を微分パルス発生回
路１１に供給して、その1/4遅延タイミングパル
ス列に基づく上述したと同様のラツチパルスおよ
びリセツトパルスを発生させ、それら1/4遅延の
ラツチパルスおよびリセツトパルスを1/2遅延回
路１２に印加し、上述したと同様にパルス発生器
６から供給した演算処理用クロツクパルスを用い
て入力1/4遅延タイミングパルス列に対し1/2の定
率遅延を施し、第４図の波形Ｐに示すように、も
との入力デイジタル情報信号中のクロツクタイミ
ングパルス列に対して3/4の定率遅延を施し、結
局、1/4の定率進相を施した形態のタイミングパ
ルス列を形成する。
て、微分パルス発生回路８および１１は、第１図
示の構成における微分パルス発生器１と遅延回路
２とを組合わせと同様に構成して第１図示の構成
におけると同様に作用するラツチ信号およびリセ
ツト信号を発生させる。また、1/4遅延回路１０
および1/2遅延回路１２は、いずれも、第１図示
の構成における２進カウンタ３、ラツチ回路４、
排他的オア回路５およびノア回路６の組合わせと
同様に構成して、入力パルス列を、直前のパルス
間隔に対し、それぞれ1/4および1/2の時間だけ定
率遅延させる。第４図の波形a′に示すようなバイ
フエーズ変調方式の入力デイジタル情報信号を微
分パルス発生回路８に供給して、第４図の波形ｍ
に共通にして示すように、入力デイジタル情報信
号波形の立上りおよび立下りに対応したラツチパ
ルスおよびリセツトパルスを発生させ、それらの
ラツチパルスおよびリセツトパルスをゲート回路
９を介して1/4遅延回路１０に印加し、第１図示
の構成におけると同様にパルス発生器６から供給
した演算処理用クロツクパルスを用いて第１図に
つき前述したと同様にして、入力デイジタル情報
信号中のクロツクタイミングパルス列に対して1/
４の定率遅延を施し、第４図の波形ｎに示すよう
な1/4遅延タイミングパルス列を形成する。その
１／４遅延タイミングパルス列を微分パルス発生回
路１１に供給して、その1/4遅延タイミングパル
ス列に基づく上述したと同様のラツチパルスおよ
びリセツトパルスを発生させ、それら1/4遅延の
ラツチパルスおよびリセツトパルスを1/2遅延回
路１２に印加し、上述したと同様にパルス発生器
６から供給した演算処理用クロツクパルスを用い
て入力1/4遅延タイミングパルス列に対し1/2の定
率遅延を施し、第４図の波形Ｐに示すように、も
との入力デイジタル情報信号中のクロツクタイミ
ングパルス列に対して3/4の定率遅延を施し、結
局、1/4の定率進相を施した形態のタイミングパ
ルス列を形成する。
ついで、上述のようにして形成した1/4遅延タ
イミングパルス列および3/4遅延すなわち1/4進相
タイミングパルス列をゲートパルス発生器１３に
供給して、第４図の波形ｑに示すように、入力デ
イジタル情報信号中のクロツクタイミングパルス
間隔の1/2のパルス幅を有するゲートパルスを発
生させ、そのゲートパルスを入力側のゲート回路
９に印加して、波形a′に示したようなバイフエー
ズ変調方式の入力クロツク情報信号中に含まれて
いる波形ｍに示したようなクロツクタイミングパ
ルス列のみをゲートして抽出し、波形l′に示すよ
うな再生クロツクパルス列を取出す。
イミングパルス列および3/4遅延すなわち1/4進相
タイミングパルス列をゲートパルス発生器１３に
供給して、第４図の波形ｑに示すように、入力デ
イジタル情報信号中のクロツクタイミングパルス
間隔の1/2のパルス幅を有するゲートパルスを発
生させ、そのゲートパルスを入力側のゲート回路
９に印加して、波形a′に示したようなバイフエー
ズ変調方式の入力クロツク情報信号中に含まれて
いる波形ｍに示したようなクロツクタイミングパ
ルス列のみをゲートして抽出し、波形l′に示すよ
うな再生クロツクパルス列を取出す。
なお、上述のようにして形成した1/4遅延タイ
ミングパルスおよび3/4遅延タイミングパルスか
情報信号クロツクパルス間隔の1/2のパルス幅を
有するゲートパルスを発生させるに当つては、第
４図の各波形を相互に対照すれば判るように、直
前のクロツクパルス間隔に基づいてそれぞれ形成
した1/4遅延タイミングパルスと3/4遅延タイミン
グパルスとに挟まれた期間には、情報信号が定常
状態にあれば、所要のクロツクパルスは存在せ
ず、その存在を期待し得るのは、その期間に引続
く、3/4遅延タイミングパルスと5/4遅延タイミン
グパルスとに挟まれた期間であり、したがつて、
所要のゲートパルスを閉じるのは5/4遅延すなわ
ち（１＋１／４）遅延のタイミングパルスである。
ミングパルスおよび3/4遅延タイミングパルスか
情報信号クロツクパルス間隔の1/2のパルス幅を
有するゲートパルスを発生させるに当つては、第
４図の各波形を相互に対照すれば判るように、直
前のクロツクパルス間隔に基づいてそれぞれ形成
した1/4遅延タイミングパルスと3/4遅延タイミン
グパルスとに挟まれた期間には、情報信号が定常
状態にあれば、所要のクロツクパルスは存在せ
ず、その存在を期待し得るのは、その期間に引続
く、3/4遅延タイミングパルスと5/4遅延タイミン
グパルスとに挟まれた期間であり、したがつて、
所要のゲートパルスを閉じるのは5/4遅延すなわ
ち（１＋１／４）遅延のタイミングパルスである。
しかして、本発明による定率遅延回路において
は、後述するようにクロツクパルス間隔の1/2を
超えない範囲の定率遅延タイミングパルスは、前
述したように、つねにその直前のクロツクパルス
間隔に基づい形成して得るのであるから、第４図
の波形ｎに示した1/4遅延タイミングパルス列に
おける発生後２番目の1/4遅延タイミングパルス
をそのままこの5/4遅延タイミングパルスとして
は用いず、直前に新たに計測したクロツクパルス
間隔に基づいて新たに形成した1/4遅延タイミン
グパルスを用いることになる。その結果、第３図
示の構成による本発明のクロツク再生回路におい
ては、所要のゲートパルスを閉じる直前に情報信
号クロツクパルス間隔が大幅に変動しても、つね
にその変動に追随して精度よく所要のクロツクパ
ルスを再生することができる。なお、上述した1/
４および3/4の定率遅延パルス列により形成した1/
２パルス間隔のパルス幅を有するゲートパルスに
よつては入力デイジタル情報信号におけるクロツ
クパルス間隔の変動許容限は±25％であるが、必
要に応じ、遅延率を変えてクロツクパルス間隔の
変動許容限を増減させることもできる。しかし
て、本発明定率遅延回路においては、２進数の演
算処理により定率遅延を行なうのであるから、比
較的簡単な回路構成によつて安定確実に定率遅延
を行ない得る反面、1/2を超える大幅の定率遅延
は行なえないので、上述したように1/2を超えた、
例えば3/4の定率遅延を行なうには、少なくとも
２個の本発明による定率遅延回路を組合わせるこ
とが必要となる。
は、後述するようにクロツクパルス間隔の1/2を
超えない範囲の定率遅延タイミングパルスは、前
述したように、つねにその直前のクロツクパルス
間隔に基づい形成して得るのであるから、第４図
の波形ｎに示した1/4遅延タイミングパルス列に
おける発生後２番目の1/4遅延タイミングパルス
をそのままこの5/4遅延タイミングパルスとして
は用いず、直前に新たに計測したクロツクパルス
間隔に基づいて新たに形成した1/4遅延タイミン
グパルスを用いることになる。その結果、第３図
示の構成による本発明のクロツク再生回路におい
ては、所要のゲートパルスを閉じる直前に情報信
号クロツクパルス間隔が大幅に変動しても、つね
にその変動に追随して精度よく所要のクロツクパ
ルスを再生することができる。なお、上述した1/
４および3/4の定率遅延パルス列により形成した1/
２パルス間隔のパルス幅を有するゲートパルスに
よつては入力デイジタル情報信号におけるクロツ
クパルス間隔の変動許容限は±25％であるが、必
要に応じ、遅延率を変えてクロツクパルス間隔の
変動許容限を増減させることもできる。しかし
て、本発明定率遅延回路においては、２進数の演
算処理により定率遅延を行なうのであるから、比
較的簡単な回路構成によつて安定確実に定率遅延
を行ない得る反面、1/2を超える大幅の定率遅延
は行なえないので、上述したように1/2を超えた、
例えば3/4の定率遅延を行なうには、少なくとも
２個の本発明による定率遅延回路を組合わせるこ
とが必要となる。
また、定率遅延を施すべきクロツクタイミング
パルス列のパルス間隔の変動を正常値の1/N〜Ｍ
倍、すなわち、Ｎ×Ｍ倍の範囲まで許容するに
は、クロツクタイミングパルス列の繰返し周波数
の最大値に対し、その10倍程度の繰返し周波数を
有する演算処理用のクロツクパルスを用い、その
クロツクパルスの計数を行なう２進カウンタの計
数出力桁数ＫをＫ＝log2（Ｍ×Ｎ×10）程度に設
定する必要がある。なお、入力クロツクタイミン
グパルスのパルス間隔変動に対する検出精度を高
くするには、演算処理用クロツクパルスの繰返し
周波数をさらに高く選定するとともに、２進カウ
ンタの計数出力桁数をさらに増大させること勿論
である。
パルス列のパルス間隔の変動を正常値の1/N〜Ｍ
倍、すなわち、Ｎ×Ｍ倍の範囲まで許容するに
は、クロツクタイミングパルス列の繰返し周波数
の最大値に対し、その10倍程度の繰返し周波数を
有する演算処理用のクロツクパルスを用い、その
クロツクパルスの計数を行なう２進カウンタの計
数出力桁数ＫをＫ＝log2（Ｍ×Ｎ×10）程度に設
定する必要がある。なお、入力クロツクタイミン
グパルスのパルス間隔変動に対する検出精度を高
くするには、演算処理用クロツクパルスの繰返し
周波数をさらに高く選定するとともに、２進カウ
ンタの計数出力桁数をさらに増大させること勿論
である。
以上の説明から明らかなように、本発明によれ
ば、入力パルス列のパルス間隔の変動に拘らず、
定率遅延の出力パルス列が得られるのであるか
ら、入力パルス列のパルス間隔の広範囲の変動に
対して安定確実な定率遅延を行なうことができ、
さらに大幅のパルス間隔変動に対しては、本発明
による定率遅延回路を単に複数個並列に使用する
ことによつて対処することができ、しかも、２進
数の演算処理のみを行なうのであるから、デイジ
タル回路構成とすることによつて、高信頼度の簡
単な回路構成とすることができる。
ば、入力パルス列のパルス間隔の変動に拘らず、
定率遅延の出力パルス列が得られるのであるか
ら、入力パルス列のパルス間隔の広範囲の変動に
対して安定確実な定率遅延を行なうことができ、
さらに大幅のパルス間隔変動に対しては、本発明
による定率遅延回路を単に複数個並列に使用する
ことによつて対処することができ、しかも、２進
数の演算処理のみを行なうのであるから、デイジ
タル回路構成とすることによつて、高信頼度の簡
単な回路構成とすることができる。
さらに、本発明による定率遅延回路を用いてク
ロツク再生を行なう場合にも、同様にデイジタル
回路構成とすることにより、簡単な構成のクロツ
ク再生回路で入力デイジタル情報信号の再生速度
の大幅な変化にも安定確実に即応したクロツク再
生を行なうことができ、入力デイジタル情報信号
再生速度のさらに大幅な変化に対しても、本発明
による定率遅延回路の簡単な増設によつて容易に
対処することができる。
ロツク再生を行なう場合にも、同様にデイジタル
回路構成とすることにより、簡単な構成のクロツ
ク再生回路で入力デイジタル情報信号の再生速度
の大幅な変化にも安定確実に即応したクロツク再
生を行なうことができ、入力デイジタル情報信号
再生速度のさらに大幅な変化に対しても、本発明
による定率遅延回路の簡単な増設によつて容易に
対処することができる。
したがつて、本発明によれば、VTRを用いて
行なうデイジタル情報信号の編集時におけるタイ
ムコードからのクロツク再生のみならず、速度変
化を伴つたPCM録音機からのクロツク再生をも、
確実容易に行なうことができる。
行なうデイジタル情報信号の編集時におけるタイ
ムコードからのクロツク再生のみならず、速度変
化を伴つたPCM録音機からのクロツク再生をも、
確実容易に行なうことができる。
第１図ａおよびｂは本発明定率遅延回路の構成
例およびその構成例における遅延回路の構成例を
それぞれ示すブロツク線図、第２図は同じくその
各部信号波形を示す波形図、第３図は本発明クロ
ツク再生回路の構成例を示すブロツク線図、第４
図は同じくその各部信号波形を示す波形図であ
る。 １……微分パルス発生器、２……遅延回路、３
……２進カウンタ、４……ラツチ回路、５，５−
１，５−２，…，５−ｎ，１６，１７……排他的
オア回路、６，１５……パルス発生器、７……ノ
ア回路、８，１１……微分パルス発生回路、９…
…ゲート回路、１０，１２……定率遅延回路、１
３……ゲートパルス発生器、１４……シフトレジ
スタ。
例およびその構成例における遅延回路の構成例を
それぞれ示すブロツク線図、第２図は同じくその
各部信号波形を示す波形図、第３図は本発明クロ
ツク再生回路の構成例を示すブロツク線図、第４
図は同じくその各部信号波形を示す波形図であ
る。 １……微分パルス発生器、２……遅延回路、３
……２進カウンタ、４……ラツチ回路、５，５−
１，５−２，…，５−ｎ，１６，１７……排他的
オア回路、６，１５……パルス発生器、７……ノ
ア回路、８，１１……微分パルス発生回路、９…
…ゲート回路、１０，１２……定率遅延回路、１
３……ゲートパルス発生器、１４……シフトレジ
スタ。
Claims (1)
- １ リセツト信号の印加に応じて所定繰返し周期
のパルス列を順次に計数する２進カウンタとラツ
チ信号の印加に応じ前記２進カウンタの各桁計数
出力信号をそれぞれラツチして出力するラツチ回
路とを設け、入力符号信号における信号波形の立
上りおよび立下りに応じて順次に発生させた順次
のパルスを前記ラツチ信号とするとともに、前記
順次のパルスを前記繰返し周期を超えない時間だ
け遅延させて前記リセツト信号とし、複数個の排
他的オア回路について、一方の入力端子に前記２
進カウンタの各桁計数出力信号を順次にそれぞれ
供給するとともに、他方の入力端子に前記ラツチ
回路の各桁ラツチ出力信号をそれぞれ対応する前
記各桁計数出力信号に対しｍを正の整数としてｍ
桁ずつそれぞれ繰下げて順次にそれぞれ供給し、
前記複数個の排他的オア回路の出力信号を入力信
号とするノア回路から前記順次のパルスに対して
その順次のパルスのパルス間隔の1/2mの時間だけ
遅延した第１の定率遅延出力パルスを取出すよう
にした第１の定率遅延回路と、当該第１の定率遅
延回路から順次に取出した前記第１の定率遅延出
力パルスに対しｎを正の整数としてその順次の第
１の定率遅延出力パルスのパルス間隔の1/2nの時
間だけ遅延した第２の定率遅延出力パルスを取出
すようにして前記第１の定率遅延回路と同一に構
成した第２の定率遅延回路とを組合わせて前記第
２の定率遅延出力パルスにより開くとともに前記
第１の定率遅延出力パルスにより閉じるように形
成したゲート信号によつて前記順次のパルスをゲ
ートすることにより前記入力符号信号に対応した
クロツクパルスを再生するようにしたことを特徴
とするクロツク再生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP834980A JPS56106421A (en) | 1980-01-29 | 1980-01-29 | Constant ratio delay circuit |
| GB8101891A GB2068156B (en) | 1980-01-29 | 1981-01-22 | Delay circuit |
| US06/227,740 US4400666A (en) | 1980-01-29 | 1981-01-23 | Fixed rate delay circuit |
| FR8101514A FR2474796A1 (fr) | 1980-01-29 | 1981-01-27 | Circuit a retard de valeur fixe, applicable notamment a des multiplicateurs et des descriminateurs de frequences |
| DE3102782A DE3102782C2 (de) | 1980-01-29 | 1981-01-28 | Festratenverzögerungskreis mit einem Binarzähler |
| DE3152878A DE3152878C2 (de) | 1980-01-29 | 1981-01-28 | Schaltungsanordnung mit wenigstens zwei Festratenverzögerungskreisen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP834980A JPS56106421A (en) | 1980-01-29 | 1980-01-29 | Constant ratio delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56106421A JPS56106421A (en) | 1981-08-24 |
| JPH036694B2 true JPH036694B2 (ja) | 1991-01-30 |
Family
ID=11690739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP834980A Granted JPS56106421A (en) | 1980-01-29 | 1980-01-29 | Constant ratio delay circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4400666A (ja) |
| JP (1) | JPS56106421A (ja) |
| DE (2) | DE3102782C2 (ja) |
| FR (1) | FR2474796A1 (ja) |
| GB (1) | GB2068156B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225640A (ja) * | 1983-06-06 | 1984-12-18 | Nitsuko Ltd | クロツク位相同期方式 |
| US4672639A (en) * | 1984-05-24 | 1987-06-09 | Kabushiki Kaisha Toshiba | Sampling clock pulse generator |
| US4825109A (en) * | 1986-06-13 | 1989-04-25 | American Home Products Corporation | Digital delay circuit |
| CH672066A5 (ja) * | 1987-02-20 | 1989-10-31 | Modima Sa | |
| US4814879A (en) * | 1987-08-07 | 1989-03-21 | Rca Licensing Corporation | Signal phase alignment circuitry |
| JP2611034B2 (ja) * | 1990-07-10 | 1997-05-21 | 三菱電機株式会社 | 遅延回路 |
| DE4238374B4 (de) * | 1992-11-13 | 2005-11-10 | Robert Bosch Gmbh | Verfahren zur Erzeugung eines Signals mit einer steuerbaren stabilen Frequenz |
| JP2590741Y2 (ja) * | 1993-10-18 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用タイミング発生器 |
| US5744992A (en) * | 1995-12-20 | 1998-04-28 | Vlsi Technology, Inc. | Digital phase shifter |
| WO2008135305A1 (en) * | 2007-05-08 | 2008-11-13 | International Business Machines Corporation | Method and apparatus for scalable and programmable delay compensation for real-time synchronization signals in a multiprocessor system with individual frequency control |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50129209A (ja) * | 1974-04-01 | 1975-10-13 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL234515A (ja) * | 1957-12-24 | |||
| US3137818A (en) * | 1961-12-27 | 1964-06-16 | Ibm | Signal generator with external start pulse phase control |
| DE1219983B (de) * | 1963-04-24 | 1966-06-30 | Licentia Gmbh | Schaltungsanordnung zur einstellbaren Verzoegerung eines Signals unter Verwendung eines Vorwaerts-Binaer-Zaehlers |
| FR1531117A (fr) * | 1966-07-15 | 1968-06-28 | Int Standard Electric Corp | Déphaseur électronique bidirectionnel |
| US3562661A (en) * | 1969-01-15 | 1971-02-09 | Ibm | Digital automatic phase and frequency control system |
| US3697879A (en) * | 1971-08-31 | 1972-10-10 | Eltee Pulsitron | On-off pulse time control |
| JPS4896914U (ja) * | 1972-02-18 | 1973-11-17 | ||
| DE2212911A1 (de) | 1972-03-17 | 1973-09-27 | Sauter August Gmbh | Verfahren zur frequenzvervielfachung |
| JPS5085320A (ja) * | 1973-11-27 | 1975-07-09 | ||
| US4016495A (en) * | 1974-06-03 | 1977-04-05 | The Wurlitzer Company | Electronic musical instrument using plural programmable divider circuits |
| US4011517A (en) * | 1975-01-22 | 1977-03-08 | Stromberg-Carlson Corporation | Timer apparatus for incrementing timing code at variable clock rates |
| DE2519722A1 (de) * | 1975-05-02 | 1976-11-11 | Licentia Gmbh | Anordnung zum erzeugen eines vorimpulses zu jedem hauptimpuls einer impulsfolge |
| DE2520089A1 (de) * | 1975-05-06 | 1976-11-18 | Philips Patentverwaltung | Schaltungsanordnung zur erzeugung aequidistanter von einem mechanischen taktgeber abgeleiteter elektrischer impulse |
| US4068179A (en) * | 1976-05-17 | 1978-01-10 | Design And Manufacturing Corporation | Electronic cycle-select switching system |
| US4127823A (en) * | 1977-02-23 | 1978-11-28 | Frost R Jack | Programmable controller |
| DE2928371C2 (de) * | 1979-07-13 | 1982-07-01 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Synchronisation von Zeitperioden zur Behandlung von Meßsignalen |
-
1980
- 1980-01-29 JP JP834980A patent/JPS56106421A/ja active Granted
-
1981
- 1981-01-22 GB GB8101891A patent/GB2068156B/en not_active Expired
- 1981-01-23 US US06/227,740 patent/US4400666A/en not_active Expired - Lifetime
- 1981-01-27 FR FR8101514A patent/FR2474796A1/fr active Granted
- 1981-01-28 DE DE3102782A patent/DE3102782C2/de not_active Expired
- 1981-01-28 DE DE3152878A patent/DE3152878C2/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50129209A (ja) * | 1974-04-01 | 1975-10-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2474796B1 (ja) | 1985-01-04 |
| FR2474796A1 (fr) | 1981-07-31 |
| US4400666A (en) | 1983-08-23 |
| GB2068156B (en) | 1984-05-16 |
| GB2068156A (en) | 1981-08-05 |
| DE3102782A1 (de) | 1982-01-28 |
| DE3102782C2 (de) | 1983-10-27 |
| DE3152878C2 (de) | 1985-07-04 |
| JPS56106421A (en) | 1981-08-24 |
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