DE3152878C2

DE3152878C2 - Schaltungsanordnung mit wenigstens zwei Festratenverzögerungskreisen

Info

Publication number: DE3152878C2
Application number: DE3152878A
Authority: DE
Inventors: Takuji Machida Tokio/Tokyo Sekiguchi
Original assignee: Nippon Hoso Kyokai NHK
Current assignee: Japan Broadcasting Corp
Priority date: 1980-01-29
Filing date: 1981-01-28
Publication date: 1985-07-04
Also published as: JPH036694B2; GB2068156A; JPS56106421A; US4400666A; GB2068156B; DE3102782C2; DE3102782A1; FR2474796B1; FR2474796A1

Description

Die Erfindung betrifft eine Schaltungsanordnung, bestehend aus wenigstens zwei Festratcnvcrzögcrungskrcisen mit jeweils einem Binärzählcr, der von einem Taktimpulsgenerator einerseits und von einer zu verzögernden Eingangsimpulsfolgc andererseits angesteuert ist und an seinen Ausgängen Impulse entsprechend aufeinanderfolgender Ziffern eines Binärcodes erzeugt, und mit logischen Verknüpfungsschaltungen, denen die Impulse an den Ausgängen des Binärzählers und weitere Steuersignale zugeführt werden, wobei der Binärzäh· ler über einen Verzögerungskreis durch die zu verzögernde Eingangsimpulsfolge zur Wiederholung der Taktimpulszählung zurückstellbar ist ferner an die Ausgänge des Binärzählers ein Verriegelungskreis angeschaltet ist, der durch die Impulse der zu verzögernden

ίο Eingangsimpulsfolge zur Registrierung der Ziffernfolge entsprechend des an den Ausgängen des Binärzählers erzeugten Binärcodes ansteuerbar ist, wobei der registrierte Binärcode gleichzeitig an den Ausgangsklemmen des Verriegelungskreises um m Stellen rückwärts verschoben erscheint, und jeweils ein Ausgang des Binärzählers und eine Ausgangsklemme des Verriegelungskreises mit einem logischen Verknüpfungsglied verbunden ist, so daß an den Ausgängen der logischen Verknüpfungsglieder die mit einer Festrate von »^I/2^m« des unmittelbar vorher betrachteten impulsintervalls verzögerte Eingangsimpulsfolge erscheint

Eine derartige Schaltungsanordnung ist in der Stammanmeldung gemäß der DE-OS 31 02 782 beschrieben. Dieser Festratenverzögerungskreis besitzt einen vergleichsweise einfachen Schaiiungsaufbau und ist in der Lage, auf stabile und zuverlässige Weise eine verzögerte Impulsfolge zu erzeugen, bei der die Verzögerungszeit in einem festen Verhältnis zu dem unmittelbar vorangehenden Impulsintervall steht.

Aus der DE-AS 12 19 983 ist eine Schaltungsanordnung zur einstellbaren Verzögerung eines Signals unter Verwendung eines Vorwärts-Binärzählers bekannt, dessen Ausgangssignale Binärzahlen in Paralleldarstellung symbolisieren, wobei die Schaltungsanordnung ein logisches Vergleichsglied und einen Taktgenerator enthält. Das Wesentliche dieser bekannten Schaltungsanordnung besteht darin, daß das zu verzögernde Signal den Binärzähler ansteuert, ferner dessen Ausgangssignale direkt das Vergleichsglied ansteuern, welches außerdem direkt durch vorgegebene und vom Zähler unabhängige, die Zeitverzögerung bestimmende Binärsignale angesteuert wird und das bei Koinzidenz der Zähler-Ausgangssignale und der vorgegebenen, von außen zugeführten Binärsignale ein Signal abgibt.

Aus der DE-OS 22 12 911 ist ein Verfahren zur Frequenzvervielfachung bekannt, bei welchem von einei Impulsfolge mit einem festen Impulsverhältnis von I : 1 ausgegangen wird und mit Hilfe eines Integrators und eines diesem nachgeschalteten N jllkomparators, ein um

so eine viertel Periode verschobener Takt hergestellt wird und durch eine Exklusiv-ODER-Verknüpfung der genannten Impulsfolge und des genannten verschobenen Taktes ein Takt doppelter Frequenz erzeugt wird.
Die der Erfindung zugrundeliegende Aufgabe besteht darin eine Schaltungsanordnung der eingangs genannten Art zu schaffen, welche die Möglichkeit bietet, zwischen unterschiedlich langen Impulsinter\ allen unterscheiden zu können und deren relative Intervallgrößen durch entsprechende Impulse kennzeichnen zu können.

Ausgehend von der Schaltungsanordnung der eingangs definierten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß zur Bildung eines Frequenzdifferentialdiskriminalors jeweils ein Festralenverzögerungskreis in mehreren parallel gespeisten Kanälen an-

b5 geordnet ist, daß die Hingänge der Festratenverzögerungskreise der Kanäle mit einem Eingangsschaltungsabschnitt zur Bildung von mehreren Impulsintervallfolgen aus den Impulsen der Eingangsimpulsfolge verbun-

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den sind, und daß die Ausgänge der Festratenverzöge- werden einem QDER-Gatter 37 zugeleitet, wodurch eirungskreise ein gemeinsames logisches Glied speisen, ne zusammengesetzte verzögerte Differenzierimpulsweiches mit einer Vergleichsstufe verbunden ist folge gemäß Wellenform (k) in F i g. 2 entsteht Diese

Durch die erfindungsgemäße Ausbildung der Schal- zusammengesetzte verzögerte Differenzierimpulsfolge tungsanordnung erhält man einen Frequenzdifferential- 5 (k) und die Eingangsimpulsfolge (a) kommen auf den diskriminator, welcher sich für eine Frequenzbestim- Phasenkomparator 38, der ein Ausgangssignal abgibt mung in einem weiten verwenden läßt als Ergebnis der Diskriminierung der Phasenbeziehung

Besonders verteilhafte Ausgestaltungen und Weiter- zwischen diesen Phasenfolgen (k) und (a), was die WeI-bildungen der Erfindung ergeben sich aus den Unteran- lenform (I) in F i g. 2 ergibt sprächen. io Wie aus den Beziehungen zwischen diesen Wellenfor-

Im folgenden wird die Erfindung anhand eines Aus- men (a) und (e) bis (I) deutlich wird, tritt ein positives führungsbeispieis unter Hinweis auf die Zeichnung nä- Ausgangssigiial auf, wenn der Originaldifferenzierimher erläutert Es zeigt puls dem verzögerten Differenzierimpuls voranläuft, so

F i g. 1 ein Blockschaltbild eines Ausführungsbeispiels daß also der Vergleich zwischen zwei aufeinanderfolmit mehreren parallel geschalteten Festratenverzöge- 15 genden Impulsintervallen der Eingangsimpulsfolge (a) rungskreisen zur Bildung eines Frequenzdifferential- ergibt, daß das vorhergehende Impulsintervall länger Diskrimiiiaiors, und als das nachfolgende Impulsintervall ist während dann,

F i g. 2 ein Diagramm von Signalwellenformen an ver- wenn das vorangehende Impulsintervall kürzer als das schiedenen Punkten der Schaltungsanordnung nach nachfolgende Impulsintervall ist, de·· verzögerte Diffe-FIg. 1. 20 renzierimpuls vor dem Ausgangsdifferenzierimpuls

Ein Ausführungsbeispiel der Schaltungsanordnung in kommt, was ein negatives Ausgangssignal ergibt. Es ist Form eines Frequenzdifferential-Diskriminators wird damit also möglich, das Impulsintervall zu überprüfen, anhand der F i g. 1 und 2 beschrieben. nämlich die Wiederholungsfrequenz der Eingangsim-

Wenn in dem ¹/₂'ⁿ-Ratenverzögerungskreis das feste pulsfolge aufgrund des Ausgangssignals der beschriebe-Verhältnis auf V₂" = 1 gesetzt wird, in dem m = 0 ge- 25 nen Frequenzdifferential-Diskriminierung, wählt wird, dann ergibt sich eine um eine Verzögerungs- Es läßt sich mit der Schaltungsanordnung auf einfache

zeit verzögerte Impulsfolge, die dem unmittelbar voran- Weise eine Frequenzdifferential-Diskriminierung für eigehenden Impulsinterval! der Eingangsimpulsfolge ne Impulsfolge bei sich sehr stark ändernden Impulsingleich ist Aufgrund des Vorangehenden ist es möglich, tervallen vornehmen.

daß der Frequenzdifferential-Diskriminator dadurch 30

verwirklicht wird, daß einem Phasenkomparator die ur- Hierzu 1 Blatt Zeichnungen

sprüngliche Eingangsimpulsfolge und die sich ergebende Impulsfolge zugeführt werden, die um die Verzögerungszeit verzögert ist, die gleich dem Inipulsintervall ist, um die Schwankung des Differentials der Folgefrequenz der Eingangsimpulsfolge festzustellen.

In der in F i g. 1 dargestellten Schaltung wird eine Eingangsimpulsfolge, deren Intervalle unterschiedlich lang sind, wie es die Wellenform (a) in F i g. 1 zeigt, dem MN-Frequenzteiler 30 mit positiver ganzer Zahl N zugeführt. Der Ausgang des MN-Frequenzteilers 30 wird einem Schieberegister 31 eingegeben, das der Reihenfolge nach aufgrund der Eingangsimpulsfolge (a), die ihm zugeführt wird, betätigt wird. Daraus folgt, daß die aufeinander folgenden Ausgänge de^ Schieberegisters 31 N Reihen von Impulsintervallfolgen darsteilen, wobei jede Folge aus allen anderen (N- 1)-Impulsintervallen in der Eingangsimpulsfolge besteht.

Wenn z. B. die Zahl N Jrei ist. dann bilden diese drei aufeinanderfolgenden Ausgänge eine erste Serie mit den Impulsintervailen t\, u. usw., eine zweite Serie mit den Impulsintervallen t₂. h, usw. und eine dritte Serie mit den Impulsintervallen fj. t_b, usw., wie dies mit den Wellenformen (b), (c) und (d) in F i g. 2 dargestellt ist. Diese aufeinanderfolgenden Ausgänge 1 bis /Vdes Schieberegisters 31 werden einem Differentiator 32 eingegeben, der an allen Vorder- und Hinterfronten dieser Ausgangsgrößen 1 bis N Differenzierimpulse hervorbringt, wie dies nacheinander durch die Wellenformen (e), (J) und (g) dargestellt ist. Diese Differenzierimpulse werden den oben erwähnten Festratenverzögerungskreisen 33, 34, 35 usw. 36 mit der genannten Festrate von '/2'" mit /77 = 0 zugeführt, die der Reihe nach verzögerte Differenzierimpuisfc erzeugen, die um Verzögerungszeiten vergrößert sind, die gleich den unmittelbar vorhergehenden Eingangsimpulsintervallen sind, wie dies nacheinander durch die Wellenformen (h), (i) und (J) dargestellt ist. Diese verzögerten Differenzierimpulse

Claims

Patentansprüche:

1. Schaltungsanordnung, bestehend aus wenigstens zwei Festratenverzögerungskreisen mit jeweils einem Binärzähler, der von einem Taktimpulsgenerator einerseits und von einer zu verzögernden Eingangsimpulsfolge andererseits angesteuert ist und an seinen Ausgängen Impulse entsprechend aufeinanderfolgender Ziffern eines Binärcodes erzeugt, und mit logischen Verknüpfungsschaltungen, denen die Impulse an den Ausgängen des Binärzählers und weitere Steuersignale zugeführt werden, wobei der Binärzähler über einen Verzögerungskreis durch die zu verzögernde Eingangsimpulsfolge zur Wiederholung der Taktimpulszählung zurückstellbar ist, ferner an die Ausgänge des Binärzählers ein Verriegelungskreis angeschaltet ist, der durch die Impulse der zu verzögeraden Eingangsimpulsfolge zur Registrierung der Ziffernfoige entsprechend des an den Ausgängen des Binärzählers erzeugten Binärcodes ansteuerbar ist, wobei der registrierte Binärcode gleichzeitig an den Ausgangsklemmen des Verriegelungskreises um m Stellen rückwärts verschoben erscheint, und jeweils ein Ausgang des Binärzählers und eine Ausgangsklemme des Verriegelungskreises mit einem logischen Verknüpfungsglied verbunden ist, so daß an den Ausgängen der logischen Verknüpfungsglieder die mit einer Festrate von »'/2^m« des unmittelbar vorher betrachteten Impulsintervalls verzögerte Eingangs-mpulsf-lge erscheint, d a durch gekennzeichnet, daß zur Bildung eines Frequenzdifferentialdiskri: inators jeweils ein Festratenverzögerungskreis (33, 34, 35, 36) in mehreren parallel gespeisten Kanälen angeordnet ist, daß die Eingänge der Festratenverzögerungskreise (33,34,35,36) der Kanäle mit einem Eingangsschaltungsabschnitt (30,31,32) zur Bildung von mehreren Impulsintervallfolgen aus den Impulsen der Eingangsimpulsfolge verbunden sind, und daß die Ausgänge der Festratenverzögerungskreise (33, 34, 5-5, 36) ein gemeinsames logisches Glied (37) speisen, welches mit einer Vergleichsstufe (38) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Festratenverzögerungskreise (33, 34,35,36) von einem Differentiator (32) mit mehreren Ausgängen gespeist sind, daß der Differentiator (32) die zu differenzierenden Impuise von den Ausgängen eines Schieberegisters (31) empfängt, welches über einen 1//V-Frequenzteiler (30) von den Eingangsimpulsen gespeist wird, wobei N eine positive ganze Zahl ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das gemeinsame logische Glied aus einem ODER-Glied (37) besieht und daß die Vergleichsstufe aus einem Phasenkomparator (38) besteht, der als zweite Eingangsgröße die Eingangsimpulsfolge empfängt.