DE2339007C2

DE2339007C2 - Verfahren und Schaltungsanordnung zum Einfügen von Synchronisiersignalen

Info

Publication number: DE2339007C2
Application number: DE19732339007
Authority: DE
Inventors: John L. La Canada Calif. Way
Original assignee: Datatape Inc Pasadena Calif; Datatape Inc
Current assignee: Datatape Inc
Priority date: 1972-08-04
Filing date: 1973-08-01
Publication date: 1985-09-05
Also published as: DE2339007A1; GB1435929A; FR2195123A1; FR2195123B1

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Einfügen von Synchronisiersignalen gemäß dem Oberbegriff des Patentanspruchs 1 bzw. 4.

Ein derartiges Verfahren ist aus der DE-AS 19 49 entnehmbar, wobei jedoch nur eine einzige Speichervorrichtung verwendet und das Steuersignal erst nach-

fraglich, d.h. nach dem zeitlichen Zusammendrängen der Informationsbits in den Impulsstrom eingefügt werden, wobei ein vom Informationsgehalt der Nachrichten unabhängiges eigenes Steuersignal erzeugt wird. Dieses Steuersignal wird empfangsseitig dadurch abgetrennt, daß nach jeweils π Nachrichtensignalelementen die Ausspeicherung stillgesetzt wird. Da nur eine einzige Speichervorrichtung vorgesehen ist, aus der das jeweilige n-Bit-Wort mit einer geringfügig von der Eingabetaktfrequenz abweichenden Ausgabetaktfrequenz ausgetaktet wird, ist die Zeitgebung äußerst kritisch und es besteht die Gefahr einer fehlerhaften Ausgabe. Zudem kann das eingefügte Synchronisationssignal als solches nicht identifiziert werden.

Die US-PS 35 87 043 befaßt sich mit einem Obertragungssystem, bei dem mit Paritätsbits versehene Wörter übertragen werden und empfangsseitig eine Paritätsprüfung vorgenommen wird. Ein umlaufendes selbsttaktierendes Synchronisierbit wird unabhängig vom aktuellen Wert eines einmal festgestellten Paritätsbits erzeugt Anhand von Paritätsbits läßt sich auch der Anfang von empfangenen Kodierungswörtern feststellen, wobei jedoch die Kodierungswörter bitweise so lange verschoben werden, bis keine Paritätsfehler mehr auftreten. Ein derartiges Verfahren ist jedoch zeitraubend und wirkt sich auf die Empfangs- bzw. Übertragungsgeschwindigkeit negativ aus.

Die DE-OS 21 29 328 befaßt sich mit einem Verfahren, bei dem zwei Schieberegister verwendet werden, die abwechselnd geladen bzw. ausgelesen werden. Jedes zo Schieberegister besitzt eine Speicherstelle mehr als Bits in einem Binärwort enthalten sind. Am Ende jedes Wortes wird in diese Speicherstelle ein von einem Rastergenerator erzeugtes Rasterbit eingeschrieben. Auch bei diesem Verfahren kann aufgrund der Aufeinanderfolge der mit Rasterbits versehenen Binärwörter nicht erkannt werden, welches das Rasterbit ist

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Einfügen von Synchronisiersignalen in einen kontinuierlichen Strom von Binärwörtern anzugeben, bei dem die Synchronisiersignale aus den Informationsbits herausgebildet und dadurch beim Empfang wiedererkannt werden können, wobei durch Auftreten von iu^hr Impulsflanken die Bitsynchronisation verbessert wird. ^5

Diese Aufgabe wird gemäß der Erfindung gelöst durch ein Verfahren mit den Merkmalen des Kennzeichens des Patentanspruchs 1 sowie durch eine Schaltungsanordnung mit den Merkmalen des Kennzeichens des Patentanspruchs 4.

Die Verwendung eines Paritätsbits als Synchronisiersignal ermöglicht seine Wiedererkennung am Empfangsort Die Anordnung zweier Schieberegister und die Paritätsbitbildung während der Übertragung zwi sehen den beiden Schieberegistern gestattet sendeseitig die Bildung eines kontinuierlichen Stromes von mit Paritätsbits versehenen Binärwörtern.

Bevorzugte Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Ansprüchen 2 und 3 und der erfindungsgemäßen Schaltungsanordnung in den An-Sprüchen 5 bis 13 gekennzeichnet.

Ein Ausführungsbeispiel der Erfindung wird nachstehend unter Bezugnahme auf die Zeichnung erläutert. Im einzelnen zeigt

Fig. 1,2 und 3 logische Schaltungen der Schaltungsanordnung des Ausführungsbeispiels,

F i g. 4 ein Signaldiagramm, das die Arbeitsweise der in den Fig. 1 bis 3 gezeip^n Schaltungsanordnung erläutert und

F i g. 5 ein Schema, wie die in den F i g. 1 bis 3 gezeig-.ten Einheiten der Schaltungsanordnung miteinander zu verbinden sind.

In F i g. 4 ist die die Daten enthaltende Ausgangssignalform um 1 Wort nach links verschoben gegenüber der die Daten enthaltenden Eingangssignalform, um das Verständnis zu erleichtern. Bei der praktischen Ausführung bewirkt die Schaltungsanordnung eine Verzögerung um ein Wort der Ausgangssignalform gegenüber der Eingangssignalform.

Die in den F i g. 1 bis 3 gezeigte Ausführungsform ist für eine Verbesserung von NRZ-Code ausgelegt Diese mit einer nicht auf 0 zurückgehenden Signalform arbeitenden Code sind bekannt Der Hauptvorteil eines solchen Codes ist, daß seine Signalform zwischen Ziffern bzw. Bits der gleichen Art nicht auf 0 zurückgeht Dadurch wird die erforderliche Bandbreite vermindert und die zugehörige Schaltungsanordnuni; vereinfacht Andererseits führen über längere Zeit nicht auf 0 zurückgehende Signalformen zu einem nicht selbsttaktfähigen Code, der in vielen Fällen nicht zuverlässig aufzuzeichnen und wiederzugeben ist

Der Fachmann erkennt jedoch, daß diese Nachteile nicht allein auf NRZ-Code beschränkt sind. Das neue Verfahren und die neue Schaltungsanordnung ist daher nicht auf NRZ-Code beschränkt sondern ist auch bei anderen Code anzuwenden, bei denen eine Verbesserung der binären Übergänge notwendig oder wünschenswert ist

Bei der in F i g. 1 dargestellten Schaltung ist eine herkömmliche Quelle 10 für NRZ-codierte Daten mit einem Eingang 12 der Schaltungsanordnung 13 zur Verbesserung der binären Übergänge verbunden. Die am Eingang Yl der Schaltungsanordnung 13 empfangenen NRZ-Daten sind in F i g. 4 durch die Signalform 14 dargestellt, deren Daten aus binären »1«- und binären »O«-Bits bestehen. An einem Punkt fallen dabei neun »O«-Bits zusammen. An einem nachfolgenden Punkt erscheinen aufeinanderfolgend sechs »!«-Bits. Dadurch werden diese Daten für eine Aufzeichnung ungeeignet und verhindern außerdem ein Selbsttakten d?s Codes. Nach einem Merkmal des neuen Verfahrens und der neuen Schaltungsanordnung sollen die binären Übergänge so verbessert werden, daß diese vorstehenden Nachteile beseitigt sind.

Wie aus F i g. 4 ebenfalls zu erkennen ist erscheinen die jeweiligen Daten in Form einer Kette binärer Worte 16,17,18 und 19. Jedrs Wort hat die gleiche Anzahl von η Bits, nämlich sieben Bits bei dem gezeigten Beispiel.

Wie aus der Signalform 21 der F i g. 4 zu erkennen ist, wild der Strom der binären Worte 14 von einer Folge von Taktimpulsen 21 begleitet. Im einzelnen ist jedes Wort von η Taktimpülsen begleitet, also siebei: Taktimpulsen bei dem gezeigten Ausführungsbeispiel.

Nach dem neuen Verfahren wird eine zweite Folge von Taktimpulsen F>it (n + 1) Taktimpulsen für jede η Taktimpulse der ersten Folge erzeugt. Bei dem gezeigten Ausführungsbeispiel erzeugt die Schaltungsanord* nung 13 durch die in F i g. 4 dargestellte Sandform 23 acht Taktimpulse für jeweils sieben Taktimpulse der durch die Signalform 21 wiedergegebenen ersten Taktimpulsfolge.

Außerdem wird ein zweiter Strom binärer Worte erzeugt, in dem jedes binäre Wort des zuvor erwähnten ersten Stroms π Taktimpulsen der (n + 1) Taktimpulse der zweiten Taktimpulsfolge zugeordnet ist Bei dem bevorzugten Ausführungsbehpiel, das in F i g. 4 darge-

stellt ist, erzeugt die Schaltungsanordnung 13 einen zweiten Strom 25 binärer Worte 26, 27, 28 und 29, in weichem jedes binäre Wort 16,17,18 und 19 des ersten Stroms 14 sieben Taktimpulsen der acht Taktimpulse der zweiten Impulsfolge 23 zugeordnet ist. Gestrichelte Linien 31,32,33 und 34 geben in F i g. 4 das Ende eines jeden Wortes in dem zweiten Strom 25 binärer Worte an.

Die Schaltungsanordnung 13 erzeugt in dem zweiten Strom 25 binärer Worte Paritäts-Bits, die während Taktimpulsen außerhalb der π Taktimpulse innerhalb eines jeden binären Wortes auftreten, die dem zweiten Strom 25 zugeordnet sind. Diese Paritäts-Bits können entweder ein binäres »O«-Bit, angegeben durch P-O, oder ein binäres »1 «-Bit, angegeben durch P — l.sein.

Das Verfahren und eine Schaltungsanordnung zur Durchführung dieser Merkmale sowie weiter? Ansfflhrungsformen werden nun in Verbindung mit den F i g. 1 bis 3 erläutert

Wie in F i g. 1 gezeigt, weist die Schaltungsanordnung 13 ein erstes Schieberegister 36 zur Verarbeitung von sieben Bits und ein zweites Schieberegister 37 zur Verarbeitung von acht Bits auf. Allgemein gesprochen, können mit dem Schieberegister 36 π Bits und mit dem Schieberegister 37 (n + 1) Bits verarbeitet werden.

Das Schieberegister 36 hat daher sieben Flip-Flops 39 und das Schieberegister 37 hat acht Flip-Flops 41. Das Schieberegister 36 weist außerdem ein NAND-Glied 43 zum Empfang der NRZ-Daten von der Quelle 10 über den Eingang 12 auf. Der Ausgang des NAND-Glieds ist mit dem Rücksetz-Eingang des ersten Flip-Flops 39 über eine Leitung 44 verbunden. Andererseits ist der Ausgang des NAND-Glieds 43 über einen Inverter 45 mit dem Setz-Eingang des ersten Flip-Flops 39 verbunden.

Zum Betrieb des Schieberegisters 36 werden Taktimpulse an den Takt- oder C-Eingang des Flip-Flops 39 über einen Inverter 47 gegeben. Diese Taktimpulse werden von einem herkömmlichen Taktgeber 48 erzeugt, der die Taktimpulsfolge 21 der F i g. 4 erzeugen kann.

Das Schieberegister 36 kann von herkömmlichem Aufbau sein, wie z. B. ein Serien-Parallel-Schieberegister des Typs SN74164 von Texas Instruments. In gleicher Weise ist auch das Schieberegister 37 von herkömmlichem Aufbau, wie z. B. ein Parallel-Serien-Schieberegister des Typs SN74166 von Texas Instruments.

Wie aus F i g. 1 zu erkennen ist, hat das Schieberegister 37 eine Reihe von UND-Gliedern 51 und eine Reihe von UND-Gliederr 52. Wie später noch näher erläutert wird, erhält das erste UND-Glied 51 über eine Leitung 54, die sich über die F i g. 1 und 2 erstreckt, einen Anschluß 55 und eine Leitung 56, ein binäres 1-Bit als Paritäts-Bit, wenn die Anzahl der binären »1«-Bits in den Worten 26,27,28,29 usw. gerade ist Die übrigen UND-Glieder 51 erhalten Daten-Bits vom Schieberegister 36 über Leitungen 61,62,63,64,65,66 und 67 in paralleler Form. Ein Eingang 71 und Inverter 72 und 73 sind vorgesehen, um das Schieberegister 37 für eine parallele Datenübertragung vom Register 36 zum Register 37 über Leitungen 61 bis 67 umzuschalten, wenn ein Signal 75' über eine Leitung 75, die sich von der Fig.3 über die F i g. 2 zu F i g. 1 erstreckt, empfangen wird, das in F i g. 4 unten dargestellt ist

Das Schieberegister 37 weist außerdem eine Anzahl von NOR-Gliedern 76 auf, deren Eingänge mit Ausgängen von zugehörigen UND-Gliedern 51 und 52 verbunden sind. Der Ausgang eines NOR-Glieds 76 ist mit einem Rücksetz-Eingang eines zugehörigen Flip-Flops 51 und über einen Inverter 78 mit dem Setz-Eingang eines zugehörigen Flip-Flops 41 verbunden. Der Ausgang von jedem außer dem letzten Flip-Flop 41 ist mit einem Eingang des nächsten UND-Glieds 52 in der Reihe verbunden.

Der Ausgang des letzten Flip-Flops 41 des Schieberegisters 47 ist mit dem Ausgang 79 der Schaltungsanordnung 13 verbunden.

Eine sich von der F i g. 3 über die F i g. 2 zur F i g. 1

erstreckende Leitung 81 gibt Taktimpulse der in F i g. 4 unter 23 gezeigten Art an einen Eingang 82 des Schieberegisters 37. Diese Taktimpulse werden über ein NOR-Glied 83 an die Takt-Eingänge der Flip-Flops 41 gegeben. Die über die Leitung 81 empfangenen Taktimpulse werden außerdem an einen Ausgang 85 gegeben, der dem Ausgang 79 der Schaltungsanordnung 13 zugeordnet ist Auf diese Weise werden die in eine neue Form umgewandelten Daten mit Paritäts-Bits von geeigneten eigenen Taktimpulsen begleitet.

Ein Paritäts-Generator 87 ist in F i g. 2 vorgesehen, um die erforderlichen Paritäts-Bits zu erzeugen. Der Paritäts-Generator 87 kann herkömmlicher Bauart sein, wie z. B. der Ungerade/Gerade-Paritäts-Generator des Typs SN74180 von Texas Instruments. Dieser Paritäts- Generator hat eine Anzahl von EXCLUS1VE-NOR- Gliedern S8, zwei EXCLUSIVE-ODER-Giieder 89, einen Inverter 91, eine Anzahl von UND-Gliedern 92 und zwei NOR-Glieder 93. Die von der F i g. 1 zur F i g. 2 führenden Leitungen 95 verbinden individuell die Ausgangsleitungen 61 bis 67 des Schieberegisters 36 mit Eingängen des Paritäts-Generators 87.

Dieser Paritäts-Generator erzeugt eine binäre »1« an einem Ausgang 96, wenn die Anzahl der binären »1«-Bits in einem Wort innerhalb des Schieberegisters 36 gerade ist jede solche binäre »i« wird ais ein Päfitäts-Bii über die Leitung 54 an das erste UND-Glied 51 in dem Schieberegister 37 gegeben. Auf diese Weise wird das Paritäts-Bit in Form einer binären »1« zu dem Wort hinzugefügt und erscheint so am Ende des jeweiligen Wortes, wenn dieses über den Ausgang 79 ausgeschoben wird, wenn das Schieberegister 37 über das NOR-Glied 83 getaktet wird Ist andererseits die Anzahl der binären »!«-Bits in einem aus dem Schieberegister 36 ausgeschobenen Wort ungerade, so erscheint eine binäre »1« an einem Ausgang 99 des Paritäts-Generators 87. In diesem Fall soll das Paritäts-Bit des jeweiligen Wortes eine binäre »0« sein. Der Ausgang 99 des Paritäts-Generators ~»ird daher offengelassen, so daß eine binäre »0« von dem UND-Glied 91 am Ende eines jeden Wortes erzeugt wird, das eine ungerade Anzahl von binären »1«-Bits hat Dieses ist z. B. beim Wort 26 der Fall, das in der Signalform 25 der F i g. 4 gezeigt ist

Die Erzeugung einer zweiten Folge von Taktimpuisen 23 zum Betrieb des zweiten Schieberegisters 37 wird nun in Verbindung mit den F i g. 2 und 3 erläutert Allgemein wird eine zweite Folge von Taktimpulsen durch Erzeugung eines Signals mit Hilfe der ersten FoI- ge von Taktimpulsen 21, das eine Frequenz gleich b · (n + l)-mal der Wiederholungsfrequenz der ersten Taktimpulsfolge hat, und durch Erzeugung einer Folge von Taktimpulsen mit Hilfe dieses Signals erzeugt, die eine Wiederhoiungsfrequenz von i/iuimal der gerade

es angegebenen Frequenz hat b ist dabei eine positive Zahl Bei dem gezeigten Ausführungsbeispiel ist diese positive Zahl gleich 1. Die zweite Folge von Taktimpulsen wird bei dem gezeigten Ausführungsbeispiel durch

7 8

Erzeugung eines Signals mit Hilfe der ersten Taktim- 112 erscheinende Spannung ist +2,3VoIt, wenn die

pulsfolge 21 erzeugt, dessen Frequenz gleich acht mal Spannungen an dem invertierend;-;. und nicht invertie-

der Wiederholungsfrequenz der ersten Folge 21 ist, so- renden Eingang des Operationsverstärker 112 gleich

wie durch Erzeugung einer Folge von Taktimpulsen 23 +23 Volt sind. Der Operationsverstärker 112 kann von

mit Hilfe dieses Signals, die eine Wiederholungsfre- 5 herkömmlicher Bauart sein, wie z. B. der bekannte Typ

quenz von einem Siebtel der zuletzt genannten Fre- 715.

quenz hui. Der Operationsverstärker 112 hat eine Rückkopp-

Diese zuletzt genannte Frequenz mit der achtmaligen lungsschaltung 123, die ein Tiefpaßfilter aufweist. Ein Wiederholungsfrequenz der Taktimpulsfolge 21 wird Kondensator 124 im Rückkopplungskreis hat ein Paar

bei dem gezeigten Ausführuiigsbeispiel mit Hilfe eines io gegeneinander gepolter, parallelgeschalteter Dioden

Phasendetektors 101, einer Verstärkerstufe 102 und ei- 125 und 126. Diese Dioden 125 und 126 bilden einen

nes spannungsgesteuerten Oszillators 103 erzeugt, die Amplitudenbegrenzer 127, der ein unerwünschtes Ver-

in den F i g. 2 und 3 gezeigt sind. riegeln durch den spannungsgesteuerten Oszillator 103

Der Phasendetektor 101 hat NAND-Glieder 106 und durch Begrenzung seines Betriebsbereiches verhindert.

107, die die Taktimpulsfolge 21 über eine Leitung 105 15 Der Ausgang des Operationsverstärkers ist mit einem

erhalten, die von dem Taktgeber 48 der Fig. 1 zu dem Eingang 131 des spannungsgesteuerten Oszillators 103

Phasendetektor 101 der Fig. 2 führt über einen Widerstand 132 und eine Leitung 133 ver-

Entsprechend dieser Merkmale wird die Taktimpuls- bunden. Die Leitung i33 führt von der F i g. 2 zur F i g. 3. folge 23 durch Erzeugung eines ersten Signals mit Hilfe Eine einstellbare Spannung zur Einstellung der Freder ersten Taktimpulsfolge 21, das eine Frequenz hat, 20 quenz des spannungsgesteuerten Oszillators 103 wird die b(n + l)-mal so groß wie die Wiederholungsfre- durch einen einstellbaren Widerstand 135 erzeugt, der quenz der eisten Taktimpulsfolge 21 ist, sowie durch über einen festen Widerstand 136 mit dem Eingang 131 Erzeugung eines zweiten Signals mit Hilfe dieses ersten des spannungsgesteuerten Oszillators verbunden ist. Signals, das eine Wiederholungsfrequenz von Der spannungsgesteuerte Oszillator 103 weist Inverter \l[b(n + l)]-mal der Frequenz der zuletzt genannten 25 138 und 139 auf, die über Widerstände 141 und 142 mit Frequenz hat, erzeugt, wobei das gerade genannte zwei- dem Eingang 131 verbunden sind. Die Ausgänge der te Signal bei der Erzeugung des erwähnten ersten Si- Inverter 138 und 139 sind jeweils mit dem Setz-Eingang w gnals benutzt wird, um mit Hilfe des ersten Signals ein und dem Lösch-Eingang eines /-K-Flip-Flops 143 ver- |f, drittes Signal zu erzeugen, das eine Wiederholungsfre- bunden. Das Flip-Flop 143 hat geerdete /-, K- und CP- |.| quenz von 1/on-mal der Frequenz des ersten Signals 30 (Takt)-Eingänge. Die <?- und ^-Ausgänge des Flip- §1 hat, wobei dieses dritte Signal als zweite Taktimpulsfol- Flops 143 sind mit den Invertem 138 und 139 über In- ψ ge 23 benutzt wird, bei dem b wiederum eine positive verter 144 und 145 verbunden. Der spannungsgesteuer- | Zahl ist te Oszillator 103 erzeugt an seinem Ausgang 147 ein si

Bei dem gezeigten Ausführungsbeispiel hat das zwei- Signal mit einer Frequenz, die gleich b(n + l)-mal so |

te Signal eine Wiederholungsfrequenz von 35 groß wie die Wiederholungsfrequenz der ersten Takt- |

l![b(n + i)j-ma! der Frequenz des erwähnten ersten impulsfolge 21 ist Bei dem gezeigten Ausführungsbei- |

Signals, also eine Wiederholungsfrequenz von 1/8 der spiel erzeugt der spannungsgesteuerte Oszillator an sei- ff Frequenz des ersten Signals. Dieses zweite Signal wird nem Ausgang 147 ein Signal mit einer Frequenz, die g

von einem Paar von Leitungen 108 und 109 an den acht mal so groß wie die Wiederholungsfrequenz der

Phasendetektor 101 gegeben. Die Leitungen 108 und 40 ersten Taktimpulsfolge 21 ist Um eine Betriebsweise

109 erstrecken sich über die F i g. 2 und 3 und sind mit mit unterschiedlichen Taktimpuls-Wiederholungsfre-

Eingängen der NAND-Glieder 106 und 107 verbunden. quenzen zu ermöglichen, sind drei /-X-Flip-Flops 151,

Der Ausgang des NAND-Gliedes 106 ist mit dem 152 und 153 sowie ein Wahlschalter 154 vorgesehen, um invertierenden Eingang eines Operationsverstärkers damit die Taktimpuls-Wiederholungsfrequenz durch 2, 112 über einen Inverter 113 und einen Widerstand 114 45 4 und 8 jeweils herunterteilen zu können, verbunden. Der Ausgang des NAND-Glieds 107 ist Das Ausgangssignal des spannungsgesteuerten Oszilüber einen Widerstand 115 mit dem invertierenden Ein-' lators 103 oder, wenn sie benutzt werden, die Ausgangsgang des Operationsverstärkers 112 verbunden. Ein ein- signale eines der Flip-Flops 151,152,153 wird mit Hilfe stellbarer Widerstand 116 ist über einen Widerstand 117 eines Inverters 156 als Taktimpulse an drei J-K-FMpmit dem invertierenden Eingang des Verstärkers 112 50 Flops 157,158 und 159 eines bis acht zählenden Zählers verbunden und ermöglicht einen Null-Abgleich der 161 und an drei /-AT-Flip-Flops 163, 164, 165 eines bis durch die Leitungen 108 und 109 gebildeten phasenver- sieben zählenden Zählers 167 gegeben, riegelnden Schleife, Der bis acht zählende Zähler 161 teilt die über den

Das auf diese Weise an den invertierenden Eingang Inverter 156 empfangene Frequenz durch acht Zu die-

des Verstärkers 112 gegebene Signal gibt den Phasen- 55 sem Zweck weist der Zähler 161 nicht nur Flip-Flops

unterschied zwischen den vom Taktgenerator 48 emp- 157, 158 und 159, sondern auch ein NAND-Glied 171

fangenen Taktimpulsen und den zurückgekoppelten und einen Inverter 172 auf,die in der inFig.3 gezeigten

Taktimpulsen über die Leitungen 108 und 109 an. Weise geschaltet sind. Em Spannungsteiler 1 i9 gibt an den nicht invertieren- Der bis sieben zählende Zähler 167 teilt die über den

den Eingang des Operationsverstärkers 112 eine Span- 60 Inverter 156 empfangene Frequenz durch sieben und

nung von + 23 Volt In gleicher Weise beträgt auch die weist zu diesem Zweck nicht nur die Flip-Flops 163,164

an den invertierenden Eingang des Verstärkers 112 ge- und 165, sondern auch noch einen Inverter 174 und

gebene Spannung +23 Volt, wenn der Phasendetektor NAND-Glieder 175,176 und 177 auf, die in der in F i g. 3

101 keiner. Unterschied zwischen der Wiederhohmgs- gezeigten Weise geschaltet sind,

frequenz der vom Taktgeber 48 empfangenen Taktim- 65 Das Ausgangssignal des bis acht zählenden Zählers

pulse und der Wiederholungsfrequenz der über die Lei- 161 wird über die Leitungen 108 und 109 an den Phasen-

tungen 108 und 109 empfangenen Taktimpulse feststellt detektor 101 in F i g. 2 gegeben. Da der spannungsge-

Auch die am Ausgang 121 des Operationsverstärkers steuerte Oszillator tatsächlich die Wiederholungsfre-

quenz der ersten Taktimpulsfolge 21 mit acht multipliziert und der bis acht zählende Zähler 161 diese multiplizierte Frequenz durch acht teilt, ist das über die Leitungen 108 und 109 an den Phasendetektor 101 gegebene Signal frequenzmäßig gleich der Impulsfolgefrequenz der ersten Taktimpulsfolge 21, die von dem Taktgeber 48 erhalten wird. Der Phasendetektor 101, die Verstärkerstufe 102, der spannungsgesteuerte Oszillator 103, der bis acht zählende Zähler 161 und die Leitungen 108 und 109 bilden eine phasenverriegelnde Schleife, die die Ausgangsfrequenz des spannungsgesteuerten Oszillators 103 der an den Phasendetektor 101 gegebenen Impulswiederholungsfrequenz aufdrückt.

Das am Ausgang 181 des bis sieben zählenden Zählers 167 erscheinende Signal hat eine Impuls-Wiederholungsfrequenz von l/fc/3-mal der Ausgangsfrequenz des spannungsgesteuerten Oszillators 103. Dieses kann auch dadurch ausgedrückt werden, daß gesagt wird, daß die Wiederholungsfrequenz des Ausgangssignals des Zählers 167 gleich (n + l)/n-mal der Wiederholungsfrequenz der ersten Taktimpulsfolge 21 ist, die von dem Taktgeber 48 der F i g. 1 zur Verfügung gestellt wird. Bei dem gezeigten Ausführungsbeispiel hat das Ausgangssignal des Zählers 167 eine Wiederholungsfrequenz von 8/7 der Wiederholungsfrequenz der ersten Taktimpulsfolge 21.

Das Ausgangssignal des Zählers 167 wird über eine Leitung 81 an den Taktimpuls-Eingang 82 des Schieberegisters 37 in F i g. 1 gegeben. Auf diese Weise werden die zuvor in F i g. 4 gezeigten Signalformen 25 und die zweite Impulsfolge 23 realisiert

Wie aus F i g. 4 zu ersehen ist, hat jedes Wort in der Signalform 25, das eine gerade Anzahl von binären »1«-Bits hat, ein Paritäts-Bit in Forn einer binären »1« (P = 1). Da das Fehlen von binären »1«-Bits festgestellt ""!*jj ϊϊείΐϊΐ ί^ΐϊ*£ «·*»"·Λ*4« A ιϊ-ιαΚΙ «Ts**t kinSran i\1w—Rite

auftritt, wird ein Paritäts-Bit in Form einer binären »1« auch dann hinzugefügt, wenn ein Wort insgesamt nur aus binären »O«-Bits besteht Dieses ist in F i g. 4 bei den Worten 18 und 28 gezeigt

Wie aus einem Vergleich der Signalformen 14 und 25 in F i g. 4 sofort zu erkennen ist, werden mit dem neuen Verfahren und der neuen Schaltungsanordnung pulscode-modulierte Daten mit zusätzlichen binären Übergängen für eine verbesserte Aufzeichenbarkeit des Signals und zum Selbsttakten der Daten erzeugt

Nach dem Aufzeichnen und Wiedergeben oder nach einem Verarbeiten in einer anderen gewünschten Weise, können die Paritäts-Bits am Ende der Worte leicht erfaßt werden, da sie alle als achtes Bit eines Wortes auftreten, wonach dann die Daten für irgendeinen Anwendungszweck benutzt werden können, für den die NRZ-Daten von der Quelle 10 abgegeben wurden.

Bei praktischen Ausführungsformen und für eine größere Geschwindigkeit und Zuverlässigkeit im Betrieb werden Schottky-Bauteile, vorzugsweise für die Bauelemente 106, 107, 113, 138, 139, 144, 145, 151, 152, 153, 156,157,158,159,171,172,163,164,165,177 und 174 benutzt

Die gezeigte Schaltungsanordnung 13 weist außerdem mit den Zählern 161 und 167 verbundene Einrichtungen zur Bestimmung eines ersten vorbestimmten Zählerstands in dem bis sieben zählenden Zähler 167 und einen zweiten vorbestimmten Zählerstand in dem bis acht zählenden Zähler 161 auf, mit denen eine parallele Übertragung der binären Bits vom Schieberegister 36 zu dem Schieberegister 37 in Abhängigkeit einer jeden Bestimmung dieser ersten und zweiten Zählerstände vorgenommen wird. Wie aus F i g. 3 zu ersehen ist, wird dieses durch Verbindung der Eingänge eines NAND-Gliedes 195 mit den Flip-Flops der Zähler 161 und 167 in der gezeigten Weise bewirkt, so daß ein Signal 75' über die Leitung 75 an den Zähler 37 gegeben wird, wenn ein Zählerstand von vier in dem bis sieben zählenden Zähler 167 mit einem Zählerstand von sieben in dem bis acht zählenden Zähler 161 auftritt. In diesem Fall erhält der Eingang 82 des Schieberegisters 37 NuIl-

Potential, so daß eine parallele Übertragung der Information des Schieberegisters 36 zu dem Schieberegister 37 unter Steuerung durch die Taktimpulse 82 auftritt. Dadurch wird das Schieberegister 37 mit den Bits eines Wortes und auch mit einem Paritäts-Bit vom Paritäts-Generator 87 aus eingespeichert. Diese Bits werden dann über den Ausgang 79 der Schaltungsanordnung ausgeschoben, wie dieses zuvor beschrieben wurde.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zum Einfügen von Synchronisiersignalen in einen kontinuierlichen ersten Strom bmä-~ rer jj-Bit-Wörter, die von einer ersten Folge von

π Taktimpulsen begleitet sind, und zum Auslesen dieser mit den eingefügten Synchronisiersignalen versehenen binären Wörter mittels einer zweiten Folge von π + 1 Taktimpulsen für jede Gruppe von π Impulsen der ersten Folge von Taktimpulsen, d a -durch gekennzeichnet, daß ein Abspeichern jedes B-Bit-Wortes in einem ersten Schieberegister erfolgt, daß der Inhalt des ersten Schieberegisters zusammen mit einem Paritäts-Bit, welches in Abhängigkeit vom Inhalt des ersten Schieberegisters gebildet wird, in ein zweites Schieberegister übertragen wird und daß der Inhalt des zweiten Schieberegisters mittels der zweiten Folge von Taktimpulsen ausgelesen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das erste Schieberegister als Serien-Parajlel-Schieberegister und das zweite Schieberegister als Parallel-Serien-Schieheregister betrieben werden. 2^s

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Folge von Taktimpulsen aus der ersten Folge von Taktimpulsen durch Frequenzumsetzung abgeleitet wird.

4. Schaltungsanordnung zur?! Einfügen von Synchronisiersignalen in einen kontinuierlichen ersten Strom binärer n-Bit-Wörtsr, dl· von einer ersten Folge von π Taktimpulsen begleitet sind, mit einer Speichervorrichtung, der die n-Bit-Wörter unter Taktung durch die erste Folge von π Taktimpulsen zugeführt werden und aus der mittels einer zweiten Folge von π + 1 Taktimpulsen für jede Gruppe von

π Impulsen der ersten Folge von Taktimpulsen die mit den eingefügten Synchronisiersignalen versehenen binären Wörter ausgelesen werden, dadurch ge- kennzeichnet, daß die Speichervorrichtung ein erstes Schieberegister (36) zum seriellen Abspeichern jedes /j-Bit-Wortes, ein zweites Schieberegister (37) und eine Schaltung (61 bis 67,195) zum Übertragen jedes n-Bit-Wortes aus dem ersten Schieberegister (36) unter Einfügen eines Paritätsbits in das zweite Schieberegister (37) aufweist

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß das erste Schieberegister (36) als Serien-Parallel-Schieberegister und das zweite Schieberegister (37) als Parallel-Serien-Schieberegister ausgebildet sind.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß mit dem ersten und zweiten Schieberegister (36,37) ein Paritätsbitgenerator (87) verbunden ist, der während der Übertragung jedes n-Bit-Wortes in das zweite Schieberegister (37) ein Paritätsbit an das übertragene n-Bit-Wort anfügen kann.

7. Schaltungsanordnung nach einem der Ansprüehe 4 bis 6, gekennzeichnet durch eine Eingangsschaltung (43 bis 45) zum Einschieben jedes fl-Bit-Wortes in das erste Schieberegister (36) und eine Ausgangsschaltung (167) zum Ausschieben jedes n-Bit-Wortes aus dem zweiten Schieberegister (37).

8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, gekennzeichnet durch eine erste Einrichtung (103) zum Erzeugen eines Signals mit Hilfe der ersten Folge von Taktimpulsen mit einer Frequenz b(n + l)-mal der Impulsfolgefrequenz der ersten Folge der Taktimpulse, wobei b eine positive Zahl ist, und durch eine zweite Einrichtung (167), die mit der ersten Einrichtung (103) verbunden ist und mit Hilfe des von dieser erzeugten Signals eine Folge von Taktimpulsen erzeugt mit einer Impulsfo-gefrequenz von 1/ia-mal der Frequenz des genannten Signals.

9. Schaltungsanordnung nach Ansprüche, dadurch gekennzeichnet, daß die zweite Einrichtung einen Zähler (167) aufweist und eine Verknüpfungsschaltung (195) einen vorbestimmten Zählerstand des Zählers (167) feststellt, bei dem die Parallelübertragung des n-Bit-Wortes aus dem ersten in das zweite Schieberegister erfolgt

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Einrichtung einen weiteren Zähler (161) aufweist, der ebenfalls mit der Verknüpfungsschaltung (195) verbunden ist

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet daß der erste Zähler (167) ein bis sieben zählender Zähler und der weitere Zähler (161) ein bis acht zählender Zähler ist

12. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß eine erste Einrichtung (103) mit Hilfe der ersten Folge von Taktimpulsen ein erstes Signal mit einer Frequenz erzeugt, die b (n + l)-mal so groß wie die Impulsfolgefrequenz der ersten Folge von Taktimpulsen ist, wobei b eine positive Zahl ist, daß mit der ersten Einrichtung (103) eine zweite Einrichtung (159) verbunden ist, die mit Hilfe des ersten Signals ein zweites Signal mit einer impulsfolgefrequenz von l/[b(n"-l· l)]-mal der Frequenz des ersten Signals erzeugt, daß die erste Einrichtung (103) einen Phasendetektor (101) mit einem enien Eingang zum Empfang der ersten Folge von Taktimpulsen, einem zweiten Eingang zum Empfang des zweiten Signals und einem Ausgang zur Abgabe eines der Frequenzdifferenz zwischen der ersten Folge von Taktimpulsen und dem zweiten Signal entsprechenden Signals und eine mit dem Phasendetektor (101) verbundene Schaltung aufweist, die einen spannungsgesteuerten Oszillator (102, 103) zur Erzeugung des ersten Signals aus dem die Frequenzdifferenz angebenden Signal besitzt

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Schaltung zum Erzeugen des ersten Signals aus dem den Frequenzunterschied angebenden Signal einen Verstärker (112) mit einer ein Tiefpaßfilter (124) aufweisenden Rückkopplungsschaltung (123) und einem mit dem Tiefpaßfilter (124) verbundenen Amplitudenbegrenzer (127) aufweist, mit. dem eine unerwünschte Frequenzverriegelung durch den spannungsgesteuerten Oszillator (102,103) unterdrückbar ist.